CN112634810B - Goa电路及显示面板 - Google Patents

Abstract

本申请提供一种GOA电路及显示面板，该GOA电路在第一低频信号和第二低频信号的控制下，第一上拉控制模块和第一上拉模块同时工作，或者第二上拉控制模块和第二上拉模块同时工作，从而可以使第一上拉控制模块和第二上拉控制模块交替工作，以及第一上拉模块和第二上拉模块交替工作。与现有技术的GOA电路的上拉控制模块和上拉模块相比，该GOA电路中的第一上拉控制模块和第一上拉模块，以及第二上拉控制模块和第二上拉模块，都只需要工作部分时间，因此可以抑制上拉控制模块和上拉模块的薄膜晶体管因长时间工作导致的阈值电压漂移问题，进而不会使扫描信号输出异常而导致GOA电路失效，提高了显示面板的显示效果，防止画面异常现象发生。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，尤其涉及一种GOA电路及显示面板。

背景技术

GOA(Gate Driver On Array)技术是指将显示面板的栅极驱动电路集成在玻璃基板上实现对显示面板的扫描驱动，GOA技术能减少外接IC的绑定(bonding)工序，降低产品成本，适合制作窄边框显示产品。

GOA电路包括多个级联的GOA单元，每级GOA单元包括上拉控制模块、上拉模块、自举电容Cb、下传模块、下拉模块和下拉维持模，其中，上拉控制模块和上拉模块分别包括一个薄膜薄膜晶体管，在GOA电路长期工作时，上拉控制模块的薄膜晶体管和上拉模块的薄膜晶体管，由于长时间的应力作用而使得阈值电压容易发生偏移，使得扫描信号输出异常，导致GOA电路失效。

因此，有必要提供一种GOA电路，用于提高其上拉控制模块和上拉模块的稳定性。

发明内容

为了提高目前的GOA电路的上拉控制模块和上拉模块的稳定性，本申请提供一种GOA电路，该GOA电路包括：N个级联的GOA单元，N为正整数，第N级所述GOA单元包括：第一上拉控制模块、第一上拉模块、第二上拉控制模块和第二上拉模块。

所述第一上拉控制模块的控制端接入第N-4级级传信号，所述第一上拉控制模块的输入端接入第一低频信号，所述第一上拉控制模块的输出端与所述第一上拉模块的第一控制端连接，所述第一上拉模块的第二控制端接入所述第一低频信号，所述第一上拉模块的输入端接入第N条时钟信号，所述第一上拉模块输出第N级扫描信号。

所述第二上拉控制模块的控制端接入第N-4级级传信号，所述第二上拉控制模块的输入端接入第二低频信号，所述第二上拉控制模块的输出端与所述第二上拉模块的第二控制端连接，所述第二上拉模块的第二控制端接入所述第二低频信号，所述第二上拉模块的输入端接入第N条时钟信号，所述第二上拉模块输出第N级扫描信号。

其中，所述第一低频信号和所述第二低频信号为相位相反的脉冲信号；在所述第一低频信号和所述第二低频信号的控制下，所述第一上拉控制模块和所述第二上拉控制模块交替工作，所述第一上拉模块和所述第二上拉模块交替工作，且所述第一上拉控制模块和所述第一上拉模块同时工作，所述第二上拉控制模块和所述第二上拉模块同时工作。

在一些实施例中，所述第一上拉控制模块包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极连接所述第N-4级级传信号，所述第十一薄膜晶体管的源极接入所述第一低频信号，所述第十一薄膜晶体管的漏极连接所述第一上拉模块的第一控制端。

在一些实施例中，所述第一上拉模块包括第十二薄膜晶体管和第十三薄膜晶体管，所述第十二薄膜晶体管的栅极连接所述第一上拉控制模块的输出端，所述第十二薄膜晶体管的源极接入所述第N条时钟信号，所述第十二薄膜晶体管的漏极与所述第十三薄膜晶体管的源极连接；所述第十三薄膜晶体管的栅极接入所述第一低频信号，所述第十三薄膜晶体管的漏极输出所述第N级扫描信号。

在一些实施例中，所述第二上拉控制模块包括第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极连接所述第N-4级级传信号，所述第二十一薄膜晶体管的源极接入所述第二低频信号，所述第二十一薄膜晶体管的漏极连接所述第二上拉模块的第一控制端。

在一些实施例中，所述第二上拉模块包括第二十二薄膜晶体管和第二十三薄膜晶体管，所述第二十二薄膜晶体管的栅极连接所述第二上拉控制模块的输出端，所述第二十二薄膜晶体管的源极接入所述第N条时钟信号，所述第二十二薄膜晶体管的漏极与所述第二十三薄膜晶体管的源极连接；所述第二十三薄膜晶体管的栅极接入所述第二低频信号，所述第二十三薄膜晶体管的漏极输出所述第N级扫描信号。

在一些实施例中，所述GOA单元还包括：下传模块、下拉模块和下拉维持模块。

所述下传模块接入所述第N条时钟信号、所述第N级扫描信号和恒压低电位，用于输出第N级级传信号。

所述下拉模块连接所述第一上拉控制模块的输出端和所述第二上拉控制模块的输出端，并接入所述第N级扫描信号、所述恒压低电位和第N+4级扫描信号，用于拉低所述第一上拉控制模块的输出端、所述第二上拉控制模块的输出端以及所述第N级扫描信号的电位。

所述下拉维持模块连接所述第一上拉控制模块的输出端和所述第二上拉控制模块的输出端，并接入所述恒压低电位和所述第N级扫描信号，用于维持所述第一上拉控制模块的输出端、所述第二上拉控制模块的输出端以及所述第N级扫描信号的低电位在一些实施例中，所述GOA单元还包括第一自举电容，所述第一自举电容的第一端与所述第一上拉控制模块的输出端连接，所述第一自举电容的第二端接入所述第N级扫描信号，用于提升所述第一上拉控制模块的输出端的电位。

在一些实施例中，所述GOA单元还包括第二自举电容，所述第二自举电容的第一端与所述第二上拉控制模块的输出端连接，所述第二自举电容的第二端接入所述第N级扫描信号，用于提升所述第二上拉控制模块的输出端的电位。

在一些实施例中，第一级所述GOA单元、第二级所述GOA单元、第三级所述GOA单元和第四级所述GOA单元的所述第一上拉控制模块的控制端和所述第二上拉控制模块的控制端均接入起始信号。

另一方面，本申请还提供一种显示面板，该显示面板包括如上所述的GOA电路。

本申请提供的GOA电路及显示面板中，该GOA电路设置了第一上拉控制模块、第二上拉控制模块、第一上拉模块和第二上拉模块，并且在第一低频信号和第二低频信号的控制下，使第一上拉控制模块和第一上拉模块同时工作，或者第二上拉控制模块和第二上拉模块同时工作，从而可以使第一上拉控制模块和第二上拉控制模块交替工作，以及第一上拉模块和第二上拉模块交替工作。相比于现有技术的GOA电路的上拉控制模块和上拉模块而言，该GOA电路中的第一上拉控制模块和第一上拉模块，以及第二上拉控制模块和第二上拉模块，都只需要工作部分时间，因此可以抑制上拉控制模块和上拉模块的薄膜晶体管因长时间工作导致的阈值电压漂移问题，进而不会使扫描信号输出异常而导致GOA电路失效，提高了显示面板的显示效果，防止画面异常现象发生。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的GOA电路的结构示意图。

图2为本申请实施例提供的GOA电路的另一结构示意图。

图3为本申请实施例提供的GOA电路的时序示意图。

图4为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例为区分薄膜晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于薄膜晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定薄膜晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例采用的薄膜晶体管可以包括P型和/或N型晶体管两种，其中，P型薄膜晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型薄膜晶体管在栅极为高电位时打开，在栅极为低电位时关闭。

图1为本申请实施例提供的GOA电路的结构示意图，如图1所示，该GOA电路包括N个级联的GOA单元，N为正整数，第N级GOA单元包括：第一上拉控制模块1011、第一上拉模块1021、第二上拉控制模块1012和第二上拉模块1022。

第一上拉控制模块1011的控制端接入第N-4级级传信号ST(N-4)，第一上拉控制模块1011的输入端接入第一低频信号LC1，第一上拉控制模块1011的输出端(即节点Q1)与第一上拉模块1021的第一控制端连接，第一上拉模块1021的第二控制端接入第一低频信号LC1，第一上拉模块1021的输入端接入第N条时钟信号CK(N)，第一上拉模块1021输出第N级扫描信号G(N)。

第二上拉控制模块1012的控制端接入第N-4级级传信号，第二上拉控制模块1012的输入端接入第二低频信号LC2，第二上拉控制模块1012的输出端(即节点Q2)与第二上拉模块1022的第二控制端连接，第二上拉模块1022的第二控制端接入第二低频信号LC2，第二上拉模块1022的输入端接入第N条时钟信号CK(N)，第二上拉模块1022输出第N级扫描信号G(N)。

其中，第一低频信号LC1和第二低频信号LC2为相位相反的脉冲信号，即，当第一低频信号LC1为高电位时，第二低频信号LC2为低电位；当第一低频信号LC1为低电位时，第二低频信号LC2为高电位。需要说明的是，每隔预设帧画面反转第一低频信号LC1和第二低频信号LC2，第一低频信号LC1和第二低频信号LC2的工作时长可以自行分配。

在第一低频信号LC1和第二低频信号LC2的控制下，第一上拉控制模块1011和第二上拉控制模块1012交替工作，第一上拉模块1021和第二上拉模块1022交替工作，且第一上拉控制模块1011和第一上拉模块1021同时工作，第二上拉控制模块1012和第二上拉模块1022同时工作。

需要说明的是，第一级GOA单元、第二级GOA单元、第三级GOA单元和第四级GOA单元的第一上拉控制模块1011的控制端和第二上拉控制模块1012的控制端均接入起始信号STV，即，通过起始信号STV驱动第一级、第二级、第三级和第四级GOA单元工作。

根据上述描述可知，该GOA单元可以由两条交替的输出通道输出扫描信号，第一条输出通道为第一低频信号LC1控制下的第一上拉控制模块1011和第一上拉模块1021，第二条输出通道为第二低频信号LC2控制下的第二上拉控制模块1012和第二上拉模块1022。其中，

第一上拉控制模块1011包括第十一薄膜晶体管T11，第十一薄膜晶体管T11的栅极连接第N-4级级传信号ST(N-4)，第十一薄膜晶体管T11的源极接入第一低频信号LC1，第十一薄膜晶体管T11的漏极连接第一上拉模块1021的第一控制端。

第一上拉模块1021包括第十二薄膜晶体管T12和第十三薄膜晶体管T13，第十二薄膜晶体管T12的栅极连接第一上拉控制模块1011的输出端，第十二薄膜晶体管T12的源极接入第N条时钟信号CK(N)，第十二薄膜晶体管T12的漏极与第十三薄膜晶体管T13的源极连接；第十三薄膜晶体管T13的栅极接入第一低频信号LC1，第十三薄膜晶体管T13的漏极输出第N级扫描信号G(N)。

第二上拉控制模块1012包括第二十一薄膜晶体管T21，第二十一薄膜晶体管T21的栅极连接第N-4级级传信号ST(N-4)，第二十一薄膜晶体管T21的源极接入第二低频信号LC2，第二十一薄膜晶体管T21的漏极连接第二上拉模块1022的第一控制端。

第二上拉模块1022包括第二十二薄膜晶体管T22和第二十三薄膜晶体管T23，第二十二薄膜晶体管T22的栅极连接第二上拉控制模块1012的输出端，第二十二薄膜晶体管T22的源极接入第N条时钟信号CK(N)，第二十二薄膜晶体管T22的漏极与第二十三薄膜晶体管T23的源极连接；第二十三薄膜晶体管T23的栅极接入第二低频信号LC2，第二十三薄膜晶体管T23的漏极输出第N级扫描信号G(N)。

基于上述实施例，将第一上拉控制模块1011、第二上拉控制模块1012、第一上拉模块1021和第二上拉模块1022按照所包括的具体薄膜晶体管来说，本申请实施例提供的GOA电路，将现有技术的GOA电路的上拉控制模块由一个薄膜晶体管改为包括两个薄膜晶体管(第十一薄膜晶体管T11和第二十一薄膜薄膜晶体管)，对应地，将现有技术的GOA电路的上拉模块由一个薄膜晶体管改为包括四个薄膜晶体管(第十二薄膜晶体管T12、第十三薄膜晶体管T13、第二十二薄膜晶体管T22和第二十三薄膜晶体管T23，其中，第十二薄膜晶体管T12和第十三薄膜晶体管T13为一组，第二十二薄膜晶体管T22和第二十三薄膜晶体管T23为另一组)，并且将第十一薄膜晶体管T11和第十三薄膜晶体管T13接入第一低频信号LC1，将第二十一薄膜晶体管T21和第二十三薄膜晶体管T23接入第二低频信号LC2。

由此，第十一薄膜晶体管T11、第十二薄膜晶体管T12和第十三薄膜晶体管T13为第一组，第二十一薄膜晶体管T21、第二十二薄膜晶体管T22和第二十三薄膜晶体管T23为第二组。在第一低频信号LC1和第二低频信号LC2的控制下，第一组和第二组交替工作，第一组和第二组中的薄膜晶体管相较于现有技术的GOA电路中上拉控制模块和上拉模块分别包括的薄膜晶体管而言，都只工作了部分时间，因此可以大大减少上拉控制模块和上拉模块中的薄膜晶体管所工作的时间，有效减少了薄膜晶体管受到应力的时间，降低了薄膜晶体管由于应力作用而产生的阈值电压漂移的程度。

例如，若第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13，第二十一薄膜晶体管T21、第二十二薄膜晶体管T22和第二十三薄膜晶体管T23均为N型薄膜晶体管，且该GOA电路采用4条时钟信号CK1、CK2、CK3和CK4。

图3为本申请实施例提供的GOA电路的时序示意图，结合图1和图3所示，该GOA电路工作时，针对第N级GOA单元，当第N-4级级传信号ST(N-4)为高电平，第一低频信号LC1为高电平且第二低频信号LC2为低电平时，第十一薄膜晶体管T11打开且第二十一薄膜晶体管T21关闭，第一上拉控制模块1011的输出端为高电位，第二上拉控制模块1012的输出端为低电位，第十二薄膜晶体管T12和第十三薄膜晶体管T13打开，且第二十二薄膜晶体管T22和第二十三薄膜晶体管T23关闭，第N条时钟信号CK(N)(设此时第N条时钟信号CK(N)为第一时钟信号CK1)沿第十二薄膜晶体管T12和第十三薄膜晶体管T13输出第N级扫描信号G(N)，即，此时受到应力作用的为第十一薄膜晶体管T11、第十二薄膜晶体管T12和第十三薄膜晶体管T13，而第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23处于休息状态。相应的，当第一低频信号LC1为低电平且第二低频信号LC2为高电平时，第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23受到应力作用，而第十一薄膜晶体管T11、第十二薄膜晶体管T12和第十三薄膜晶体管T13处于休息状态。

进一步地，GOA单元还包括：下传模块103、下拉模块104和下拉维持模块105。其中：

下传模块103接入第N条时钟信号、第N级扫描信号G(N)和恒压低电位VSS，用于根据第N条时钟信号CK(N)和第N级扫描信号G(N)，输出第N级级传信号ST(N)。

下拉模块104连接第一上拉控制模块1011的输出端和第二上拉控制模块的输出端，并接入第N级扫描信号G(N)、恒压低电位VSS和第N+4级扫描信号，用于根据第N+4级扫描信号G(N+4)，拉低第一上拉控制模块1011的输出端、第二上拉控制模块1012的输出端，以及第N级扫描信号G(N)的电位。

下拉维持模块105连接第一上拉控制模块1011的输出端和第二上拉控制模块的输出端，并接入恒压低电位VSS和第N级扫描信号，用于根据第N级扫描信号G(N)，维持第一上拉控制模块1011的输出端、第二上拉控制模块1012的输出端以及第N级扫描信号G(N)的低电位。

更进一步地，图2为本申请实施例提供的GOA电路的另一结构示意图，如图2所示，第N级GOA单元还包括第一电容Cb1和第二电容Cb2，第一电容Cb1的第一端与第一上拉控制模块1011的输出端连接，第一电容Cb1的第二端接入第N级扫描信号G(N)；第二电容Cb2的第一端与第二上拉控制模块1012的输出端连接，第二电容Cb2的第二端接入第N级扫描信号G(N)。其中，第一电容Cb1用于对第一上拉控制模块1011的输出端的电位进行二次抬升，第二电容Cb2用于对第二上拉控制模块1012的输出端的电位进行二次抬升。

图4为本申请实施例提供的显示面板的结构示意图，如图4所示，基于同一发明构思，本申请实施例还提供一种显示面板1，该显示面板1包括如上所述的GOA电路2，该显示面板1与该GOA电路2具有相同的结构和有益效果，由于上述实施例已经对该GOA电路2进行了详细的描述，此处不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种GOA电路，其特征在于，包括N个级联的GOA单元，N为正整数，第N级所述GOA单元包括：第一上拉控制模块、第一上拉模块、第二上拉控制模块和第二上拉模块；

所述第一上拉控制模块的控制端接入第N-4级级传信号，所述第一上拉控制模块的输入端接入第一低频信号，所述第一上拉控制模块的输出端与所述第一上拉模块的第一控制端连接，所述第一上拉模块的第二控制端接入所述第一低频信号，所述第一上拉模块的输入端接入第N条时钟信号，所述第一上拉模块输出第N级扫描信号；

所述第二上拉控制模块的控制端接入第N-4级级传信号，所述第二上拉控制模块的输入端接入第二低频信号，所述第二上拉控制模块的输出端与所述第二上拉模块的第二控制端连接，所述第二上拉模块的第二控制端接入所述第二低频信号，所述第二上拉模块的输入端接入第N条时钟信号，所述第二上拉模块输出第N级扫描信号；

其中，所述第一低频信号和所述第二低频信号为相位相反的脉冲信号；在所述第一低频信号和所述第二低频信号的控制下，所述第一上拉控制模块和所述第二上拉控制模块交替工作，所述第一上拉模块和所述第二上拉模块交替工作，且所述第一上拉控制模块和所述第一上拉模块同时工作，所述第二上拉控制模块和所述第二上拉模块同时工作。

2.如权利要求1所述的GOA电路，其特征在于，所述第一上拉控制模块包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极连接所述第N-4级级传信号，所述第十一薄膜晶体管的源极接入所述第一低频信号，所述第十一薄膜晶体管的漏极连接所述第一上拉模块的第一控制端。

3.如权利要求1所述的GOA电路，其特征在于，所述第一上拉模块包括第十二薄膜晶体管和第十三薄膜晶体管，所述第十二薄膜晶体管的栅极连接所述第一上拉控制模块的输出端，所述第十二薄膜晶体管的源极接入所述第N条时钟信号，所述第十二薄膜晶体管的漏极与所述第十三薄膜晶体管的源极连接；所述第十三薄膜晶体管的栅极接入所述第一低频信号，所述第十三薄膜晶体管的漏极输出所述第N级扫描信号。

4.如权利要求1所述的GOA电路，其特征在于，所述第二上拉控制模块包括第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极连接所述第N-4级级传信号，所述第二十一薄膜晶体管的源极接入所述第二低频信号，所述第二十一薄膜晶体管的漏极连接所述第二上拉模块的第一控制端。

5.如权利要求1所述的GOA电路，其特征在于，所述第二上拉模块包括第二十二薄膜晶体管和第二十三薄膜晶体管，所述第二十二薄膜晶体管的栅极连接所述第二上拉控制模块的输出端，所述第二十二薄膜晶体管的源极接入所述第N条时钟信号，所述第二十二薄膜晶体管的漏极与所述第二十三薄膜晶体管的源极连接；所述第二十三薄膜晶体管的栅极接入所述第二低频信号，所述第二十三薄膜晶体管的漏极输出所述第N级扫描信号。

6.如权利要求1所述的GOA电路，其特征在于，所述GOA单元还包括：下传模块、下拉模块和下拉维持模块；

所述下传模块接入所述第N条时钟信号、所述第N级扫描信号和恒压低电位，用于输出第N级级传信号；

所述下拉模块连接所述第一上拉控制模块的输出端和所述第二上拉控制模块的输出端，并接入所述第N级扫描信号、所述恒压低电位和第N+4级扫描信号，用于拉低所述第一上拉控制模块的输出端、所述第二上拉控制模块的输出端以及所述第N级扫描信号的电位；

所述下拉维持模块连接所述第一上拉控制模块的输出端和所述第二上拉控制模块的输出端，并接入所述恒压低电位和所述第N级扫描信号，用于维持所述第一上拉控制模块的输出端、所述第二上拉控制模块的输出端以及所述第N级扫描信号的低电位。

7.如权利要求1所述的GOA电路，其特征在于，所述GOA单元还包括第一自举电容，所述第一自举电容的第一端与所述第一上拉控制模块的输出端连接，所述第一自举电容的第二端接入所述第N级扫描信号，用于提升所述第一上拉控制模块的输出端的电位。

8.如权利要求1所述的GOA电路，其特征在于，所述GOA单元还包括第二自举电容，所述第二自举电容的第一端与所述第二上拉控制模块的输出端连接，所述第二自举电容的第二端接入所述第N级扫描信号，用于提升所述第二上拉控制模块的输出端的电位。

9.如权利要求1所述的GOA电路，其特征在于，第一级所述GOA单元、第二级所述GOA单元、第三级所述GOA单元和第四级所述GOA单元的所述第一上拉控制模块的控制端和所述第二上拉控制模块的控制端均接入起始信号。

10.一种显示面板，其特征在于，包括如权利要求1～9任一项所述的GOA电路。

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