CN112614816B - 使用引线的半导体装置和层叠半导体封装 - Google Patents

Abstract

使用引线的半导体装置和层叠半导体封装。公开了一种半导体装置和层叠半导体封装。该半导体装置可包括半导体芯片以及在与第一水平方向垂直的第二水平方向上设置在半导体芯片上的多个芯片焊盘。所述多个芯片焊盘可包括：第一芯片焊盘，其连接到当从顶部看时在第一水平方向上延伸的引线；以及第二芯片焊盘，其连接到对角引线，当从顶部看时所述对角引线在与第一水平方向和第二水平方向成角度的方向上延伸。第一芯片焊盘在第二水平方向上的宽度可小于第二芯片焊盘在第二水平方向上的宽度。

Description

使用引线的半导体装置和层叠半导体封装

技术领域

示例性实施方式涉及半导体技术，更具体地，涉及一种使用引线(wire)的半导体装置和层叠半导体封装。

背景技术

随着半导体装置的制造工艺技术的发展，半导体芯片的尺寸不断缩小。然而，当要通过一个半导体芯片支持各种功能时，所需信号输入/输出的数量增加，从而增加了半导体芯片上的芯片焊盘的数量。然而，由于与引线接合设备的重用有关的问题或者由于与接合引线的接合力或接合强度的降低，不易减小芯片焊盘的尺寸。因此，芯片焊盘所占据的面积减小的速率跟不上半导体装置的集成度增加的速率。因此，半导体芯片尺寸可能受到芯片焊盘的尺寸限制。

发明内容

各种实施方式涉及一种尺寸可减小的半导体装置以及层叠半导体封装。

在实施方式中，一种半导体装置可包括：半导体芯片；以及在与第一水平方向垂直的第二水平方向上设置在半导体芯片上的多个芯片焊盘。所述多个芯片焊盘可包括：第一芯片焊盘，其连接到当从顶部看时在第一水平方向上延伸的引线；以及第二芯片焊盘，其连接到对角引线，该对角引线当从顶部看时在与第一水平方向和第二水平方向成角度的方向上延伸。第一芯片焊盘在第二水平方向上的宽度可小于第二芯片焊盘在第二水平方向上的宽度。

在实施方式中，一种层叠半导体封装可包括：基板；以及层叠在基板上方的多个半导体芯片，各个半导体芯片具有设置有第一芯片焊盘和第二芯片焊盘的焊盘单元，并且在第一水平方向上相对于彼此偏移，使得焊盘单元暴露。半导体芯片的第一芯片焊盘可连接到当从顶部看时在第一水平方向上延伸的引线，并且半导体芯片的多个第二芯片焊盘中的一个或更多个可连接到当从顶部看时在与第一水平方向和垂直于第一水平方向的第二水平方向成角度的方向上延伸的对角引线。第一芯片焊盘在第二水平方向上的宽度可小于第二芯片焊盘在第二水平方向上的宽度。

附图说明

图1是示出根据本公开的实施方式的半导体装置的平面图。

图2是示出图1的第一至第三芯片焊盘和与之连接的引线的扩展平面图。

图3是示出根据本公开的实施方式的层叠半导体封装的立体图。

图4是图3所示的层叠半导体封装的平面图。

图5是示出根据本公开的实施方式的层叠半导体封装的立体图。

图6是图5所示的层叠半导体封装的平面图。

图7是示出包括根据本公开的实施方式的半导体装置或层叠半导体封装的电子系统的框图。

图8是示出包括根据本公开的实施方式的半导体装置或层叠半导体封装的存储卡的框图。

具体实施方式

本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。

描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后所列的手段。在涉及单数名词(例如，“一个”、“一种”、“该”)时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。

即使没有明确说明，本公开的实施方式中的元件也应该被解释为包括误差容限。

另外，在描述本公开的元件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个元件与另一元件相区别，而非暗指或暗示元件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术精神内，第一元件可以是第二元件。

如果元件被描述为“连接”、“联接”或“链接”到另一元件，则该元件可直接“连接”、“联接”或“链接”，但另一元件可插入在它们之间或者各个元件可经由第三元件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”和“在元件B旁边的元件A”，除非明确使用术语“直接”或“立即”，否则另一元件C可设置在元件A和B之间。当描述位置关系时，例如，当描述两个元件之间的位置关系(例如，“在…上”、“在…上方”、“在…下方”或“在…旁边”)时，只要不使用诸如“直接”或“立即”的术语，一个或更多个其它元件可位于两个元件之间。

另外，本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上各种交互和操作是可能的。各种示例性实施方式可单独地实现或组合实现。

以下，将参照附图详细描述本公开的实施方式。在附图中，基本上与基板的顶表面平行并且彼此交叉的两个方向分别被定义为第一水平方向HD1和第二水平方向HD2，从基板的顶表面垂直突出的方向被定义为垂直方向VD。第一水平方向HD1和第二水平方向HD2可彼此基本上垂直交叉以形成基本上平行于基板的顶表面的平面，并且对角方向DD可在同一平面上与第一水平方向HD1和第二水平方向HD2成角度交叉。垂直方向VD可对应于与第一水平方向HD1和第二水平方向HD2垂直的方向。在附图中，箭头所指示的方向和与之相反的方向表示相同的方向。

图1是示出根据本公开的实施方式的半导体装置的平面图。图2是示出图1的第一至第三芯片焊盘和与之连接的引线的扩展平面图。

参照图1，半导体芯片20包括设置在其第一水平方向HD1上的一端的多个芯片焊盘21至23。芯片焊盘21至23可在第二水平方向HD2上布置在半导体芯片20的一端，并且用作半导体芯片20的触点以用于与外部装置连接。第一水平方向HD1和第二水平方向HD2可对应于在形成与半导体芯片20的顶表面基本上平行的平面的同时以基本上直角彼此交叉的方向。图1示出芯片焊盘21至23在第二水平方向HD2上设置成一列，但本公开可以想到的实施方式不限于此，芯片焊盘21至23可设置成两列或更多列。

芯片焊盘21至23可被分类为第一芯片焊盘21、第二芯片焊盘22和第三芯片焊盘23。第一芯片焊盘21连接到直引线31，第二芯片焊盘22连接到对角引线32。未连接到引线的第三芯片焊盘23可对应于在测试半导体芯片20时使用，但在半导体芯片20经历封装之后不使用的测试焊盘。

在俯视图中，直引线31可在第一水平方向HD1上延伸。另外，在俯视图中，对角引线32可在相对于第一水平方向HD1和第二水平方向HD2成角度倾斜的对角方向DD上延伸。

参照图2，第一水平方向HD1上的直引线31可接合到第一芯片焊盘21。因此，接合到第一芯片焊盘21的顶表面的直引线31的接触部分31A可具有长轴基本上平行于第一水平方向HD1的椭圆形状。对角引线32在对角方向DD上接合到第二芯片焊盘22。因此，接合到第二芯片焊盘22的顶表面的对角引线32的接触部分32A可具有长轴基本上平行于对角方向DD的椭圆形状。

为了确保与引线31和32的接合，第一芯片焊盘21和第二芯片焊盘22需要具有足够的尺寸以使得引线31和32的接触部分31A和32A可着陆。由于大量的芯片焊盘21至23设置在半导体芯片20上以支持各种功能，所以需要减小芯片焊盘21至23的面积以便减小半导体芯片20的总体尺寸。具体地，在与芯片焊盘21至23的布置方向对应的第二水平方向HD2上，芯片焊盘21至23的宽度必须减小。

由于对角引线32的接触部分32A具有长轴在相对于第一水平方向HD1和第二水平方向HD2倾斜的对角方向DD上的椭圆形状，所以第二芯片焊盘22在第二水平方向HD2上的宽度w2可被设定为与第二芯片焊盘22在第一水平方向HD1上的长度d2基本上相同的值，使得对角引线32的接触部分32A可着陆在第二芯片焊盘22上。例如，第二芯片焊盘22可具有宽度w2和长度d2为60μm的正方形形状。

第一芯片焊盘21的宽度w1可被设定为比第二芯片焊盘22的宽度w2小的值。例如，第二芯片焊盘22的宽度w2可被设定为60μm，第一芯片焊盘21的宽度w1可被设定为55μm。由于直引线31的接触部分31A具有长轴在第一水平方向HD1上的椭圆形状，所以即使第一芯片焊盘21的宽度w1小于第二芯片焊盘22的宽度w2，直引线31的接触部分31A也可着陆在第一芯片焊盘21上。第一芯片焊盘21在第一水平方向HD1上的长度d1可基本上等于第二芯片焊盘22的长度d2。例如，第一芯片焊盘21可具有宽度w1和长度d1分别为55μm和60μm的矩形形状。

在芯片测试工艺期间，测试设备的探针连接到第三芯片焊盘23以输入/输出必要的测试信号，并且测试设备基于输出信号的读取结果来确定半导体芯片20是否有缺陷。对于正常测试，第三芯片焊盘23的尺寸需要足够大以防止与探针接触不良。然而，随着探针的粗细随改进的测试设备的发展而减小，与探针接触所需的第三芯片焊盘23的面积可减小。因此，当第三芯片焊盘23具有与第二芯片焊盘22相同的尺寸时，第三芯片焊盘23的尺寸可充当对半导体芯片20的尺寸的限制。

在一些实施方式中，第三芯片焊盘23可具有比第二芯片焊盘22小的尺寸。第三芯片焊盘23的宽度w3可小于第二芯片焊盘22的宽度w2，并且第三芯片焊盘23的长度d3可小于第二芯片焊盘22的长度d2。例如，第二芯片焊盘22可具有宽度w2和长度d2为60μm的正方形形状，第三芯片焊盘23可具有宽度w3和长度d3为55μm的正方形形状。

图3是示出根据本公开的实施方式的层叠半导体封装的立体图。图4是图3所示的层叠半导体封装的平面图。

参照图3和图4，根据实施方式的层叠半导体封装100可具有多个半导体芯片20A至20D层叠在具有多个接合指状物11、12A和12B的基板10上方的结构。半导体芯片20A至20D可以是相同类型的芯片。在本实施方式中，半导体芯片20A至20D是闪存芯片。然而，本实施方式不限于此。在本公开可以想到的其它实施方式中，半导体芯片20A至20D可以是不同类型的存储器芯片或非存储器芯片。

半导体芯片20A至20D可使用相同的工艺步骤在单个晶圆上制造，并且可具有相同的结构。半导体芯片20A至20D中的每一个可包括设置在其第一水平方向HD1上的边缘处的焊盘单元P，该焊盘单元P中设置有多个芯片焊盘21至23。焊盘单元P可在垂直于第一水平方向HD1的第二水平方向HD2上伸长。

芯片焊盘21至23可在第二水平方向HD2上布置在焊盘单元P中。芯片焊盘21至23可被分类为第一芯片焊盘21、第二芯片焊盘22和第三芯片焊盘23。为了例示简单，图3和图4示出在半导体芯片20A至20D中的每一个上设置一个第一芯片焊盘21、一个第二芯片焊盘22和一个第三芯片焊盘23。然而，事实上，多个第一芯片焊盘21、多个第二芯片焊盘22和多个第三芯片焊盘23可位于半导体芯片20A至20D中的每一个上。

半导体芯片20A至20D可在第一水平方向HD1上偏移层叠，使得半导体芯片20A至20D中的每一个的焊盘单元P暴露。在俯视图中，半导体芯片20A至20D的第一芯片焊盘21可在第一水平方向HD1上设置成一排。类似地，在俯视图中，半导体芯片20A至20D的第二芯片焊盘22和第三芯片焊盘23也可在第一水平方向HD1上设置成一排。

半导体芯片20A至20D的在第一水平方向HD1上设置成一排的第一芯片焊盘21可通过第一引线41连接到形成在基板10中或设置在基板10上的第一接合指状物11。在俯视图中，第一引线41可在第一水平方向HD1上延伸，并且依次连接到基板10的第一接合指状物11和半导体芯片20A至20D的第一芯片焊盘21。为了将第一接合指状物和半导体芯片20D至20A连接，第一引线41也可在沿第一水平方向HD1延伸的同时在垂直方向VD上向上或向下延伸。

可通过第一引线41将相同的信号输入到在第一水平方向HD1上设置成一排的各个第一芯片焊盘21。第一芯片焊盘21可包括输入或输出数据的数据输入/输出焊盘。通过基板10的第一接合指状物11输入的数据可通过第一引线41共同输入到半导体芯片20A至20D的第一芯片焊盘21，并且从半导体芯片20A至20D的第一芯片焊盘21输出的数据可通过第一引线41输出到基板10的第一接合指状物11。

第一芯片焊盘21可用作向半导体芯片20A至20D输入命令的命令输入焊盘，或者用作向半导体芯片20A至20D输入地址的地址输入焊盘。第一芯片焊盘21可用作用于向半导体芯片20A至20D输入电源电压Vcc的电源电压焊盘，或者用作用于向半导体芯片20A至20D输入接地电压Vss的接地电压焊盘。

层叠半导体封装100可具有使用多个通道来发送信号的多通道结构。包括在层叠半导体封装100中的半导体芯片20A至20D可被分成多个通道组。例如，位于层叠物的顶部或顶部附近的两个半导体芯片20C和20D可包括在第一通道组中，位于层叠物的底部或底部附近的两个半导体芯片20A和20B可包括在第二通道组中。半导体芯片20A至20D的第二芯片焊盘22可对应于用于信号传输的芯片焊盘，并且可连接到不同通道组的不同接合指状物。

可针对各个通道组将不同的信号输入到半导体芯片20A至20D的第二芯片焊盘22中。例如，可将第一信号输入到属于第一通道组的半导体芯片20C和20D的第二芯片焊盘22，同时可将第二信号输入到属于第二通道组的半导体芯片20A和20B的第二芯片焊盘22。

属于第一通道组的半导体芯片20C和20D的第二芯片焊盘22可通过第二引线42连接到设置在基板10中或基板10上的第二接合指状物12A。属于第二通道组的半导体芯片20A和20B的第二芯片焊盘22可通过第三引线43连接到设置在基板10中或基板10上的第三接合指状物12B。

在俯视图中，基板10的第二接合指状物12A可不被设置为在第一水平方向HD1上与半导体芯片20A至20D的第二芯片焊盘22设置成一排。例如，第二接合指状物12A可在第二水平方向HD2上相对于一排第二芯片焊盘22偏移。在这样的情况下，当在俯视图中看时，第二引线42的至少一部分可在相对于第一水平方向HD1和第二水平方向HD2倾斜的对角方向DD上延伸。例如，第二引线42可包括连接基板10的第二接合指状物12A和半导体芯片20C的第二芯片焊盘22的第一部分42A以及连接半导体芯片20C的第二芯片焊盘22和半导体芯片20D的第二芯片焊盘22的第二部分42B。在俯视图中，第二引线42的第一部分42A可在对角方向DD上延伸。

在俯视图中，基板10的第三接合指状物12B可在第一水平方向HD1上与半导体芯片20A至20D的第二芯片焊盘22设置成一排。在俯视图中，第三引线43可在第一水平方向HD1上延伸。在实施方式中，连接基板10的第二接合指状物12A和半导体芯片20C的第二芯片焊盘22的引线42A对应于对角引线，而其它引线对应于直引线，即，在俯视图中平行于第一水平方向HD1的引线。

参照图4，引线42A在对角方向DD上接合到半导体芯片20C的第二芯片焊盘22。因此，接合到半导体芯片20C的第二芯片焊盘22的顶表面的引线42A的接触部分42C可具有长轴在基本上对角方向DD上的椭圆形状。第一引线41可在第一水平方向HD1上接合到半导体芯片20A至20D的第一芯片焊盘21。因此，接合到第一芯片焊盘21的顶表面的第一引线41的接触部分41A可具有长轴平行于第一水平方向HD1的椭圆形状。

为了确保半导体芯片20C的第二芯片焊盘22与第二引线42A之间的接合，第二芯片焊盘22在第二水平方向HD2的宽度w2上可被设定为与第二芯片焊盘22在第一水平方向HD1上的长度d2基本上相同的值。例如，第二芯片焊盘22可具有宽度w2和长度d2为60μm的正方形形状。

第一芯片焊盘21的宽度w1可小于第二芯片焊盘22的宽度w2。例如，第二芯片焊盘22的宽度w2可被设定为60μm，第一芯片焊盘21的宽度w1可被设定为55μm。由于第一引线41的接触部分41A具有长轴在第一水平方向HD1上的椭圆形状，所以即使第一芯片焊盘21的宽度w1被设定为比第二芯片焊盘22的宽度w2小的值，第一引线41的接触部分41A也可着陆在第一芯片焊盘21上。第一芯片焊盘21在第一水平方向HD1上的长度d1可基本上等于第二芯片焊盘22的长度d2。例如，第一芯片焊盘21可具有宽度w1和长度d1分别为55μm和60μm的矩形形状。

不需要连接到引线的第三芯片焊盘23可对应于在芯片测试期间使用的测试焊盘。第三芯片焊盘23可具有比第二芯片焊盘22小的尺寸。第三芯片焊盘23的宽度w3可小于第二芯片焊盘22的宽度w2，并且第三芯片焊盘23的长度d3可小于第二芯片焊盘22的长度d2。例如，第二芯片焊盘22可具有宽度w2和长度d2为60μm的正方形形状，第三芯片焊盘23可具有宽度w3和长度d3为55μm的正方形形状。

图5是示出根据本公开的实施方式的层叠半导体封装的立体图。图6是图5所示的层叠半导体封装的平面图。

参照图5和图6，根据实施方式的层叠半导体封装200可具有多个半导体芯片20A至20D在垂直方向VD上层叠在具有多个接合指状物11和12的基板10上方的结构。

半导体芯片20A至20D可使用相同的工艺步骤在单个晶圆上制造，并且具有基本上相同的结构。半导体芯片20A至20D中的每一个可包括设置在其第一水平方向HD1上的边缘处的焊盘单元P，该焊盘单元P具有多个芯片焊盘21至24。焊盘单元P可在基本上垂直于第一水平方向HD1的第二水平方向HD2上伸长。

芯片焊盘21至24可在第二水平方向HD2上设置在焊盘单元P中或焊盘单元P上。芯片焊盘21至24可被分类为第一芯片焊盘21、第二芯片焊盘22、第三芯片焊盘23和第四芯片焊盘24。为了例示简单，图5和图6示出在半导体芯片20A至20D中的每一个的焊盘单元P中或焊盘单元P上设置一个第一芯片焊盘21、一个第二芯片焊盘22、一个第三芯片焊盘23和一个第四芯片焊盘24。然而，事实上，在半导体芯片20A至20D中的每一个中可存在多个第一芯片焊盘21、多个第二芯片焊盘22、多个第三芯片焊盘23和多个第四芯片焊盘24。

半导体芯片20A至20D可在第一水平方向HD1上偏移或交错层叠，使得焊盘单元P暴露。在俯视图中，半导体芯片20A至20D的第一芯片焊盘21可在第一水平方向HD1上设置成一排。半导体芯片20A至20D的第二芯片焊盘22也可在第一水平方向HD1上设置成一排。类似地，在俯视图中，其它第三芯片焊盘23和第四芯片焊盘24也可在第一水平方向HD1上设置成一排。

半导体芯片20A至20D的在第一水平方向HD1上设置成一排的第一芯片焊盘21可通过第一引线51连接到形成在基板10中或基板10上的第一接合指状物11。在俯视图中，看到第一引线51在第一水平方向HD1上延伸，并且在沿垂直方向VD向上或向下延伸的同时依次连接到基板10的第一接合指状物11以及半导体芯片20A至20D的第一芯片焊盘21。

可通过第一引线51将相同的信号输入到在第一水平方向HD1上设置成一排的第一芯片焊盘21。第一芯片焊盘21可包括输入/输出焊盘。通过基板10的第一接合指状物11输入的数据可通过第一引线51共同输入到半导体芯片20A至20D的第一芯片焊盘21，并且从半导体芯片20A至20D的第一芯片焊盘21输出的数据可通过第一引线51输出到基板10的第一接合指状物11。通过基板10的第一接合指状物11输入的命令或地址可通过第一引线51共同输入到半导体芯片20A至20D的第一芯片焊盘21。

最下半导体芯片20A的第二芯片焊盘22可通过直引线52A连接到基板10的第二接合指状物12。包括在半导体芯片20B至20D中的各个第二芯片焊盘22可通过对角引线52B连接到另一半导体芯片的相应第四芯片焊盘24。

半导体芯片20A至20D可通过芯片地址来彼此区分。半导体芯片20A至20D可不包括用于存储芯片地址的焊盘，而是可将芯片地址存储在其内部存储器区域中。为了存储彼此不同的芯片地址，半导体芯片20A至20D可包括使能输入焊盘和使能输出焊盘。第二芯片焊盘22可对应于使能输入焊盘，第四芯片焊盘24可对应于使能输出焊盘。根据施加到第二芯片焊盘22和第四芯片焊盘24的信号，芯片地址可被依次存储在半导体芯片20A至20D中。例如，可从基板10的第二接合指状物12将逻辑高信号施加到最下半导体芯片20A的第二芯片焊盘22。在这种状态下，当芯片地址被输入到半导体芯片20A至20D的第一芯片焊盘21时，芯片地址可被存储在最下半导体芯片20A中。当芯片地址被完全存储在最下半导体芯片20A中时，最下半导体芯片20A的第四芯片焊盘24的输出信号从逻辑低转变为逻辑高，并且不再有芯片地址被存储在最下半导体芯片20A中。

当最下半导体芯片20A的第四芯片焊盘24的信号转变为逻辑高时，逻辑高信号被施加到通过对角引线52连接到最下半导体芯片20A的第四芯片焊盘24的半导体芯片20B的第二芯片焊盘22，使得半导体芯片20B准备好存储地址。然后，当芯片地址被输入到半导体芯片20A至20D的第一芯片焊盘21时，芯片地址可被存储在半导体芯片20B中。当芯片地址被完全存储在半导体芯片20B中时，半导体芯片20B的第四芯片焊盘24的输出信号从逻辑低转变为逻辑高，并且不再有芯片地址被存储在半导体芯片20B中。这样，芯片地址可依次存储在半导体芯片20A至20D中。

为了确保与对角引线52B的接合，半导体芯片20A至20D的第二芯片焊盘22和第四芯片焊盘24在第二水平方向HD2上的宽度w2可基本上等于其在第一水平方向HD1上的长度d2。

第一芯片焊盘21的宽度w1可小于第二芯片焊盘22的宽度w2，并且第一芯片焊盘21的长度d1可基本上等于第二芯片焊盘22的长度d2。

不需要连接到引线的第三芯片焊盘23可对应于在芯片测试期间使用的测试焊盘。第三芯片焊盘23可具有比第二芯片焊盘22小的尺寸。第三芯片焊盘23的宽度w3可小于第二芯片焊盘22的宽度w2，并且第三芯片焊盘23的长度d3可小于第二芯片焊盘22的长度d2。

根据本文所公开的实施方式，连接到直引线的芯片焊盘的宽度可被设定为比连接到对角引线的芯片焊盘的宽度小的值，使得可减小芯片焊盘所占据的面积，而不会降低与引线的接合力或强度。因此，可减小半导体芯片的尺寸。

上述半导体装置和层叠半导体封装可用在各种半导体装置和封装模块中。

图7是示出包括根据本公开的实施方式的半导体装置或层叠半导体封装的电子系统的框图。图8是示出包括根据本公开的实施方式的半导体装置或层叠半导体封装的存储卡的框图。

参照图7，根据本文所描述的实施方式的半导体装置或层叠半导体封装可用在电子系统710中。电子系统710可包括控制器711、输入/输出单元712和存储器713。控制器711、输入/输出单元(IO单元)712和存储器713可通过提供数据移动路径的总线715来彼此电联接。

例如，控制器711可包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器和能够执行与这些组件相同的功能的至少一个逻辑电路。存储器713可包括根据所公开的实施方式的半导体装置或层叠半导体封装中的至少一个。输入/输出单元712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。作为用于存储数据的装置的存储器713可存储要由控制器711等执行的数据或/和命令。

存储器713可包括诸如DRAM的易失性存储器装置或/和诸如闪存的非易失性存储器装置。例如，闪存可被安装到移动终端或诸如台式计算机的信息处理系统。闪存可由SSD(固态驱动器)配置。在这种情况下，电子系统710可在闪存系统中稳定地存储大量数据。

电子系统710还可包括被设定为能够向通信网络发送数据以及从通信网络接收数据的接口714。接口714可为有线或无线型。例如，接口714可包括天线、有线收发器或无线收发器。

电子系统710可被理解为移动系统、个人计算机、用于工业用途的计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统当中的任一个。

在电子系统710是能够执行无线通信的装置的情况下，电子系统710可用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的通信系统中。

参照图8，根据本文所公开的实施方式的半导体装置或层叠半导体封装可按存储卡800的形式提供。例如，存储卡800可包括诸如非易失性存储器装置的存储器810和存储控制器820。存储器810和存储控制器820可存储数据或读取所存储的数据。

存储器810可包括应用了根据实施方式的半导体装置或层叠半导体封装的非易失性存储器装置中的至少任一个，并且存储控制器820可响应于来自主机830的读/写请求来控制存储器810读取所存储的数据或存储数据。

尽管上面描述了各种实施方式，但本领域技术人员将理解，所描述的实施方式仅作为示例。因此，不应基于所描述的实施方式来限制本文所描述的具有扩展带宽的半导体装置和层叠半导体封装。

相关申请的交叉引用

本申请要求2019年10月4日提交于韩国知识产权局的韩国专利申请No.10-2019-0122846的优先权，其整体通过引用并入本文。

Claims (16)

1.一种半导体装置，该半导体装置包括：

半导体芯片；以及

多个芯片焊盘，所述多个芯片焊盘在与第一水平方向垂直的第二水平方向上设置在所述半导体芯片上，

其中，所述多个芯片焊盘包括：

第一芯片焊盘，该第一芯片焊盘连接到当从顶部看时在所述第一水平方向上延伸的引线；以及

第二芯片焊盘，该第二芯片焊盘连接到对角引线，当从顶部看时所述对角引线在与所述第一水平方向和所述第二水平方向成角度的对角方向上延伸，

其中，所述在所述第一水平方向上延伸的引线的接合到所述第一芯片焊盘的顶表面的接触部分具有长轴平行于所述第一水平方向的椭圆形状，并且所述对角引线的接合到所述第二芯片焊盘的顶表面的接触部分具有长轴平行于所述对角方向的椭圆形状，并且

其中，所述第一芯片焊盘在所述第二水平方向上的宽度小于所述第二芯片焊盘在所述第二水平方向上的宽度。

2.根据权利要求1所述的半导体装置，其中，所述第二芯片焊盘在所述第一水平方向上的长度等于所述第二芯片焊盘在所述第二水平方向上的宽度。

3.根据权利要求1所述的半导体装置，其中，所述第一芯片焊盘在所述第一水平方向上的长度等于所述第二芯片焊盘在所述第一水平方向上的长度。

4.根据权利要求1所述的半导体装置，该半导体装置还包括设置在所述半导体芯片上并且不连接到引线的第三芯片焊盘，

其中，所述第三芯片焊盘在所述第二水平方向上的宽度小于所述第二芯片焊盘在所述第二水平方向上的宽度，并且所述第三芯片焊盘在所述第一水平方向上的长度小于所述第二芯片焊盘在所述第一水平方向上的长度。

5.一种层叠半导体封装，该层叠半导体封装包括：

基板；以及

层叠在所述基板上方的多个半导体芯片，各个所述半导体芯片具有设置有第一芯片焊盘和第二芯片焊盘的焊盘单元，并且各个所述半导体芯片在第一水平方向上相对于彼此偏移，使得所述焊盘单元暴露，

其中，多个所述半导体芯片的所述第一芯片焊盘连接到当从顶部看时在所述第一水平方向上延伸的引线，并且多个所述半导体芯片的所述第二芯片焊盘中的一个或更多个连接到对角引线，当从顶部看时所述对角引线在与所述第一水平方向和垂直于所述第一水平方向的第二水平方向成角度的对角方向上延伸，

其中，所述在所述第一水平方向上延伸的引线的接合到所述第一芯片焊盘的顶表面的接触部分具有长轴平行于所述第一水平方向的椭圆形状，并且所述对角引线的接合到所述第二芯片焊盘的顶表面的接触部分具有长轴平行于所述对角方向的椭圆形状，并且

其中，所述第一芯片焊盘在所述第二水平方向上的宽度小于所述第二芯片焊盘在所述第二水平方向上的宽度。

6.根据权利要求5所述的层叠半导体封装，其中，所述基板包括：

第一接合指状物，该第一接合指状物在所述第一水平方向上与所述半导体芯片的所述第一芯片焊盘设置成一排，并且该第一接合指状物连接到直引线；以及

第二接合指状物，该第二接合指状物不被设置为在所述第一水平方向上与所述半导体芯片的所述第二芯片焊盘设置成一排，并且该第二接合指状物连接到所述对角引线。

7.根据权利要求5所述的层叠半导体封装，其中，所述第二芯片焊盘在所述第一水平方向上的长度等于所述第二芯片焊盘在所述第二水平方向上的宽度。

8.根据权利要求5所述的层叠半导体封装，其中，所述第一芯片焊盘在所述第一水平方向上的长度等于所述第二芯片焊盘在所述第一水平方向上的长度。

9.根据权利要求5所述的层叠半导体封装，其中，所述多个半导体芯片中的每一个包括未连接引线的第三芯片焊盘，

其中，所述第三芯片焊盘在所述第二水平方向上的宽度小于所述第二芯片焊盘在所述第二水平方向上的宽度，并且所述第三芯片焊盘在所述第一水平方向上的长度小于所述第二芯片焊盘在所述第一水平方向上的长度。

10.根据权利要求9所述的层叠半导体封装，其中，所述第三芯片焊盘包括在所述半导体芯片的测试期间联接到测试设备的测试焊盘。

11.根据权利要求5所述的层叠半导体封装，其中，所述多个半导体芯片被分成多个通道组，并且多个所述第二芯片焊盘包括用于信号传输的芯片焊盘并且被分配到各个通道组。

12.根据权利要求5所述的层叠半导体封装，其中，所述第一芯片焊盘包括用来输入/输出数据的输入/输出焊盘。

13.根据权利要求5所述的层叠半导体封装，其中，所述第一芯片焊盘包括输入电源电压的电源电压焊盘或者输入接地电压的接地电压焊盘。

14.根据权利要求5所述的层叠半导体封装，其中，所述第一芯片焊盘包括输入命令的命令输入焊盘或者输入地址的地址输入焊盘。

15.根据权利要求5所述的层叠半导体封装，其中，所述多个半导体芯片中的每一个包括设置在所述焊盘单元中的第四芯片焊盘，

其中，所述多个半导体芯片中的每一个的所述第四芯片焊盘通过所述对角引线连接到所述多个半导体芯片中的另一个的所述第二芯片焊盘。

16.根据权利要求15所述的层叠半导体封装，其中，所述第四芯片焊盘在所述第一水平方向上的长度等于所述第二芯片焊盘在所述第一水平方向上的长度，并且所述第四芯片焊盘在所述第二水平方向上的宽度等于所述第二芯片焊盘在所述第二水平方向上的宽度。