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CN112074906B - 用于操作存储器位单元的方法、系统和装置 - Google Patents

用于操作存储器位单元的方法、系统和装置 Download PDF

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CN112074906B CN201980027392.1A CN201980027392A CN112074906B CN 112074906 B CN112074906 B CN 112074906B CN 201980027392 A CN201980027392 A CN 201980027392A CN 112074906 B CN112074906 B CN 112074906B
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Abstract

公开了用于操作存储器器件的方法、系统和装置。位单元可以基于第一存储器元件和第二存储器元件的互补阻抗状态来表示二进制值、符号、参数或条件。第一位线和第二位线可以耦合到所述第一存储器元件的端子和所述第二存储器元件的端子。电路可以响应于所述第一位线与所述第二位线的充电速率差来检测互补阻抗状态。

Description

用于操作存储器位单元的方法、系统和装置
技术领域
公开了用于利用存储器器件的技术。
背景技术
非易失性存储器是一类存储器，其中存储器单元或存储器元件在移除提供给器件的电源之后不会丢失其状态。例如，最早的计算机存储器是由可以在两个方向磁化的铁氧体环制成的，例如是非易失性的。随着半导体技术发展到更高的微型化水平，铁氧体器件放弃用于更公知的易失性存储器，例如DRAM(动态随机存取存储器)和SRAM(静态RAM)。
一种类型的非易失性存储器，电可擦除可编程只读存储器(EEPROM)器件具有较大的单元面积，并且可以需要晶体管栅极的大电压(例如，从12.0伏到21.0伏)来写入或擦除。而且，擦除时间或写入时间通常为数十微秒的量级。EEPROM的一个限制因素是擦除周期/写入周期的限制数量不多于略超过600,000或具有105-106数量级。半导体行业通过以可以在被称为闪存器件的EEPROM中一次性擦除“页面”(例如，子阵列)的方式对存储阵列进行扇区化，来消除了对EEPROM与非易失性晶体管之间的传输门开关晶体管的需要。在闪存器件中，为了保持速率和更高的位密度，牺牲了保持随机访问(擦除/写入单个位)的能力。
最近，FeRAM(铁电RAM)提供了低功率、相对高的写入速率/读取速率以及超过100亿次读取周期/写入周期的耐久性。类似地，磁性存储器(MRAM)提供了高的写入速率/高读取速率和耐久性，但具有高的成本溢价和较高的功耗。例如，这些技术均无法达到闪存器件的密度。这样，闪存仍然是非易失性存储器的选择。然而，通常认识到，闪存技术可能无法容易地所放至65纳米(nm)以下；因此，正在积极地寻找能够缩小到更小尺寸的新的非易失性存储器器件。
考虑的用于替换闪存存储器器件的技术包括基于某些材料的存储器，某些材料表现出与材料的相位变化相关联的电阻变化(至少部分地由晶体结构中的原子的长程有序(long range ordering)确定)。在一种称为相变存储器(PCM/PCRAM)器件的可变电阻存储器中，当存储器元件短暂地熔化并且然后冷却到导电晶态或非导电非晶态，电阻发生变化。典型的材料各不相同，并可以包括GeSbTe，其中Sb和Te可以与元素周期表中具有相同性质或相似性质的其他元素交换。然而，这些基于电阻的存储器尚未被证明在商业上有用，因为它们在导电和绝缘状态之间的转变取决于物理结构现象(例如，在高达600摄氏度下熔化)并返回到固态，该固态在许多应用中对于有用的存储器不能被充分控制。
另一可变电阻存储器类别包括响应于初始高“形成”电压和电流以激活可变电阻功能的材料。这些材料可以包括例如PrxCayMnzOε，其中x、y、z和ε是不同化学计量；过渡金属氧化物(TMO)，例如CuO、CoO、VOx、NiO、TiO2和Ta2O5；和一些钙钛矿，例如Cr和SrTiO3。这些存储器类型中的几种存在，并且落入电阻式RAM(ReRAM)或导电桥RAMS(CBRAM)分类，以将它们与硫族化物类型存储器区分开。假定这些RAM中的电阻切换至少部分地是由于通过电铸工艺形成连接顶部导电端子和底部导电端子的窄导电路径或细丝，尽管此类导电细丝的存在仍然是一个有争议的问题。由于ReRAM/CBRAM的操作可能强依赖于温度，因此ReRAM/CBRAM中的电阻式切换机制也可能高度依赖于温度。另外，由于细丝的形成和移动是随机，因此这些系统可以随机地操作。其他类型的ReRAM/CBRAM也可能表现出不稳定的质量。此外，ReRAM/CBRAM中的电阻切换倾向于在许多存储周期内疲劳。也就是说，在存储器状态改变多次之后，导电状态与绝缘状态之间的电阻差可能显著变化。在商用存储器器件中，这样的变化可能使存储器不符合规格，并使其无法使用。
尽管某些非易失性存储器技术在计算操作中具有优势，但是较长的访问时间(例如，与读取操作有关的等待时间)可能限制非易失性存储器在实时计算操作中的使用。
发明内容
简而言之，特定的实施方式旨在提供一种装置，该装置包括：第一存储器元件和第二存储器元件，其具有互补阻抗状态，所述互补阻抗状态共同表示二进制符号、值、条件或参数，该第一存储器元件的第一端子和第二存储器元件的第一端子耦合到一个或多个参考节点；第一位线，其耦合到第一存储器元件的第二端子；第二位线，其耦合到第二存储器元件的第二端子；以及电路，响应于第一位线与第二位线的充电速率差而检测互补阻抗状态。
另一特定实施方式旨在提供一种方法，该方法包括：将第一位线耦合到一个或多个电压源，该第一位线连接到第一存储器元件；将第二位线耦合到一个或多个电压源，该第二位线连接到第二存储器元件，第一存储器元件和第二存储器元件处于互补阻抗状态，以共同表示二进制符号、值、条件或参数；以及响应于第一位线和第二位线耦合到第一电压源和第二电压源，至少部分地基于第一位线与第二位线的充电速率差来检测互补阻抗状态。
另一特定实施方式旨在提供一种装置，该装置包括：多个位单元，该多个位单元形成为阵列位单元，每个位单元均包括第一存储器元件和第二存储器元件，每个位单元均通过第一位线和第二位线耦合到至少一个其他位单元，其中第一存储器元件和第二存储器元件具有互补阻抗状态，该互补阻抗状态共同表示二进制符号、值、条件或参数；以及至少一个电路，其响应于第一位线与第二位线的充电速率差来检测多个位单元中的选定的一个位单元的第一存储器元件和第二存储器元件的互补阻抗状态。
应当理解，上述实施方式仅仅是示例实施方式，并且所要求保护的主题不必限于这些示例实施方式的任何特定方面。
附图说明
在说明书的结论部分中特别指出并清楚地要求所保护保护的主题。然而，关于操作的组织和/或方法、以及其目的、特征和/或优点，如果结合附图阅读，则可以通过参考以下详细描述来更好地理解，其中：
图1A是用于执行与位单元相关的读取操作的电路的示意图；
图1B是根据实施例的用于执行读取操作的读出放大器的示意图；
图1C和图1D是根据替代实施例的用于执行与位单元相关的读取操作的替代电路的示意图；
图2是示出根据实施例的电路的行为的方面的曲线图；
图3是根据实施例的过程的流程图；
图4是根据实施例的多位单元存储器阵列的示意图；
图5A示出了根据实施例的CES器件的电流密度对电压的曲线图；以及
图5B是根据实施例的CES器件的等效电路的示意图。
具体实施方式
在下面的详细描述中参考了附图，附图形成其的一部分，其中相同附图标记在全文中可以指代相同、相似和/或类似的部件。将理解的是，例如为了图示的简单和/或清楚，不必按比例绘制附图。例如，某些方面的尺寸可能相对于其他方面被放大。此外，应当理解，可以利用其他实施例。此外，在不脱离所要求保护的主题的情况下，可以进行结构改变和/或其他改变。在整个说明书中，对“要求保护的主题”的引用是指旨在由一个或多个权利要求或其任何部分所覆盖的主题，并且不一定是指完整的权利要求集、权利要求集的特定组合(例如方法权利要求、设备权利要求等)或特定权利要求。还应当注意，例如上、下、顶部和底部等方向和/或参考可以用于有利于附图的讨论，并且不旨在限制所要求保护的主题的应用。因此，以下详细描述将不被视为限制要求保护的主题和/或等同物。
在整个说明书中，对一个实施方式、实施方式、一个实施例和实施例等的引用意味着相对于特定实施方式和/或实施例描述的特定的特征、结构和特性等包括在所要求保护的主题的至少一个实施方式和/或实施例中。因此，例如在整个说明书中的各个地方出现的此类短语不一定是指相同的实施方式和/或实施例或任何一种特定的实施方式和/或实施例。此外，应当理解，所描述的特定特征、结构、特性和/或类似物能够在一种或多种实施方式和/或实施例中以各种方式组合，并且因此在预期的权利要求范围内。当然，通常，如专利申请的说明书中的情况一样，这些和其他问题在特定的使用上下文中可能发生变化。换句话说，在整个本公开中，描述和/或用法的特定上下文提供了关于待得出的合理推断的有用指导；然而，同样地，通常在没有进一步限定的情况下，“在此上下文中”是指本公开的上下文。
根据实施例，计算装置或计算平台可以结合易失性存储系统和非易失性存储系统以执行计算操作。在一个实施例中，存储器器件可以包括“易失性”存储器器件，其可以在将电力施加到易失性存储器器件时维持特定的存储器状态，但是如果移除电力则可能丢失该特定存储器状态。在另一个实施例中，存储器器件可以包括“非易失性”存储器，其即使在从存储器器件移除电力之后也可以维持特定存储器状态。
易失性存储系统或非易失性存储系统可以维持存储器状态，以将数值、符号、参数和/或条件表示为例如“位单元”之类的存储器状态。在本上下文中，在本文中所指出的“位单元”或“位单元电路”包括能够将数值、符号或参数表示为状态的电路或电路的一部分。例如，位单元可以包括一个或多个存储器器件，其能够将数值、符号或参数表示为存储器器件的存储器状态。在特定实施方式中，易失性存储器器件可以由“易失性存储器”的位单元组成，该“易失性存储器”的位单元在从易失性存储器的位单元移除电力之后可能丢失可检测的存储器状态。同样地，非易失性存储器器件可以由“非易失性存储器”的位单元组成，该“非易失性存储器”的位单元能够在从非易失性存储器的位单元移除电力之后保持可检测的存储器状态。
本文所述的特定实施方式旨在提供用于实现对非易失性存储器器件的高速读取操作的装置和技术，所述非易失性存储器器件例如将二进制符号、值、参数或条件表示为阻抗状态的存储器器件。在示例实施方式中，第一存储器元件和第二存储器元件可以具有互补阻抗状态，以共同表示二进制符号、二进制值、条件或参数。第一位线可以耦合到第一存储器元件的第二端子，并且第二位线可以耦合到第二存储器元件的第二端子。可以响应于第一位线与第二位线的充电速率差来检测第一存储器元件和第二存储器元件的互补阻抗状态。使用两个存储器元件的互补阻抗状态来存储单个二进制值、符号、参数或条件的前述编码方案可以实现用于读取路径的有源读出放大器，其可以将读取性能显著地加速至千兆赫量级。这可以使读取操作足够快，以使用将存储器状态表示为阻抗状态的存储器元件(例如，由相关电子材料形成的存储器元件)为位单元提供类似于L1高速缓存性能(GHz+)。
图1A是根据实施例的用于执行与位单元电路110有关的读取操作的电路100的示意图。位单元电路110包括第一存储器元件102和第二存储器元件112，该第一存储器元件102和第二存储器元件112能够将存储器状态表示或维持为端子之间的阻抗。例如，存储器元件102可以将存储器状态维持为位线b1与节点之间的阻抗，所述节点在存储器元件102与FET M1的端子之间。同样地，存储器元件112可以将存储器状态维持为位线nbl与节点之间的阻抗，该节点在存储器元件112与FET M2的端子之间。在此上下文中，“位线”包括导体，该导体在写入操作期间可连接到位单元电路的至少一部分，以发送改变位单元电路的存储器状态的信号，或者在读取操作期间将信号发送到位单元电路的至少一部分以将位单元电路置于特定的存储器状态。
存储器元件102和112可以利用能够维持可检测阻抗状态(例如，前述的任何存储技术)的材料形成为多种器件中的任何一种，例如由相关电子材料形成的相关电子开关(CES)。然而，应该理解，这仅仅是能够将可检测阻抗状态维持为存储器状态的器件类型的实例，并且所要求保护的主题在这方面不受限制。
根据实施例，位单元电路110可以基于表示单个二进制值、符号、参数和条件的存储器元件102和112的互补阻抗状态来表达或表示单个二进制值、符号、参数或条件。例如，如果存储器元件102处于导电状态或低阻抗状态而存储器元件112处于绝缘状态或高阻抗状态，则位单元电路100可以表达或表示第一单个二进制值、符号、参数或条件。同样，如果存储器元件102处于导电状态或低阻抗状态而存储器元件112处于绝缘状态或高阻抗状态，则位单元电路100可以表达或表示第一单个二进制值、符号、参数或条件。在特定的实施方式中，可以在“写入操作”中将存储器元件102和112置于互补阻抗状态，在该“写入操作”中，编程信号由写入驱动器电路(未示出)生成，并且被施加在存储器元件102和112的端子上。如果存储器元件102和112被实现为CES元件，则针对位单元电路110，置位操作可以被施加到存储器元件102，并且复位操作可以被施加到存储器元件112，以表达或表示第一二进制值、符号、参数或条件。这里，具有电压V置位和电流I置位的第一编程信号可以被施加在存储器元件102上，以将存储器元件102置于导电状态或低阻抗状态，而具有电压V复位和电流I复位的第二编程信号可以被施加到存储器元件112，以将存储器元件112置于绝缘状态或高阻抗状态。同样地，针对位单元电路110，置位操作被施加到存储器元件102，并且复位操作被施加到存储器元件112，以表达或表示第一二进制值、符号、参数或条件。这里，具有电压V复位和电流I复位的第一编程信号可以被施加到存储器元件102，以将存储器元件102置于绝缘状态或高阻抗状态，而具有电压V置位和电流I置位的第二编程信号可以被施加到存储器元件112，以将存储器元件112置于导电状态或低阻抗状态。然而，应理解，这仅是可以如何将存储器元件102和112置于互补阻抗状态以表达或表示单个二进制值、符号、参数或条件的一个示例，并且所要求保护的主题在这方面不受限制。
根据实施例，可以在应用于存储器元件102和112的“读取操作”中检测存储器元件102和112的互补阻抗状态。例如，此类读取操作可以确定存储器元件102是处于导电状态还是处于低阻抗状态并且存储器元件112是处于绝缘状态还是处于高阻抗状态(例如，使得存储器元件102和112的阻抗状态共同表示或表达第一二进制符号、值、参数或条件)，或者确定存储器元件102是处于绝缘状态还是处于高阻抗状态并且存储器元件112是处于导电状态还是处于低阻抗状态(例如，使得存储器元件102和112的阻抗状态共同表示或表达第二二进制符号、值、参数或条件)。
根据实施例，分别连接到存储器元件102和112的位线bl和nbl可以各自具有由电容器106和116表示的寄生电容。因此，应当理解，如图1所示的电容器106和116不一定是指器件的单独形成的元件，而可仅表示电路100固有的寄生电容。通过闭合FET N1和N4以将位线bl和nbl连接到参考节点122和124而使电容器106和116完全放电，可以开始检测存储器元件102和112的互补阻抗状态的读取操作。在电容器106和116放电之后，施加到FET M1和M2的栅极的WL处的电压可以增加以闭合FET M1和M2，从而将存储器元件102和112的端子分别连接到参考节点126和128。读取使能信号RE上的电压升高，使得PFET P1和P2的栅极端子处的电压降低，以将位线b1和nbl连接到电压源Vdd，并且打开NFET N11，以将NFET N3和N15从参考节点断开。
在将连接位线b1和nb1连接到电压源Vdd之后，电容器106和116可以开始充电。而且，从电压源Vdd流经PFET P1的电流的第一部分可以流经存储器元件102，并且从电压源Vdd流经PFET P1的电流的第二部分可以给电容器106充电。类似地，从电压源Vdd流经PFETP2的电流的第一部分可以流经存储器元件112，并且从电压源Vdd流经PFET P2的电流的第二部分可以给电容器116充电。然而，电容器106和116可以基于存储器元件102和112是否处于第一互补阻抗状态(例如，表示第一二进制值、符号、参数或条件)或存储器元件102和112是否处于第二互补阻抗状态(例如，表示第二二进制值、符号、参数或条件)而以不同速率充电。例如，在存储器元件102处于导电状态或低阻抗状态并且存储器元件112处于绝缘状态或高阻抗状态的第一互补阻抗状态中，来自电压源Vdd的电流在存储器元件102中可以比在存储器元件112中更高，使得电容器116以比电容器106更快的速率充电。在存储器元件102处于绝缘状态或高阻抗状态并且存储器元件112处于导电状态或低阻抗状态的第二互补阻抗状态中，来自电压源Vdd的电流在存储器元件112中可以比在存储器元件102中更高，使得电容器106以比电容器116更快的速率充电。
根据实施例，可以至少部分基于电路100响应于在读取操作中的电容器106和116的不同充电速率的状态，来检测存储器元件102和112的互补阻抗状态。位线b1连接到PFETP4和NFET N3的栅极端子以及PFET P3和NFET N15的漏极端子，而位线nb1连接到PFET P3和NFET N15的栅极端子以及PFET P4和NFET N3的漏极端子。
如可以观察到的，如果电容器106在读取操作中以比电容器116更快的速率充电(例如，当存储器元件102处于绝缘状态或高阻抗状态并且存储器元件112处于导电状态或低阻抗状态时)，则PFET P4将打开以将位线nb1从电压源Vdd断开，并且NFET N3将闭合以将位线nb1连接至参考节点132。这可以快速地将位线nbl拉到低电压。而且，PFET P3将闭合以将位线b1连接到电压源Vdd，并且NFET N15将打开以将b1从参考节点130断开，从而将位线b1快速地拉至高电压。
类似地，如果电容器116在读取操作中以比电容器106的更快的速率充电(例如，当存储器元件102处于导电状态或低阻抗状态并且存储器元件112处于绝缘状态或高阻抗状态时)，则PFET P4将闭合以将位线nb1连接到电压源Vdd，并且NFET N3将打开以将位线nb1从参考节点132断开。这可以快速地将位线nb1拉到高电压Vdd。而且，PFET P3将打开以将位线b1从电压源Vdd断开，并且NFET N15将闭合以将b1连接至参考节点130，从而将位线b1快速地拉至参考节点130处的低电压。因此，可以观察到，可以通过对位线b1或位线nbl的电压进行采样来检测存储器元件102和112的互补阻抗状态。在特定的实施方式中，可以将位线bl和位线nbl提供给双端读出放大器SA的输入端子，以根据存储器元件102和112的互补阻抗状态来提供具有数值“1”或“0”的输出信号。
在特定的实施方式中，电路100的PFET P1和P2可以用电路150中的阻抗元件IE1和IE2代替，如图1C所示。在一个实施方式中，阻抗元件IE1和IE2可以形成为电阻器器件。在其中存储器元件102和112被实现为相关电子开关(CES)器件的另一特定实施例中，阻抗元件IE1和IE2可以被形成为具有与存储器元件102和112相似的特性的CES器件。在本文中，形成为CES元件的阻抗元件IE1和IE2可以以低阻抗状态或低导电状态形成或放置。根据实施例，阻抗元件IE1和IE2可以形成负载，防止在读取操作中选定的非易失性存储器元件的意外复位。
例如，假设阻抗元件IE1和IE2在处于低阻抗状态或导电状态时具有与存储器元件102或112相同的电阻R，存储器元件102或112的端子之间的电压可以约为Vdd/3(其可以显著低于V复位，以在存储器元件102或112中引起意外的复位操作)。例如，如果来自阻抗元件IE1或IE2的负载高于R，则该电压可以降低(例如，降低至V读出/3)。应当理解，在其他实施方式中，当处于低阻抗状态或导电状态时，阻抗元件IE1或IE2的电阻可以大于或小于存储器元件102或112的电阻的两倍。在一种替代实施方式中，当处于低阻抗状态或导电状态时，阻抗元件IE1或IE2的电阻可以与存储器元件102或112的电阻大致相同。在另一替代实施方式中，当处于低阻抗状态或导电状态时，阻抗元件IE1或IE2的电阻可以是存储器元件102或112的电阻的约三倍。应当理解，这些仅仅是可以在电压源和选定的非易失性存储器元件的端子之间形成的负载的示例，并且所要求保护的主题在这方面不受限制。
根据实施例，电路100可以可选地被配置为在第一模式下或在第二模式下操作，在第一模式中，存储器元件102和112的互补阻抗状态可以被映射到两个可能的值、条件或参数(例如，“0”或“1”)中的单个值、条件或参数，在第二模式中，存储器元件102和112的阻抗状态各自可以独立地被映射到第二模式中的单个值、条件或单个参数。例如，当在第一模式下时，存储器元件102和112的互补阻抗状态可以被映射到单个位值，而在第二模式下，存储器元件102和112的阻抗状态可以被映射到两个位。
图1D示出了可以如何在电路160中以第二模式配置存储器元件102和112的示例实施方式。在本文中，在从第一操作模式到第二操作模式的转变中，位线bl和nbl可以从NFETN3和N15以及PFET P3和P4断开，并然后连接到单端读出放大器SA1或SA2的端子。虽然第一模式可以实现快速且可靠的读取操作(例如，在可能需要快速且可靠的读取操作的情况下)，但是第二模式可以实现更大的存储器容量(例如，在可能需要更高容量的存储器的情况下)。
图2是示出根据上述实施例电路100(例如，通过闭合NFET N1和N4)的电路在读取操作期间的的行为的方面的曲线图。如上所述，可以通过对连接到处于互补阻抗状态的存储器元件的位线进行放电来开始读取操作。曲线图204指示连接到处于绝缘状态或高阻抗状态的第一存储器元件(例如，存储器元件102)的位线(例如，位线b1)的电压幅值的后续变化，而曲线图206指示连接到处于导电状态或低阻抗状态的第二存储器元件(例如存储器元件112)的位线(例如，位线nbl)的电压幅值的后续变化。如在特定的非限制示例中可以观察到的，在曲线图204和206中反映的电压幅值以不同的速率增加，其中曲线图204的电压幅值比曲线图206的电压幅值增加得更快。此外，在开始读取操作之后，曲线图204和206反映的电压幅值在～900ps处充分偏离，以检测第一存储器元件和第二存储器元件的互补阻抗状态。曲线202示出了图1A、图1C和图1D所示的读取使能信号RE的电压。时间208、210是读取操作中的实例，在该读取操作中，PFET P3和P4打开或关闭以将b1或nb1快速拉至电压Vdd。
图3是根据图2中的电路100的实施例的过程的流程图。可以结合读取操作来执行框302、304和306处的动作，以检测表达或表示如上所述的二进制值、符号、参数或条件的两个存储器元件的互补阻抗状态。在实施例中，两个存储器元件可以在一个或多个先前写入操作的过程中被置于互补阻抗状态。框302和304可包括将第一位线和第二位线耦合到一个或多个电压源。例如，PFET P1和P2可以闭合以将位线b1和nb1耦合到电压源。在框302和304处的动作之前可以是对第一位线和第二位线的电容进行放电的动作。例如，电容器106和116可以通过闭合NFET N1和N4来放电，以将位线b1连接到参考节点122并连接参考节点124。
框306可以包括至少部分地基于在框302和304处将第一位线和第二位线耦合到电压源之后第一位线和第二位线被充电的不同速率来检测第一存储器元件和第二存储器元件的互补阻抗状态。例如，如上所述，如果存储器102处于导电状态或低阻抗状态并且存储器元件112处于绝缘状态或高阻抗状态，则PFET P4可以将位线nbl耦合到电压源，并且NFETN15可以将位线bl耦合到参考节点130。同样地，如果存储器102处于导电状态或低阻抗状态并且存储器元件112处于绝缘状态或高阻抗状态，则PFET P3可以将位线b1耦合到电压源，并且NFET N15可以将位线nb1耦合到参考节点132。然后可以通过对位线b1或nbl进行采样来确定存储器器件102和112的互补阻抗状态。
根据实施例，如图4所示，可以在位单元的阵列中配置多个位单元，例如根据位单元电路110形成的位单元。在本文中，响应于对应字线WL上的电压信号(例如，闭合图1A、图1C和图1D所示的对应NFET M1和M2)，在读取操作中可以访问一行位单元电路。连接到对应位线b1和nbl的输入/输出(I/O)电路140可以有利于应用到所访问的位单元的行的读取操作或写入操作。图4的特定实施方式示出了在电压源Vdd与相应的位线b1之间耦合的PFETP1和在电压源Vdd与相应的位线nb1之间耦合的PFET P2。在替代实施方式中，PFET P1和P2可以由对应的阻抗元件IE1和IE2代替，如图1C所示。
可以根据如上所述特定的操作模式来不同地配置I/O电路140。例如，如果位单元电路110将以相关联的存储器元件102和112的互补阻抗状态映射到单个数值、条件或参数的第一模式操作，则相关联的I/O电路140可以将NFET N3和N15以及PFET P3和P4耦合到相关联的位线b1和nb1，如图1A和图1C的配置所示。如果位单元电路110将以相关联的存储器元件102和112将代表两个独立的值、条件或参数的第二模式操作，则相关联的I/O电路140可以将相关联的位线bl耦合到相关联的读出放大器SA1并且将相关联的位线nbl耦合到相关联的读出放大器SA2。
如上所述，上述存储器元件(例如，存储器元件102和112)可以包括具有并入相关电子材料(CEM)的相关电子开关(CES)元件的存储器元件。在该上下文中，CES元件可以表现出由电子相关性而不是固态结构相变(例如，相变存储器(PCM)器件中的晶体/非晶或上述的电阻式RAM器件中的细丝形成和传导)引起的突然的导体/绝缘体转变。与熔融/凝固或细丝形成相比，CES元件中的突然的导体/绝缘体转变可以对量子力学现象作出响应。CEM存储器器件中的导电状态与绝缘状态之间的此类量子力学转变可以从几个方面中的任何一个方面理解。
可以根据莫特转变来理解CES元件在绝缘状态与导电状态之间的量子力学转变。在莫特转变中，如果发生莫特转变条件，则材料可以从绝缘状态切换到导电状态。可以由条件(nc)1/3a＝0.26定义标准，其中nc是电子的浓度，“a”是玻尔半径。如果达到临界载流子浓度，使得满足莫特标准，则可能发生莫特转变，并且状态可能从高电阻/高电容变为低电阻/低电容。
莫特转变可以通过电子的局域化来控制。当载流子局域化时，电子之间的强大库仑相互作用分裂材料的能带，从而形成绝缘体。如果电子不再被局域化，则弱的库仑相互作用可能主导能带分裂，留下金属(导电)能带。这有时被解释为“电梯拥挤(crowedelecator)”现象。虽然电梯中只有几个人，但这些人可以轻松地走动，这类似于导电状态。另一方面，当电梯达到一定的人群密度时，乘客不再能够移动，这类似于绝缘状态。但是，应该理解，为示出目的提供的该经典解释，与量子现象的所有经典解释一样，仅仅是不完整的类比，并且所要求保护的主题在这方面不受限制。
在特定实施方式中，CES元件可以响应于CES元件的大部分体积中的莫特转变来切换电阻状态。CES元件可以包括选自包括如下的组的材料：铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌(其可以链接至阳离子，例如氧或其他类型的配体)或其组合。
在特定实施例中，CES元件可以形成为“CEM随机存取存储(CeRAM)”器件。在该上下文中，CeRAM器件包括一种材料，该材料可以至少部分地基于材料的至少一部分利用量子力学莫特转变在导电状态与绝缘状态之间的转变而可以在多个预定的可检测存储器状态之间或之中转变。在该上下文中，“存储器状态”是指指示数值、符号、参数或条件的存储器器件的可检测状态，仅提供几个示例。在一个特定实施方式中，如下所述，可以至少部分地基于在读取操作中在存储器器件的端子上检测到的信号来检测存储器器件的存储器状态。在另一特定实施方式中，如下所述，可以通过在写入操作中在存储器器件的端子上施加一个或多个信号，将存储器器件置于特定存储器状态以表示或存储特定值、符号或参数。
在特定实施方式中，CES元件可以包括夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，材料可以在前述的导电存储器状态与绝缘存储器状态之间转变。如在下面的特定实例实施方式中所讨论的，可以通过在具有电压V复位和电流I复位的端子之间施加第一编程信号，来将夹在导电端子之间的CES元件的材料置于绝缘状态或高阻抗存储器状态，或者通过在具有电压V置位和电流I置位的端子之间施加第二编程信号，来将夹在导电端子之间的CES元件的材料置于导电状态或低阻抗存储器状态。在该上下文中，应当理解，例如“导电或低阻抗”存储器状态和“绝缘或高阻抗”存储器状态的术语是相对术语，并且不特定于阻抗或导电的任何特定量或数值。例如，当存储器器件处于被称为绝缘状态或高阻抗存储器状态的第一存储器状态时，与处于被称为导电状态或低阻抗存储器状态的第二存储器状态的存储器器件相比，该存储器器件在一个方面的导电性更低(或绝缘更高)。此外，如下面关于特定实施方式所讨论的，CES元件可以被置于两个或更多个不同且可区分的低阻抗状态或导电状态中的任何一个状态中。
在特定实施方式中，CeRAM存储器单元可以包括在半导体上形成的金属/CEM/金属(M/CEM/M)堆叠。这种M/CEM/M堆叠可以例如形成在二极管上。在示例实施方式中，这种二极管可以选自由结型二极管和肖特基二极管组成的组。在该上下文中，应当理解，“金属”是指导体，也就是说，任何起金属作用的材料，包括例如多晶硅或掺杂半导体。
图5A示出了根据实施例的CES元件的电流密度对端子(未示出)两端的电压的曲线图。至少部分地基于施加到CES元件的端子的电压(例如，在写入操作中)，CES元件可以置于导电状态或绝缘状态。例如，电压V置位和电流密度J置位的施加可以将CES元件置于导电存储器状态，并且电压V复位和电流密度J复位的施加可以将CES元件置于绝缘存储器状态。在将CES元件置于绝缘状态或导电状态之后，可以通过施加电压V读取(例如，在读取操作中)并检测CeRAM器件的端子处的电流或电流密度来检测CES元件的特定状态。
根据实施例，图5A的CES器件可以包括任何TMO，例如，钙钛矿、莫特绝缘体、电荷交换绝缘体和安德森无序绝缘体。在特定实施方式中，CES器件可以由例如氧化镍、氧化钴、氧化铁、氧化钇和钙钛矿(例如铬掺杂的钛酸锶，钛酸镧和锰酸盐族(包括锰酸钙和锰酸镧))等切换材料形成，以仅提供几个示例。特别地，包含具有不完整的d和f轨道壳的元素的氧化物可以显示出足够的电阻切换特性以用于CES器件。在实施例中，可以在没有电铸的情况下制备CES器件。在不背离所要求保护的主题的情况下，其他实施方式可以采用其他过渡金属化合物。例如，{M(chxn)2Br}Br 2，其中M可以包括Pt、Pd或Ni，并且chxn包括1R,2R-环己烷二胺，并且可以使用其他此类金属配合物而不背离所要求保护的主题。
图5A的CES器件可以包括作为TMO金属氧化物可变电阻材料的材料，但是应当理解，这些材料仅是示例性的并且不旨在限制要求保护的主题。特定实施方式也可以采用其他可变电阻材料。氧化镍NiO被公开为一种特定的TMO。本文讨论的NiO材料可以掺杂有非本征配体，其可以稳定可变电阻特性。特别地，本文公开的NiO可变电阻材料可以包括可以由NiO(Cx)表示的含碳配体。在本文中，本领域技术人员可以简单地通过平衡化合价来确定针对任何特定的含碳配体以及含碳配体与NiO的任何特定组合的x值。在另一特定示例中，掺杂有非本征配体的NiO可以表示为NiO(Lx)，其中Lx是配体元素或化合物，并且x表示一个NiO单元的配体单元的数量。本领域技术人员可以简单地通过平衡化合价来确定针对任何特定的配体以及配体与NiO或任何其他过渡金属的任何特定组合的x值。
如果施加足够的偏压(例如，超过能带分裂电势)并且满足上述莫特条件(注入的电子空穴＝切换区域中的电子)，则CES元件可能通过莫特转变从导电状态快读切换到绝缘状状态。这可能发生在图5A的曲线图的点408处。此时，电子不再被屏蔽并被局域化。这种相关性可以导致强的电子-电子相互作用势，其分裂能带以形成绝缘体。当CES元件仍处于绝缘状态时，电流可以通过电子空穴的传输而产生。如果在CES元件的端子之间施加足够的偏压，则电子可以在MIM器件的势垒上方被注入到金属-绝缘体-金属(MIM)二极管中。如果注入了足够的电子，并且在端子之间施加足够的电势以将CES元件置于特定的低阻抗状态或导电状态，则电子的增加可以屏蔽电子并消除电子的局域化，这可能使形成金属的能带分裂电势崩溃。
根据实施例，可以通过至少部分地基于在写入操作期间被限制的外部电流来确定的外部施加的“顺应性”条件来控制CES元件中的电流，以将CES元件置于导电状态或低阻抗状态。该外部施加的顺应性电流还可以为随后的复位操作设置电流密度的条件，以将CES元件置于高阻抗状态或绝缘状态。如图5A的特定实现方式中所示，在写入操作期间在点416处施加用于将CES元件置于导电状态或低阻抗状态的电流密度J顺应性可以确定用于在随后的写入操作中将CES器件置于高阻抗状态或绝缘状态的顺应性条件。如图所示，可以通过在点408处在电压V复位处施加电流密度J复位≥J顺应性来将CES器件随后置于绝缘状态或高阻抗状态，其中，J顺应性是外部施加的。
因此，顺应性可以设置CES元件中的电子数量，这些电子将被空穴“捕获”用于莫特转变。换句话说，在写入操作中施加的将CES元件置于导电存储器状态的电流可以确定待注入到CES元件的空穴的数量，用于随后将CES元件转变为绝缘存储器状态。
如上所述，可以响应于点408处的莫特转变而发生复位条件。如上所述，在电子浓度n等于电子空穴浓度p的CES元件中的条件下，可以发生这种莫特转变。该条件可以根据表达式(1)建模如下：
其中
λTF是托马斯·费米(Thomas Fermi)屏蔽长度；和
C是常数。
根据实施例，在图5A中所示的曲线图的区域404中的电流或电流密度可以响应于来自在CES元件的端子之间施加的电压信号的空穴注入而存在。在本文中，当在CES元件的端子之间施加临界电压VMI时，空穴注入可以满足用于在电流IMI下从导电状态到绝缘状态的转变的莫特转变标准。这可以根据表达式(2)进行如下建模：
其中Q(VMI)是注入的电荷(空穴或电子)，并且是所施加电压的函数。
响应于临界电压VMI和临界电流IMI，可以在能带之间注入电子空穴以实现莫特转变。通过使电子浓度n与电荷浓度相等以根据表达式(1)由表达式(2)中的IMI注入的空穴来引起莫特转变，可以根据如下表达式(3)建模这种临界电压VMI对托马斯·费米屏蔽长度λTF的依赖性：
其中：
ACeRam是CES元件的横截面积；和
J复位(VMI)是通过CES元件的电流密度，该电流密度将在临界电压VMI处施加到CES元件以将CES元件置于绝缘状态。
根据实施例，通过注入足够数量的电子以满足莫特转变标准，可以将CES元件置于导电存储器状态(例如，通过从绝缘存储器状态转变)。
在将CES转变为导电存储器状态时，由于注入了足够的电子并且CES器件的端子之间的电势克服临界切换电势(例如，V置位)，因此注入的电子开始屏蔽并使双重占据的电子不局域化，从而逆转歧化反应并关闭带隙。可以根据以下表达式(4)来表达电流密度J置位(VIM)，其用于在能够转变到导电存储器状态的转变的临界电压VIM处将CES转变为导电存储器状态：
Q(VIM)＝qn(VIM)
其中：
SB是玻尔半径。
根据实施例，可以将用于在读取操作中检测CES元件的阻抗状态的“读取窗口”402设置为当CES元件处于绝缘状态时的图5A的曲线图的部分406与当CES元件在读取电压V读取处于导电状态时的曲线图5A的部分404之间的差异。在特定实施方式中，读取窗口402可以用于确定构成CES元件的材料的托马斯·费米屏蔽长度λTF。例如，在电压Vreset处，电流密度Jreset和Jset可以根据以下表达式(5)相关：
在另一个实施例中，可以将用于在写入操作中将CES元件置于绝缘状态或导电存储器状态的“写入窗口”410设置为V复位(在J复位处)与V置位(在J置位处)之间的差。建立|V置位|>|V复位|实现在导电状态与绝缘状态之间的切换。V复位可以近似处于由相关引起的能带分裂电势，并且V置位可以近似为能带分裂电势的两倍。在特定实施方式中，可以至少部分地基于CES元件的材料和掺杂来确定写入窗口410的大小。
CES元件中从高电阻/高电容到低电阻/低电容的转变可以由CES元件的单一阻抗表示。图5B描绘了示例可变阻抗器件(例如CES元件)(例如可变阻抗器件424)的等效电路的示意图。如上所述，可变阻抗器件424可以包括可变电阻和可变电容的特性。例如，在实施例中，用于可变阻抗器件的等效电路可以包括与可变电容器(诸如可变电容器428)并联的可变电阻器(例如可变电阻器426)。当然，虽然可变电阻器426和可变电容器428在图5B中描绘为包括分立组件，但是可变阻抗器件(例如可变阻抗器件424)可以包括基本同质的CEM元件，其中CEM元件包括可变电容和可变电阻的特性。下表1描绘了示例可变阻抗器件(例如可变阻抗器件400)的示例真值表。
电阻 电容 阻抗
R高(V施加) C高(V施加) Z高(V施加)
R低(V施加) C低(V施加)～0 Z低(V施加)
表1
在图5A的CES元件的特定实施方式中，CES元件可以被置于两种不同的阻抗状态中的任一种状态：响应于置位操作的低阻抗状态或导电状态，以及响应于复位操作的高阻抗状态或绝缘状态。
将CES元件置于多个预定存储器状态的特定存储器状态中的写入操作可以包括将“编程信号”施加到CES元件的端子。预定存储器状态中的特定存储器状态可以对应于待施加到存储器器件的特定电压电平(例如，V置位和V复位)。类似地，预定存储器状态中的特定存储器状态可以对应于待施加到存储器器件的特定电流电平(例如，I置位和I复位)。因此，在特定实施例中，在写入操作中将CES元件置于特定存储器状态的编程信号可以被控制为具有与特定存储器状态相对应的特定电压电平和特定电流电平。
如下面的特定实施方式中所述，可以至少部分地基于数据信号在信号选择电路处选择具有用于编程信号的电压电平以将存储器器件置于预定存储器状态的电压信号。连接到信号选择电路的导电元件可以至少部分地基于数据信号，在与预定存储器状态相对应的电流电平处，选择性地将电压信号连接到存储器器件或从存储器器件断开电压信号。在该上下文中，“导电元件”包括能够允许电流在两个节点之间通过的电路元件。在特定实施方式中，导电元件可以至少部分地基于特定条件来改变允许在节点之间通过的电流。下文描述的特定实施方式采用FET作为导电元件，以至少部分地基于施加到栅极端子的电压来允许电流在源极端子与漏极端子之间通过。然而，应当理解，其他类型的器件(例如双极型晶体管、二极管、可变电阻器等)也可以用作导电元件，并且所要求保护的主题在这方面不受限制。在该上下文中，具有第一端子和第二端子的导电元件可以通过在第一端子与第二端子之间提供对于特定信号具有非常小的或可忽略的阻抗的导电路径来“连接”第一端子和第二端子。在一个特定示例实施方式中，导电元件可以至少部分地基于提供给导电元件的第三端子的信号(例如，基于施加到第三端子的电压或电流)来改变第一端子与第二端子之间的阻抗。导电元件可以响应于在第三端子上提供的信号而“闭合”，从而连接第一端子和第二端子。同样，导电元件可以“打开”，从而响应于在第三端子上提供的不同信号而断开第一端子和第二端子。处于打开状态的导电元件可以通过移除或中断电路的第一部分与第二部分之间的导电路径来将电路的第一部分与电路的第二部分隔离。导电元件可以基于提供给第三端子的信号而在打开状态与闭合状态之间改变第一端子与第二端子之间的阻抗。
在又一实施例中，多个存储器元件(例如，CES元件)中的一个或多个存储器元件可以单独地位于集成电路内第一金属化层的导电线与第二金属化层的导电线的一个或多个交点处。在实施例中，一个或多个存取器件可以位于第一金属化层的导电线与第二金属化层的导电线的相交处的相应的一个或多个相交处，其中，在实施例中，存取器件可以与相应的存储器器件配对。在另一实施例中，存储器器件可以形成于通过相同工艺或不同工艺形成的如本文所述的导电元件结合的器件中。在示例性实施方式中，可以使用例如互补金属氧化物半导体(CMOS)技术等的不同工艺技术和/或互补工艺技术与导电元件结合形成存储器器件。例如，可以使用公知的工艺和技术来形成例如NFET和PFET器件的导电元件。
在前面的描述中，在特定使用的上下文中，例如在讨论有形组件(和/或类似地，有形材料)的情况下，在“在…上面”和“在…上方”之间存在区别。作为示例，物质“在”衬底上的沉积是指涉及直接物理接触和有形接触的沉积，而在后者示例中沉积的物质与衬底之间没有媒介物质(例如，在介入工艺期间形成的媒介物质)；尽管如此，在衬底“上方”的沉积尽管被理解为可能包括在衬底“上”的沉积(由于“在...上面”也可以被准确地描述为在“在…上方”))应理解为包括一种或多种媒介(例如一种或多种媒介物质)存在于沉积的物质和衬底之间的情况，使得沉积的物质不必与基板直接物理接触和直接有形接触。
在适当的特定使用的上下文中，例如在讨论有形材料和/或有形组件的上下文中，在“在…下面”和“在…下方”之间做出了类似的区分。尽管在此类特定使用的上下文中，“在...下面”旨在必然地暗示物理接触和有形接触(类似于刚刚描述的“在...上面”)，但“在...下方”可能包括存在直接物理接触和直接有形接触的情况，但不一定暗示直接物理接触和直接有形接触，例如是否存在一种或多种媒介(例如一种或多种媒介物质)。因此，“在...上面”应理解为“直接在...上方”，“在...下面”应理解为“直接在...下方”。
同样可以理解的是，例如“在…上方”和“在…下方”之类的术语以与前面提到的术语“上方”、“下方”、“顶部”和“底部”等类似的方式被理解。这些术语可用于促进讨论，但无旨在必然地限制要求保护的主题的范围。例如，术语“在...上方”作为示例，并不意味着暗示权利要求的范围仅限于实施例正面朝上的情况，例如与实施例正面朝下的情况相比。示例包括倒装芯片，作为一个示出，例如，其中在不同时间(例如，在制造期间)的取向可能不必与最终产品的取向相对应。因此，例如，如果对象作为示例在特定取向上(例如正面朝下)处于可适用的权利要求范围之内，则作为一个示例，同样地，意旨在将后者也解释为在另一取向上被包括在适用的权利要求范围之内，例如，再次以正面朝上作为示例，反之亦然，即使适用的字面权利要求的语言有可能以其他方式解释。当然，再次，如在专利申请说明书中一直是这样的情况，描述和/或用法的特定上下文提供了关于待得出的合理推断的有用指导。
除非另有说明，否则在本公开的上下文中，术语“或”(如果用于关联列表，例如A、B或C)旨在表示在本文以包括的含义使用的A、B和C，，以及在本文仅以排他的含义使用的A、B或C。在这种理解下，“和”以包括的含义使用，旨在表示A、B和C；而“和/或”可以谨慎使用以清楚地表示所有上述含义，尽管这种用法不是必需的。另外，术语“一个或多个”和/或类似术语用于以单数形式描述任何特征、结构和特性等，“和/或”也用于描述多个特征、结构和特性等和/或特征、结构和特性等的一些其他组合。此外，术语“第一”、“第二”和“第三”等用于区分不同的方面(例如不同的组件)作为一个示例，而不是提供数值限制或暗示特定顺序，除非另外明确指出。同样，术语“基于”和/或类似术语被理解为不一定旨在传达因素的穷尽列表，而是允许存在不一定明确描述的其他因素。
在整个说明书中，对一个实施方式、实施方式、一个实施例、实施例和/或类似物的引用意味着结合至少一个实施方式和/或实施例描述的特定特征、结构和/或特性包括在要求保护的主题的实施方式和/或实施例中。因此，例如在整个说明书中的各个地方出现的这些短语不一定旨在是指所描述的相同的实施方式或任何一种特定的实施方式。此外，应当理解，所描述的特定特征、结构和/或特性能够以各种方式组合在一种或多种实施方式中，并因此例如在预期的权利要求范围内。当然，通常，这些和其他问题会随上下文而变化。因此，描述和/或用法的特定上下文提供了有关待得出的推论的有用指导。
尽管已经示出和描述了当前被认为是示例特征的方面，但是本领域技术人员将理解，在不脱离所要求保护的主题的情况下，可以做出各种其他修改，并且可以替换等同物。另外，在不脱离本文描述的中心概念的情况下，可以做出许多修改以使特定情况适应所要求保护的主题的教导。因此，意图是要求保护的主题不限于所公开的特定实例，而是要求保护的主题还可以包括落入所附权利要求书及其等同物的范围内的所有方面。

Claims (17)

1.一种存储器装置，包括：
第一存储器元件和第二存储器元件，其具有互补阻抗状态，所述互补阻抗状态共同表示二进制符号、值、条件或参数，所述第一存储器元件的第一端子和所述第二存储器元件的第一端子分别耦合到第一参考节点和第二参考节点；
第一位线，其耦合到所述第一存储器元件的第二端子；
第二位线，其耦合到所述第二存储器元件的第二端子；以及
用于响应于所述第一位线耦合到第一电压源和所述第二位线耦合到第二电压源，至少部分地基于所述第一位线和所述第二位线的寄生电容的充电速率差来检测所述互补阻抗状态的电路。
2.根据权利要求1所述的存储器装置，还包括用于将所检测到的互补阻抗状态映射到单个二进制符号、值、条件或参数的电路。
3.根据权利要求1或权利要求2所述的存储器装置，其中，所述第一存储器元件和所述第二存储器元件可配置为具有两个独立的阻抗状态，以表示两个独立的二进制符号、值、条件或参数。
4.根据权利要求3所述的存储器装置，还包括：第一读出放大器，用于检测所述第一存储器元件的阻抗状态；以及第二读出放大器，用于检测所述第二存储器元件的阻抗状态。
5.根据权利要求2所述的存储器装置，其中，如果所述第一存储器元件处于绝缘或高阻抗状并且所述第二存储器元件处于导电或低阻抗状态，则所述第一位线上的电压的幅值比所述第二位线上的电压的幅值以更高的速率增加。
6.根据权利要求1或权利要求2所述的存储器装置，其中，用于响应于所述第一位线与所述第二位线的寄生电容的充电速率差而检测所述互补阻抗状态的电路包括耦合到所述第一位线的第一反相器电路和耦合到所述第二位线的第二反相器。
7.根据权利要求1或权利要求2所述的存储器装置，其中，所述第一存储器元件的所述第一端子和所述第二存储器元件的所述第一端子响应于字线电压而分别耦合到所述第一参考节点和所述第二参考节点。
8.根据权利要求1所述的存储器装置，其中，用于检测所述互补阻抗状态的电路还包括：
第一导电元件，用于响应于所述第一存储器元件处于绝缘或高阻抗状态并且所述第二存储器元件处于导电或低阻抗状态而将所述第一位线耦合到第三电压源；以及
第二导电元件，用于响应于所述第一存储器元件处于所述绝缘或高阻抗状态并且第二存储器元件处于所述导电或低阻抗状态而将所述第二位线耦合到第三参考节点。
9.根据权利要求8所述的存储器装置，其中，用于检测所述互补阻抗状态的电路还包括：
第三导电元件，用于响应于所述第一存储器元件处于所述绝缘或高阻抗状态并且所述第二存储器元件处于所述导电或低阻抗状态而将所述第一位线与第四参考节点解耦；以及
第四导电元件，用于响应于所述第一存储器元件处于所述绝缘或高阻抗状态并且所述第二存储器元件处于所述状态或低阻抗状态而将所述第二位线与第四电压源解耦。
10.根据权利要求8或权利要求9所述的存储器装置，其中，用于检测所述互补阻抗状态的电路还基于所述第一位线的电压或所述第二位线的电压来检测所述互补阻抗状态。
11.根据权利要求1或权利要求2所述的存储器装置，其中，所述第一位线通过第一阻抗元件耦合到所述第一电压源，并且所述第二位线通过第二阻抗元件耦合到所述第二电压源，并且其中，所述第一阻抗元件的阻抗和第二阻抗元件的阻抗在处于低阻抗或导电阻抗状态时与所述第一存储器元件的阻抗和所述第二存储器元件的阻抗匹配。
12.根据权利要求1或权利要求2所述的存储器装置，其中，所述第一存储器元件和所述第二存储器元件包括第一相关电子开关(CES)元件和第二相关电子开关(CES)元件。
13.一种用于操作存储器装置的方法，包括：
将第一位线耦合到第一电压源，所述第一位线连接到第一存储器元件；
将第二位线耦合到第二电压源，所述第二位线连接到第二存储器元件，所述第一存储器元件和所述第二存储器元件处于互补阻抗状态以共同表示二进制符号、值、条件或参数；以及
响应于所述第一位线和所述第二位线耦合到所述第一电压源和所述第二电压源，至少部分地基于所述第一位线与所述第二位线的寄生电容的充电速率差来检测所述互补阻抗状态。
14.根据权利要求13所述的方法，还包括将所检测到的互补阻抗状态映射到单个二进制符号、值、条件或参数。
15.根据权利要求13或权利要求14所述的方法，还包括在将所述第一位线和所述第二位线分别耦合到所述第一电压源和所述第二电压源之前，对所述第一位线和所述第二位线进行放电。
16.根据权利要求13或权利要求14所述的方法，其中，检测所述互补阻抗状态还包括：
响应于所述第一存储器元件处于绝缘或高阻抗状态并且所述第二存储器元件处于导电或低阻抗状态，将所述第一位线耦合到第三电压源；以及
响应于所述第一存储器元件处于所述绝缘或高阻抗状态并且所述第二存储器元件处于所述导电或低阻抗状态，将所述第二位线耦合到参考节点。
17.一种存储器设备，包括：
多个位单元，被形成为阵列位单元，每个位单元包括第一存储器元件和第二存储器元件，每个位单元通过第一位线和第二位线耦合到至少一个其他位单元，其中，所述第一存储器元件和第二存储器元件具有互补阻抗状态，所述互补阻抗状态共同表示二进制符号、值、条件或参数；以及
至少一个电路，其响应于所述多个位单元的中选定的一个位单元的第一位线耦合到第一电压源和所述多个位单元中的所述选定的一个位单元的第二位线耦合到第二电压源，至少部分地基于所述第一位线与所述第二位线的寄生电容的充电速率差而检测所述多个位单元中的所述选定的一个位单元的第一存储器元件和第二存储器元件的互补阻抗状态。
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