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CN111934707B - 数据发射代码和接口 - Google Patents

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CN111934707B
CN111934707B CN201910343103.0A CN201910343103A CN111934707B CN 111934707 B CN111934707 B CN 111934707B CN 201910343103 A CN201910343103 A CN 201910343103A CN 111934707 B CN111934707 B CN 111934707B
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Abstract

本公开涉及一种数据发射接口，数据发射接口用于第一集成电路IC中来对来自第一IC的数据包进行编码并通过具有四个数据线路的数据总线将数据包发送到第二IC，数据发射接口被布置成产生在其信号边沿中对数据包进行联合编码的四个时间相依二进制信号，信号中的每一个与数据总线的唯一线路相关联并横跨其中定义可在信号中发生边沿所处的四个连续时间戳T1...T4的时间周期T，数据发射接口被另外布置成在其相应数据线路上大体上并行地向第二IC发射信号。

Description

数据发射代码和接口
技术领域
本公开涉及一种用于对数据包进行编码并通过4线路数据总线将数据包从第一集成电路(IC)发送到第二IC的数据发射接口。本公开还涉及一种用于接收通过4线路数据总线从第一IC发送到第二IC的数据包并对所述数据包进行解码的数据接收接口。本公开还涉及通过4线路数据总线发射和接收数据的方法。
背景技术
集成电路(integrated circuit，IC)开发面临着来自例如低生产成本和高I/O数据速率等竞争目标的不断增加的压力。高数据I/O速率常常要求例如以太网或CSI-2等专用高速I/O(high-speed I/O，HSIO)接口。但是，这意味着作为硬宏并常常引发许可成本的专用物理硬件电路系统(PHY)。
尽管例如HSIO等接口在经定址使用标准化接口来对第三方IC进行寻址时是合乎需要的，但存在可替代地使用通用I/O(general purpose I/O，GPIO)引脚来执行数据传送的许多应用。在此类协议中，使用线路从发射器向接收器传送，在接收器侧处本地恢复时钟信号。如果仅在上升或下降时钟边沿处撷取数据，那么可实现数据速率是每数据线路和周期1位，或如果在上升或下降时钟边沿两者处撷取数据，那么可实现数据速率是每数据线路和周期2位。
本公开的目标是提供一种数据编码方案和使用所述数据编码方案的发射和接收接口，其实现大于每数据线路每周期2位的沟道容量且不一定需要发射器与接收器之间的专用时钟线路使得所有总线线路可用作数据线路。
发明内容
根据本公开的第一方面，提供一种数据发射接口，其用于第一集成电路IC中来对来自所述第一IC的数据包进行编码并通过具有四个数据线路的数据总线将所述数据包发送到第二IC，所述数据发射接口被布置成产生在其信号边沿中对所述数据包进行联合编码的四个时间相依二进制信号，所述信号中的每一个与所述数据总线的唯一线路相关联并横跨其中定义可在所述信号中发生边沿所处的四个连续时间戳T1...T4的时间周期T，所述数据发射接口被另外布置成在其相应数据线路上大体上并行地向所述第二IC发射所述信号，其中：
无关于所述数据包内容，在每个时间戳T1...T4时，所述四个信号中的至少一个具有边沿以在所述第二IC处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
有利地，全时钟恢复在所述第二IC处是可能的，这是因为在每个时间戳T1...T4时，保证所述四个信号中的至少一个具有边沿。因此，不必具有专用时钟线路，这有利地意味着所有总线线路可用于数据发射，由此最大化可能的数据速率。此外，通过不具有永久时钟线路，在所述集成电路内和周围减少电磁干扰，且因此降低干扰相邻电子装置的风险。不存在专用时钟还会降低所述集成电路的能耗。此外，编码方案在设计上不含DC，这是因为其依赖于边沿，且因此具有更低频率限度的沟道不具有意义，这需要例如以太网等其它接口中的特殊缓解。另外有利地，可使用标准GPIO引脚执行数据发射和接收，由此不需要使用例如CSI-2以太网等第三方HSIO接口，这避免另外的物理层电路系统和许可成本。
在一个或多个实施例中，所述数据发射接口包括针对每个可能数据包而存储对应于信号边沿的唯一值集的查找表，所述数据发射接口被另外布置成从所述查找表确定对应于所述数据包的所述值集。
在一个或多个实施例中，所述数据发射接口包括四个移位寄存器，一个移位寄存器与每个信号相关联，所述数据发射接口被另外布置成将所述值集加载到所述移位寄存器中并其后使用共用时钟来将所述值集并行地移位到所述移位寄存器之外，由此产生对所述数据包进行联合编码的所述四个时间相依二进制信号。
根据本公开的第二方面，提供一种数据接收接口，其用于第二集成电路IC中来接收通过具有四个数据线路的数据总线从第一IC发送到第二IC的数据包并对所述数据包进行解码，所述数据接收接口被布置成接收在其信号边沿中对所述数据包进行联合编码的四个时间相依二进制信号，所述信号中的每一个与所述数据总线的唯一线路相关联并横跨其中定义可在所述信号中发生边沿所处的四个连续时间戳T1...T4的时间周期T，所述数据接收接口被另外布置成对来自所述四个信号的所述数据包进行解码，其中：
无关于所述数据包内容，在每个时间戳T1...T4时，所述四个信号中的至少一个具有边沿以在所述数据接收接口处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
在一个或多个实施例中，数据接收接口包括被布置成产生时钟信号的时钟恢复电路，每当在所述四个数据线路中的任一个上发生信号边沿时，所述时钟信号切换其输出。
在一个或多个实施例中，所述时钟恢复电路包括有限状态机。
在一个或多个实施例中，所述数据接收接口另外包括数据恢复电路，所述数据恢复电路被布置成接收所述时钟信号和所述四个时间相依二进制信号作为输入并对来自所述信号的所述数据包进行解码。
在一个或多个实施例中，所述数据恢复电路包括四个移位寄存器，一个移位寄存器与所述四个信号中的每一个相关联，所述移位寄存器被布置成填充有对应于所述接收到的信号的边沿的值并从所述时钟信号触发。
在一个或多个实施例中，所述数据恢复电路包括查找表，所述查找表针对每个可能数据包而存储对应于信号边沿的唯一值集，所述查找表被布置成转换所述移位寄存器的输出内容以由此对所述数据包进行解码。
在一个或多个实施例中，所述数据接收接口另外包括数据对准模块，所述数据对准模块被布置成补偿所述四个信号从所述第一IC到所述第二IC的传播时间中的偏移。
在一个或多个实施例中，T2与T3之间的时间差是T1与T2之间的时间差的至少两倍，且是T3与T4之间的时间差的至少两倍。
在所述周期T内，通过下式给出(即，在下式发生)时间戳T1...T4：
T1＝0.2×T；
T2＝T1+0.1×T；
T3＝T2+0.4×T；以及
T4＝T3+0.1×T。
在一个或多个实施例中，所述数据包包括11位的数据且所述周期T具有小于50ns，优选地大体上10ns的持续时间，使得可实现至少1Gbit每秒的数据发射速率。
根据本公开的第三方面，提供一种数据发射系统，其包括具有根据所述第一方面的数据发射接口的第一集成电路IC，所述第一集成电路通过具有四个数据线路的数据总线连接到具有根据所述第二方面的数据接收接口的第二IC。
在一个或多个实施例中，所述第一IC形成生产测试装置的部分且所述第二IC是受测装置。
根据本公开的第四方面，提供一种对来自第一集成电路IC的数据包进行编码并通过具有四个数据线路的数据总线将所述数据包发送到第二IC的方法，所述方法包括：
在所述第一IC的数据发射接口处产生在其信号边沿中对所述数据包进行联合编码的四个时间相依二进制信号，所述信号中的每一个与所述数据总线的唯一线路相关联并横跨其中定义可在所述信号中发生边沿所处的四个连续时间戳T1...T4的周期T；以及
在其相应总线线路上大体上并行地向所述第二IC发射所述信号，其中：
无关于所述数据包内容，在每个时间戳T1...T4时，所述四个信号中的至少一个具有边沿以在所述第二IC处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
在一个或多个实施例中，产生步骤包括将所述数据包馈送到针对每个可能数据包而存储对应于信号边沿的唯一值集的查找中。
在一个或多个实施例中，产生步骤包括从所述查找表确定对应于所述数据包的所述值集。
在一个或多个实施例中，产生步骤包括将所述值集加载到所述移位寄存器中；并其后使用共用时钟来将所述值集并行地移位到所述移位寄存器之外，由此产生对所述数据包进行联合编码的所述四个时间相依二进制信号。
根据本公开的第五方面，提供一种接收通过具有四个数据线路的数据总线从第一集成电路IC发送到第二IC的数据包并对所述数据包进行解码的方法，所述方法包括：
在所述第二IC的数据接收接口处接收在其信号边沿中对所述数据包进行联合编码的四个时间相依二进制信号，所述信号中的每一个与所述数据总线的唯一线路相关联并横跨其中定义可在所述信号中发生边沿所处的四个连续时间戳T1...T4的周期T；以及
在所述数据接收接口处对来自所述四个信号的所述数据包进行解码，其中：
无关于所述数据包内容，在每个时间戳T1...T4时，所述多个信号中的至少一个具有边沿以在所述第二IC处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
在一个或多个实施例中，解码步骤包括在所述数据接收接口处本地产生每当在所述四个数据线路中的任一个上发生信号边沿时切换其输出的时钟信号。
在一个或多个实施例中，解码步骤包括与对应于接收到的信号的边沿的值填充四个移位寄存器，一个移位寄存器与所述四个信号中的每一个相关联，所述移位寄存器从所述时钟信号触发。
在一个或多个实施例中，解码步骤包括使用针对每个可能数据包而存储对应于信号边沿的唯一值集的查找表来将所述移位寄存器内容转换成数据位。
在一个或多个实施例中，在所述解码步骤之前执行数据对准操作，所述数据对准操作补偿所述四个信号从所述第一IC到所述第二IC的传播时间中的偏移。
附图说明
将参考图式仅借助于例子来描述实施例，其中：
图1示意性地示出用于将数据包从第一集成电路发射到第二集成电路的4线路数据总线的综述；
图2示出用以对数据包进行编码以用于在4线路数据总线上发射的四个示例性二进制时间依赖性信号；
图3示意性地示出示例性数据发射接口；
图4示意性地示出示例性数据接收接口；
图5A和5B示出用于数据接收接口中的数据对准模块的操作；
图6A示意性地示出数据接收接口的示例性时钟恢复电路；
图6B示出图6A的时钟恢复电路内的不同位置处的信号状态；
图7示出数据接收接口和在本地从其导出的对应时钟信号处的数据对准之后的四个示例性时间依赖性信号；且
图8示意性地示出数据接收接口的示例性数据恢复电路。
应注意，诸图是图解说明且未按比例绘制。为在图中清楚和便利起见，这些图式的各部分的相对尺寸和比例已通过在大小上放大或减小而示出。相同的附图标记一般用于指代在被修改的和不同的实施例中相对应或类似特征。
具体实施方式
根据本公开，参考图1和2，数据包100产生于第一集成电路(IC)102的应用逻辑101，即发射器IC中，并通过具有四个数据线路W1...W4的数据总线106且不使用时钟线路而被发送到第二IC 104，即接收器IC。发射器IC包括数据发射接口108，所述数据发射接口被布置成产生在其信号边沿112中对数据包进行联合编码的四个时间相依二进制(即，数字)信号V1...V4。信号边沿应被理解为在信号从高状态到低状态过渡时或替代地在信号从低状态到高状态过渡时(即，0到1过渡或1到0过渡时)发生。信号中的每一个与数据总线106的唯一数据线路相关联。每个信号横跨其中定义可发生信号边沿所处的四个连续时间戳T1...T4的持续时间T的时间周期。
每个周期中的信号在其相应总线数据线路上大体上并行地被发射到接收器IC。接收器IC包括数据接收接口110，所述数据接收接口被布置成通过数据总线从发射器接口接收信号并对原始数据包进行解码以向接收器IC的应用逻辑124提供已恢复数据包101′。应了解，数据总线106可具有与其连接的多于一个接收IC，所述接收IC中的每一个能够监视数据总线并“监听”例如特定寻址信号。因此，尽管本文中所描述的实施例描述通过数据总线与第二IC通信的第一IC，但应理解，本公开还扩展到通过数据总线与两个或更多个IC通信的第一IC。另外，应了解，一个或多个IC可具有数据发射接口和数据接收接口两者，如本文所公开，使得所述一个或多个IC能够进行数据总线的双向通信。
选择编码方案使得在每个时间戳T1...T4时，信号中的至少一个具有边沿以在接收器IC处本地启用时钟恢复，由此不需要通过专用时钟线路从发射器IC向接收器IC发射专用时钟信号。以此方式，因为编码方案保证不管数据包的内容是什么，将始终在每个时间戳T1...T4时发生至少一个边沿，所以始终有可能通过监视何时跨越所述多个信号发生边沿来在接收器处恢复完整时钟信号。这允许将数据总线的所有线路用于发射数据，而不需要专用时钟线路并因此最大化可能的数据频带。
参考图2描述根据本公开的示例性编码方案，其示出对一个数据包进行编码所处的全整周期T。在四个时间T1...T4时，四个信号V1...V4中的至少一个具有边沿以在接收器IC处允许时钟恢复。此外，在四个时间T1...T4中的每一个时，不同信号V1...V4可具有边沿。此外，每个信号可在逻辑高或逻辑低下开始进入到新邻近周期中。这是因为根据方案，是信号边沿而非信号状态传送数据包信息。因此，信号的状态不需要改变或从一个周期的结束到下一周期的开始重设。
在某些情形下，例如，为了尊重某些硬件的定时约束，另外需要无信号在T1和T2两者时具有第一边沿且无信号在T3和T4边沿时具有第二边沿可以是有益的。但是，在此类情形下，如果选择时间戳使得T2与T3之间的时间差大于T1与T2之间的时间差和T3与T4之间的时间差，那么信号可仍在邻近时间戳T2和T3时具有边沿。在图2的例子中，第一数据线路W1在T2时具有第一边沿并在T4时具有第二边沿并从逻辑电平1开始。第二数据线路W2在T1时具有仅一个边沿并从逻辑电平0开始。第三数据线路W3在T1时具有第一边沿并在T4时具有第二边沿并从逻辑电平0开始。第三数据线路W4在T2时具有第一边沿并在T3时具有第二边沿并从逻辑电平0开始。
基于以上示例性约束(每周期边沿的数目是0、1或2；T1对T2对T3对T4时的边沿)，可到达每周期11位的沟道容量。这显著地大于具有专用时钟线路和一个有源主动时钟边沿(例如，串行外围接口)的4线路数据总线的每周期3位和如可在双数据速率4线路总线中获得的每周期6位的容量。基于以上示例性约束，存在可如何跨越四个数据线路W1...W4在时间T1和T2时发生信号边沿的50种可能组合，其被称作码字。在下表中列出这些组合，其中数字的涵义是例如“2012”意味着：第一数据线路W1在T2时具有边沿；第二数据线路W2不具有边沿，第三数据线路W3在T1时具有边沿；且第四数据线路W4在T2时具有边沿。为了方便阅读，所述表格被分组成三列。
码字 边沿 码字 边沿 码字 边沿
0 0012 12 1002 31 2001
1 0021 13 1012 32 2010
2 0102 14 1020 33 2011
3 0112 15 1021 34 2021
4 0120 16 1022 35 2012
5 0121 17 1102 36 2201
6 0122 18 1112 37 2221
7 0201 19 1120 38 2210
8 0210 20 1121 39 2212
9 0211 21 1122 40 2211
10 0212 22 1200 41 2100
11 0221 23 1201 42 2102
24 1202 43 2101
25 1210 44 2120
26 1211 45 2122
27 1212 46 2121
28 1220 47 2110
29 1221 48 2112
30 1222 49 2111
一组50个类似的对应码字适用于可跨越四个数据线路W1...W4在时间T3和T4时发生的边沿。因此，根据此例子，在一个周期T内总计存在50×50＝2500个组合，这多于在单个周期中对11位数据包进行编码所需的211＝2048个组合。
参考图3描述根据本公开的示例性数据发射接口108。例如包括11个数据位的数据包100由发射器IC中的应用逻辑101(其处于数据发射接口108外部)产生并被馈送到形成数据发射接口的部分的查找表114中。应了解，数据包可源自例如发射器IC内的应用逻辑101。对于具有11位的数据的每个可能唯一数据包，查找表基于类似于上表的表而存储指示哪些数据线路应在给定周期中的哪些时间戳时具有信号边沿的值。接着在每个完整周期T的开始时将这些值并行地加载到移位寄存器116a...116d中，一个移位寄存器与每个数据线路W1...W4相关联。移位寄存器中的每一个具有对应于四个时间戳T1...T4的4个寄存器(例如，4个触发器)的长度，在所述时间戳时允许在每个数据线路上的周期内发生边沿。移位寄存器用发射器时钟信号clock_TX定时，其在时间T1...T4时具有有源边沿(例如，上升边沿，或在负边沿定时触发器的状况下，下降边沿)。以此方式，四个移位寄存器的内容串行且彼此同步地被移出，以在线路W1...W4上产生在其边沿中对数据包进行联合编码的输出信号V1...V4。取决于每个移位寄存器的最后触发器的内容，切换或不切换相应数据线路。如已指出，编码由信号边沿而非由信号状态完成，且因此相同码字可以0或1开始，这取决于数据线路在先前周期结束时的状态。
参考图4描述根据本公开的示例性数据接收接口110。接收器接口110形成还可包括应用逻辑部分124的接收器IC 104的部分，所述应用逻辑部分从接收器接口接收已恢复数据包100′作为输入并对所述数据包执行一些自定义处理，处理的性质不与本公开具体相关。示例性接收器接口包括数据对准模块118、时钟恢复电路120和数据恢复电路122。数据线路W1...W4上的传入信号首先经受数据对准模块118中的数据对准操作，如下文更详细地描述。数据对准模块的四个时间对准输出被发送到时钟恢复电路120和数据恢复电路122两者。
在现实世界中，两个信号从第一IC到第二IC的传播时间从不恰好相同。因此，数据对准可以是合乎需要的，以使得从具有边沿的第一所接收信号等待时间ΔT，且接着撷取四个信号且四个信号形成数据对准模块118的输出信号。以此方式，数据对准模块补偿数据总线上的四个信号从第一IC到第二IC的传播时间的差/偏移。但是，应了解，此类数据对准对于数据接收接口的操作并非必不可少的，而是可以是合乎需要的，这取决于数据总线的性质，例如长度、阻抗等等。使用示例码字，在图5A中示出数据线路W1...W4上的具有略微不同的到达时间的输入信号的例子，其具有低于阈值ΔT的时间差。在图5B中示出数据对准操作之后的数据对准模块的输出线路W1...W4上的输出信号的例子。如可见，时间戳中的每一个时的信号边沿的轻微偏移已由数据对准模块校正，由此确保意欲在所述时间戳发生但可能已归因于发射器或数据总线中的各种因素而变得略微偏移的信号边沿在被馈送到时钟恢复电路120和数据恢复电路122之前变得重新对准。
因为数据总线无需具有专用时钟线路，所以时钟应在数据接收接口中恢复。在图6A中示出示例性时钟恢复电路120。有限状态机(FSM)的实施方案是每当其4线路输入改变时切换其输出，此状况下的4线路输入是如上文所描述的数据对准模块118的时间对准输出W1...W4。时钟恢复电路包括四个触发器130a...130d，一个触发器与每个数据线路相关联，其输出被馈送到四个“异或”门131a...131d。“异或”门在信号已在上一时间戳改变(即，具有边沿)的状况下输出1，且其在所述信号尚未在上一时间戳改变(即，不具有边沿)的状况下输出0。接着在因此信号中的至少一个已改变的情况下输出1的“或”门133处组合四个“异或”输出。最后，延迟单元135提供被反馈给触发器的新时钟信号，以便在下一边沿集内重设触发器，由此在每个时间戳时产生由短脉冲组成的时钟信号clock RX。FSM的输出充当由数据恢复电路122使用的时钟信号clock_RX。此外，时钟恢复电路120还通过使用连接到clockRX输出的计数器模块(未示出)来对码字的时钟沿进行计数来产生表示接收到完整码字的时钟信号clock_SYS。
针对完整周期且仅考虑第一数据线路W1，在图6B中示出电路位置处的在图6A中标记为A到E的信号状态。应了解，在时间T2和T3时在其它线路上将还存在在那些时间时在时钟信号中产生另外边沿的信号改变，使得在每个时间戳时发生时钟边沿。针对跨越四个数据线路编码的完整示例码字，在图7中示出两个已恢复时钟信号clock_RX和clock_SYS。
在图8中示出示例性数据恢复电路122。其与图3中示出的数据发射接口基本上相反。如所提及，数据恢复对信号边沿而非对信号的状态敏感。数据恢复电路使用四个4位移位寄存器132a...132d，一个移位寄存器与数据对准模块118的每个输出线路相关联。移位寄存器具有双边触发触发器，所述触发器将本地产生的clock_RX信号视作输入，使得移位寄存器加载有对应于接收到的信号的值，即触发器的状态在发生时钟边沿且在接收到的信号上同时发生边沿时改变。在每个周期的结束时，使用查找表134来将移位寄存器的内容转换成数据位，所述查找表产生可接着由接收器应用逻辑124使用的已恢复数据包100′作为其输出。查找表类似于上文参考数据发射接口所描述的查找表。
两个IC之间的以本文中所描述的方式的通信常常用于感测或接收数据的前端IC与执行数据分析的后端IC之间。此发射常常还用于所属领域中的系统自检，其中以规则的间隔中断应用模式，且CPU例如访问另一IC的模拟或混合信号仪器以例如使用IEEE 1687兼容基础结构来验证正确操作。
应了解，可在正逻辑或负逻辑中实现本文所公开的实施例。在是最常见形式的正逻辑中，逻辑0对应于更低电压，而逻辑1对应于更高电压。在负逻辑中，逻辑0对应于更高电压。
虽然所附权利要求书是针对特征的特定组合，但是应理解，本发明的公开内容的范围还包括本文中明确地或隐含地公开的任何新颖特征或任何新颖特征组合或其任何一般化形式，而无论其是否涉及与当前在任何权利要求中要求的相同的发明或其是否缓解与本发明所缓解的任一或全部技术问题相同的技术问题。
在单独实施例的情形中描述的特征也可以组合地提供于单一实施例中。相反，为了简洁起见，在单一实施例的情形中所描述的各种特征也可以单独地或以任何合适的子组合提供。申请人特此提醒，在审查本申请或由此衍生的任何另外的申请期间，可以根据此类特征和/或此类特征的组合而制订新的权利要求。
为了完整起见，还指出，术语“包括”并不排除其它元件或步骤，术语“一”并不排除多个，并且权利要求书中的附图标记不应被解释为限制权利要求书的范围。

Claims (10)

1.一种数据发射接口(108)，其特征在于，用于第一集成电路IC(102)中来对来自所述第一IC(102)的数据包(100)进行编码并通过具有四个数据线路(W1…W4)的数据总线(106)将所述数据包发送到第二IC(104)，所述数据发射接口(108)被布置成产生在其信号的边沿(112)中对所述数据包(100)进行联合编码的四个时间相关的二进制信号(V1…V4)，所述信号中的每一个与所述数据总线(106)的唯一线路相关联，并横跨时间周期T，所述时间周期T中定义四个连续时间戳T1…T4，在所述四个连续时间戳T1…T4处，所述信号中出现边沿，所述数据发射接口被进一步布置成在其相应数据线路(W1…W4)上大体上并行地向所述第二IC(104)发射所述信号(V1…V4)，其中：
无关于所述数据包内容，在每个时间戳T1…T4时，所述四个信号(V1…V4)中的至少一个具有边沿以在所述第二IC(104)处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
2.根据权利要求1所述的数据发射接口(108)，其特征在于，包括针对每个数据包而存储对应于信号的边沿的唯一值集的查找表(114)，所述数据发射接口(108)被布置成从所述查找表(114)确定对应于所述数据包的所述值集。
3.根据权利要求2所述的数据发射接口(108)，其特征在于，进一步包括四个移位寄存器(116a…116d)，一个移位寄存器与每个信号相关联，所述数据发射接口(108)被布置成将所述值集加载到所述移位寄存器(116a…116d)中并其后使用共用时钟(clock_TX)来将所述值集并行地移位到所述移位寄存器(116a…116d)之外，由此产生对所述数据包进行联合编码的所述四个时间相依二进制信号。
4.一种数据接收接口(110)，其特征在于，用于第二集成电路IC(104)中来接收通过具有四个数据线路(W1…W4)的数据总线(106)从第一IC(102)发送到所述第二IC(104)的数据包并对所述数据包进行解码，所述数据接收接口(110)被布置成接收在其信号的边沿(112)中对所述数据包进行联合编码的四个时间相关的二进制信号(V1…V4)，所述信号中的每一个与所述数据总线(106)的唯一线路相关联，并横跨时间周期T，所述时间周期T中定义四个连续时间戳T1…T4，在所述四个连续时间戳T1…T4处，所述信号中出现边沿，所述数据接收接口(110)被进一步布置成对来自所述四个信号(V1…V4)的所述数据包进行解码，其中：
无关于所述数据包内容，在每个时间戳T1…T4时，所述四个信号(V1…V4)中的至少一个具有边沿以在所述数据接收接口(110)处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
5.根据权利要求4所述的数据接收接口(110)，其特征在于，包括被布置成产生时钟信号(clock_RX)的时钟恢复电路(120)，每当在所述四个数据线路(W1…W4)中的任一个上出现信号的边沿时，所述时钟信号切换其输出。
6.根据权利要求5所述的数据接收接口(110)，其特征在于，所述时钟恢复电路(120)包括有限状态机。
7.根据权利要求5或6所述的数据接收接口(110)，其特征在于，进一步包括数据恢复电路(122)，所述数据恢复电路被布置成接收所述时钟信号(clock_RX)和所述四个时间相依二进制信号(V1…V4)作为输入并对来自所述信号的所述数据包进行解码。
8.一种数据发射系统，其特征在于，包括具有根据权利要求1至3中任一权利要求所述的数据发射接口(108)的第一集成电路IC(102)，所述第一集成电路通过具有四个数据线路(W1…W4)的数据总线(106)连接到具有根据权利要求4至7中任一权利要求所述的数据接收接口(110)的第二IC(104)。
9.一种对来自第一集成电路IC(102)的数据包(100)进行编码并通过具有四个数据线路(W1…W4)的数据总线(106)将所述数据包发送到第二IC(104)的方法，其特征在于，所述方法包括：
在所述第一IC(102)的数据发射接口(108)处产生在其信号的边沿(112)中对所述数据包(100)进行联合编码的四个时间相关的二进制信号(V1…V4)，所述信号中的每一个与所述数据总线的唯一线路相关联，并横跨周期T，所述周期T中定义四个连续时间戳T1…T4，在所述四个连续时间戳T1…T4处，所述信号中出现边沿；以及
在其相应总线线路上大体上并行地向所述第二IC(104)发射所述信号，其中：
无关于所述数据包内容，在每个时间戳T1…T4时，所述四个信号(V1…V4)中的至少一个具有边沿以在所述第二IC(104)处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
10.一种接收通过具有四个数据线路(W1…W4)的数据总线(106)从第一集成电路IC发送到第二IC的数据包(100)并对所述数据包进行解码的方法，其特征在于，所述方法包括：
在所述第二IC(104)的数据接收接口(110)处接收在其信号的边沿中对所述数据包(100)进行联合编码的四个时间相关的二进制信号(V1…V4)，所述信号中的每一个与所述数据总线(106)的唯一线路相关联，并横跨周期T，所述周期T中定义四个连续时间戳T1…T4，在所述四个连续时间戳T1…T4处，所述信号中出现边沿；以及
在所述数据接收接口(110)处对来自所述四个信号的所述数据包进行解码，其中：
无关于所述数据包内容，在每个时间戳T1…T4时，所述四个信号中的至少一个具有边沿以在所述第二IC处启用时钟恢复；
T2与T3之间的时间差大于T1与T2之间的时间差以及T3与T4之间的时间差两者；且
没有信号在T1和T2两者时具有边沿，且没有信号在T3和T4两者时具有边沿。
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