CN111934684A - 一种缓冲器、时钟网格电路和信号驱动方法 - Google Patents

Abstract

本申请提供了一种缓冲器、时钟网格电路和信号驱动方法，上述缓冲器包括至少一个缓冲单元，每个缓冲单元的至少一侧设置有去耦单元，每个缓冲单元布局一条电源线和一条地线；为该缓冲单元设置的去耦单元与该缓冲单元共用电源线和/或地线，当与该缓冲单元共用电源线时，该去耦单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的地线；当与该缓冲单元共用地线时，该去耦单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的电源线，其中：所述去耦单元，用于稳定所述缓冲器的电源电压；每条电源线，用于与电源的输入端连接；每条地线，用于与地端连接。由此提高了缓冲器的驱动能力，且提升了缓冲器的电源稳定性。

Description

一种缓冲器、时钟网格电路和信号驱动方法

技术领域

本申请涉及集成电路技术领域，尤其涉及一种缓冲器、时钟网格电路和信号驱动方法。

背景技术

普通的缓冲器一般驱动能力比较小，无法应用到大驱动能力的电路中，而且目前普通存在的缓冲器一般应用于模拟集成电路中，结构复杂，且仅作为一个单独的模块来使用，对应数字集成电路来说，需要专门定制缓冲器来满足需求。

因此，如何提供一种驱动能力较大的缓冲器是值得考虑的技术问题之一。

发明内容

有鉴于此，本申请提供一种缓冲器、时钟网格电路和信号驱动方法，用以解决现有的缓冲器驱动能力小的问题。

具体地，本申请是通过如下技术方案实现的：

根据本申请的第一方面，提供一种缓冲器，至少一个缓冲单元，每个缓冲单元的至少一侧设置有去耦单元，每个缓冲单元布局一条电源线和一条地线；为该缓冲单元设置的去耦单元与该缓冲单元共用电源线和/或地线，当与该缓冲单元共用电源线时，该去耦单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的地线；当与该缓冲单元共用地线时，该去耦单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的电源线，其中：

所述去耦单元，用于稳定所述缓冲器的电源电压；

每条电源线，用于与电源的输入端连接；

每条地线，用于与地端连接。

根据本申请的第二方面，提供一种时钟网格电路，包括本申请实施例第一方面所提供的缓冲器。

根据本申请的第三方面，提供一种信号驱动方法，应用于包括本申请实施例第一方面所提供的缓冲器的集成电路中，所述方法，包括：

通过所述缓冲器输出时钟信号；

利用所述时钟信号驱动所述集成电路工作。

本申请实施例的有益效果：

本申请实施例提供的缓冲器、时钟网格电路和信号驱动方法，具有实现大的驱动能力，小的信号延迟delay以及引入的寄生参数小的特点。通过在缓冲单元的至少一侧设置去耦单元，可以提高电源电压的稳定性；以及，通过为每个缓冲单元布局一条电源线和一条地线，当接入电源时，由于每个缓冲单元都接一条电源线，相当于每个缓冲单元都输出电流，最终缓冲器输出的电流为各个缓冲单元的电流之和，也就是说缓冲器具有较大的驱动电流，这样，当缓冲器接入负载时，可以驱动较大的负载，即，有效提升了缓冲器的驱动能力。

附图说明

图1是本申请实施例提供的一种方位示意图；

图2是本申请实施例提供的一种缓冲器的结构示意图；

图3是本申请实施例提供的单个缓冲单元设置去耦单元的示意图；

图4是本申请实施例提供的包括2个缓冲单元的缓冲器的结构示意图；

图5是本申请实施例提供的天线单元的结构示意图；

图6是本申请实施例提供的横向排列的缓冲器的结构示意图；

图7是本申请实施例提供的纵向排列的缓冲器的结构示意图；

图8是本申请实施例提供的M1层与M2层金属线的走线与打孔方式示意图；

图9是本申请实施例提供的M2层与M3层金属线的走线与打孔方式示意图；

图10是本申请实施例提供的M8层与M9层金属线的走线与打孔方式示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相对应的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

为了方便理解本申请提供的缓冲器，在介绍本申请的技术方案之前，先对本申请涉及的技术术语进行介绍：

1、时钟缓冲器(Clock buffer)，主要用途是保证数据或时钟的同步传输,达到驱动放大信号线的作用。

2、时钟树(Clock tree)，由许多时钟缓冲器平衡搭建的网状结构，可以有一个时钟输入端，也可以是内部电路的输出端，由一级一级的时钟缓冲器搭建而成，具体的级数根据需求和设置而定。

3、天线效应(Antenna Effect)，集成电路芯片在生产制造过程中出现的一种效应，主要发生在暴露的金属线或者多晶硅处。

4、天线单元(Antenna cell)，用于消除天线效应。

5、闩锁效应(Latch up)，是指在集成电路中，MOS管的电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT(双极结型晶体管)相互影响而产生的一低阻抗通路，使VDD和VSS之间产生大电流，通过添加衬底单元，使PMOS衬底端接电源VDD，NMOS衬底端接地端VSS，达到防治latch up的作用。

6、去耦单元(Decap cell)，用于稳定电源电源，为避免动态电压降对电路性能的影响，通常设置于电源线和地线之间。

7、衬底单元(TAP cell)，连接衬底电位加的单元，以防止出现latch up。

8、本申请中缓冲单元的至少一侧可以理解为左侧、右侧、左上侧、左下侧、上侧、下侧、右侧、右上侧和右下侧等等，具体可以参考图1所示的方位示意图。需要说明的是，图1仅是示意方位，图1中方框的长度和宽度可以任意调整，本申请对此不进行限定。

下面对本申请提供的缓冲器进行详细介绍。

请参考图2所示，图2为本申请提供的缓冲器的结构示意图，该缓冲器包括：至少一个缓冲单元(Buffer cell)201，每个缓冲单元201的至少一侧设置有去耦单元202(Decapcell)，每个缓冲单元201布局一条电源线VDD和一条地线VSS；为该缓冲单元201设置的去耦单元202与该缓冲单元201共用电源线和/或地线，当与该缓冲单元201共用电源线时，该去耦单元202与该缓冲单元201相邻的缓冲单元203共用为上述相邻的缓冲单元203布局的地线；当与该缓冲单元202共用地线时，该去耦单元202与该缓冲单元201相邻的缓冲单元203共用为上述相邻的缓冲单元203布局的电源线，其中：

上述去耦单元202，用于稳定缓冲器的电源电压；

每条电源线VDD，用于与电源的输入端连接；

每条地线VSS，用于与地端连接。

具体地，本申请中缓冲单元Buffer cell的数量根据实际需求来设定，通过逐级增加Buffer cell，可以使得缓冲器实现不同的驱动能力。此外，为了提高电源电压的稳定性，可以在缓冲器中增加去耦单元Decap cell，基于此目的，本申请中可以在每个缓冲单元的至少一侧设置去耦单元，请参考图3所示的单个缓冲单元设置去耦单元的示意图，这样可以提升电源电压的稳定性。此外，为了使得缓冲器实现较大的驱动能力，本申请中每个缓冲单元布局一条电源线VDD和一条地线VSS，即，采用多通路的设计方案，增加了电源线和地线的数量，这样当电源输入到缓冲器时，由于每个缓冲单元都接一条电源线，相当于每个缓冲单元都输出电流，最终缓冲器输出的电流为各个缓冲单元的电流之和，也就是说缓冲器具有较大的驱动电流，这样，当缓冲器接入负载时，可以驱动较大的负载，即，有效提升了缓冲器的驱动能力，同时也增加了缓冲器的电流承受能力。

此外，当缓冲单元为缓冲器的首个或末尾缓冲单元，则该缓冲单元设置的去耦单元可能会位于起始位置或末尾位置，则设置在起始位置的去耦单元单独布局一条电源线VDD，使得该去耦单元连接到该电源线VDD，而设置在末尾位置的去耦单元可能需要设置一条地线VSS，使得该去耦单元连接该地线VSS。

而当处于非首部和非尾部的缓冲单元，为该缓冲单元设置的去耦单元则可以与该缓冲单元共用电源线和地线；或者，由于会存在缓冲单元之间共用去耦单元的情况，则在此基础上，去耦单元的位置还可以存在下述情况：去耦单元还可以与该缓冲单元共用一个电源线，与该缓冲单元的相邻缓冲单元公用地线；或者，还可以与该缓冲单元共用一个地线，然后与该缓冲单元的相邻缓冲单元共用电源线。

可以理解的是，本申请中去耦单元针对不同缓冲单元，其所在的方位也可能不同，例如，当缓冲器包括多个缓冲单元时，例如图4所示的缓冲器，该缓冲器包括2个缓冲单元，分别记为缓冲单元1和缓冲单元2，这两个缓冲单元相邻，则若缓冲单元1右下侧设置有去耦单元，即，该去耦单元对于缓冲单元1来说，位于缓冲单元1的右下侧，但由于缓冲单元1和缓冲单元2共用该去耦单元，则该去耦单元对于缓冲单元2来说，是位于缓冲单元2的右上侧。

值得注意的是，本申请中的相邻的缓冲单元可以理解为距离比较近的缓冲单元，参考图4所示，缓冲单元1与缓冲单元2属于相邻缓冲单元，实际应用中，相邻的缓冲单元也包括紧邻的概念，如可以将图4中缓冲单元1右侧的去耦单元替换成缓冲单元2，此时，缓冲单元1与缓冲单元2紧邻。

基于上述实施例，本实施例还提供的缓冲器还可以包括衬底单元TAP cell，每个缓冲单元的至少一侧还设置有衬底单元，以使为该缓冲单元设置的去耦单元和衬底单元包围该缓冲单元，其中：所述衬底单元用于防止所述缓冲器出现闩锁效应，也请参考图3所示，其中：

为该缓冲单元设置的衬底单元与该缓冲单元共用电源线和/或地线，当该衬底单元与该缓冲单元共用电源线时，该衬底单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的地线；当该衬底单元与该缓冲单元共用地线时，该衬底单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的电源线。

具体地，当缓冲单元为缓冲器的首个或末尾缓冲单元，则该缓冲单元设置的衬底单元可能会位于起始位置或末尾位置，则设置在起始位置的衬底单元单独布局一条电源线VDD，使得该衬底单元连接到该电源线VDD，而设置在末尾位置的衬底单元可能需要布局一条地线VSS，使得该衬底单元连接该地线VSS。

而当处于非首部和非尾部的缓冲单元，为该缓冲单元设置的衬底单元则可以与该缓冲单元共用电源线和地线；或者，由于会存在缓冲单元之间共用衬底单元的情况，则在此基础上，衬底单元的位置还可以存在下述情况：衬底单元还可以与该缓冲单元共用一个电源线，与该缓冲单元的相邻缓冲单元公用地线；或者，还可以与该缓冲单元共用一个地线，然后与该缓冲单元的相邻缓冲单元共用电源线。

在此基础上，本实施例中，可以在每个缓冲单元的左上侧、左侧、左下侧、右侧设置有去耦单元，该缓冲单元的右上侧和右下侧设置有衬底单元，具体也请参考图3所示。

可选地，相邻的缓冲单元可以共用去耦单元和衬底单元，也可参考图4所示，图4中缓冲单元1和缓冲单元2共用衬底单元和去耦单元。

通过为每个缓冲单元设置衬底单元，可以有效防止缓冲器出现闩锁效应，即，通过添加衬底单元，使PMOS衬底端接电源VDD，NMOS衬底端接地端VSS，达到防治latch up的作用。

可选地，由于集成电路芯片的生产过程中，当大面积金属和栅极连接时，在暴露的金属线或者多晶硅等导体，会收集电荷导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若收集到电荷的导体碰触到MOS管的栅极，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”(Antenna Effect)。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性也就越来越大。因此，在制造缓冲器时，要降低天线效应对缓冲器的影响。因此，基于此目的，本申请提供的缓冲器还可以包括天线单元，所述天线单元用于消除缓冲器的天线效应，其中：

上述天线单元的数量和上述天线单元在缓冲器中的位置由上述缓冲器包括的缓冲单元的数量决定。

具体地，由于缓冲器中包括的缓冲单元较多，布局布线会相对较多，因为为了减轻布线过多所带来的天线效应对缓冲器的影响，本申请提供在缓冲器中设置用于消除天线效应的天线单元Antenna cell，其中，天线单元在电路实现时，包括由NMOS管和PMOS管，参考图5所示，天线单元的输入端I接入pin，当缓冲器内部出现天线效应时，输入端I会积累大量电荷导致输入端I电压变高，而输入端I分别与PMOS管和NMOS管的栅极gate连接，从而使得PMOS管和NMOS管的栅极gate端也会出现大量电荷，使得PMOS管和NMOS管的栅极gate端电压变高，会导致PMOS管截止，NMOS管导通，由于NMOS管导通，且NMOS管的栅极gate和源极source相连，会使得电荷通过NMOS管的栅极gate和源极source之间形成一个电荷泄放回路，此时累积的电荷就不会对栅极构成威胁，从而达到消除天线效应目的。

此外，虽然天线单元能够消除天线效应，但是并不能大量的在缓冲器中布局天线单元，如果每个缓冲单元都布局一个天线单元，会造成缓冲器面积较大以及资源的浪费，而且过多的天线单元在布线时也可能会出现电荷的积累，从而形成天线效应。因此，为了避免这一问题，在缓冲器中设置天线单元时，天线单元的数量和位置可以根据该缓冲器中缓冲单元的数量来设定，例如，天线单元与缓冲单元的比例为1:2，则可以按照天线单元和缓冲单元1:2的比例来设置天线单元，也请参考图4所示。

可选地，本申请实施例中缓冲器包括的各个缓冲单元之间以横向和/或纵向的方式排列。请参考图6和图7所示，图6为缓冲单元横向排列(H版)的缓冲器的结构示意图；图7为纵向排列(V版)的缓冲器的结构示意图。

具体地，相对于V版在横向会有更多的走线来承受电流，H版在横向开始延伸出不同驱动能力的时钟驱动大尺寸缓冲器，通过提供V版与H版不同方向的版图设计，不仅可利用性强，而且方便针对于不同方向的缓冲器的布局工具的选取，也可以在布线工具还未进行布线工作时，去估算包括连线在内的信号总延时。

可选地，本申请实施例提供的缓冲器的驱动能力由其内的各个缓冲单元之间的布局关系决定。

具体地，根据驱动能力的不同，越接近输出信号时，需要缓冲单元的驱动能力越强，因此可以通过布局缓冲单元，可以使得缓冲器处于一个逐级放大的趋势，因此在设计缓冲器时要满足不同时钟信号的驱动能力，才能使芯片正常工作，在版图设计中，可以依次增加缓冲单元的数量，来相应的增加驱动能力。

可选地，本申请实施例提供的缓冲器还可以包括多层金属线，各层金属线之间按照网格状的布线方式布局。

具体地，在自动布局布线时可以在上层采用网格状的走线方式，可以节省走线空间，这种交叉走线的方式会降低线间的寄生电容，引入较小的寄生参数RC，例如缓冲器包括9层金属线，记为M1～M9，则采用M1到M9的走线方式，并且加大线宽，在对金属线打孔时，尽可能多的增加孔的数量，然后采用长孔代替方孔，以增加金属线的承受电流的能力，从而使得缓冲器能够承受更大的电流，减小走线的电阻，参考图8、图9和图10所示的走线与打孔方式，其中，图8为M1层与M2层金属线的走线与打孔方式，M1层可以横向和/纵向任一走线，M1层的走线方式用实线表示，M2层采用横向走线，且M2层的走线方式用虚线表示，M1层与M2层的中间连接处为通孔；图9为M2层与M3层金属线的走线与打孔方式，M2层采用横向走线，用虚线表示；M3层采用纵向走线，用实线表示，通过多打孔可以增加走线通路；图10为M8层与M9层金属线的走线与打孔方式，M8层采用横向走线，用虚线表示；M9层采用纵向走线，用实线表示，可以尽量增加线宽，以实现多打孔。M2层采用横向走线布局，M3层采用纵向走线布局，其他层以此类推，直至M9层(top metal)接出信号pin，这样可以有效减少线间电容，并且增加走线空间。尽可能增加线间走线通路也可以减小线间电阻。需要说明的是，M2层也可以采用纵向走线，然后M3层采用横向走线，其他层以此类推，直至完成M9层的布线。

基于本申请提供的缓冲器，实现大的驱动能力，具有小的信号延迟delay以及引入的寄生参数小的特点。通过在缓冲单元的至少一侧设置去耦单元，可以提高电源电压的稳定性；以及，通过为每个缓冲单元布局一条电源线和一条地线，当接入电源时，由于每个缓冲单元都接一条电源线，相当于每个缓冲单元都输出电流，最终缓冲器输出的电流为各个缓冲单元的电流之和，也就是说缓冲器具有较大的驱动电流，这样，当缓冲器接入负载时，可以驱动较大的负载，即，有效提升了缓冲器的驱动能力。

可选地，基于同一发明构思，本申请还提供了一种时钟网格电路，该时钟网格电路包括上述任一实施例提供的缓冲器。具体地，该时钟网格电路可以但不限于为时钟树Clocktree和Clock mesh，即，将本申请提供的缓冲器应用于时钟树Clock tree和Clock mesh中，时钟树Clock tree和Clock mesh中除缓冲器之外的其他部件依然采用现有的部件，但由于应用了本申请提供的具有较大驱动能力的缓冲器，可以更好地为时钟网格电路提供较大的时钟信号，以满足时钟网络电路的需求。

可选地，基于同一发明构思，本申请还提供了一种信号驱动方法，应用于包括上述任一实施例提供的缓冲器的集成电路中，该方法可以包括下述过程：通过缓冲器输出时钟信号；利用时钟信号驱动所述集成电路工作。

通过实施上述方法，利用本申请提供的缓冲器为集成电路提供时钟信号，可以满足集成电路对时钟信号的要求。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (10)

1.一种缓冲器，其特征在于，包括：至少一个缓冲单元，每个缓冲单元的至少一侧设置有去耦单元，每个缓冲单元布局一条电源线和一条地线；为该缓冲单元设置的去耦单元与该缓冲单元共用电源线和/或地线，当与该缓冲单元共用电源线时，该去耦单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的地线；当与该缓冲单元共用地线时，该去耦单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的电源线，其中：

所述去耦单元，用于稳定所述缓冲器的电源电压；

每条电源线，用于与电源的输入端连接；

每条地线，用于与地端连接。

2.根据权利要求1所述的缓冲器，其特征在于，每个缓冲单元的至少一侧还设置有衬底单元，以使为该缓冲单元设置的去耦单元和衬底单元包围该缓冲单元，其中：所述衬底单元用于防止所述缓冲器出现闩锁效应，其中：

为该缓冲单元设置的衬底单元与该缓冲单元共用电源线和/或地线，当该衬底单元与该缓冲单元共用电源线时，该衬底单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的地线；当该衬底单元与该缓冲单元共用地线时，该衬底单元与该缓冲单元相邻的缓冲单元共用为所述相邻的缓冲单元布局的电源线。

3.根据权利要求2所述的缓冲器，其特征在于，每个缓冲单元的左上侧、左侧、左下侧、右侧设置有去耦单元，该缓冲单元的右上侧和右下侧设置有衬底单元。

4.根据权利要求2或3所述的缓冲器，其特征在于，相邻的缓冲单元共用去耦单元和衬底单元。

5.根据权利要求1所述的缓冲器，其特征在于，所述缓冲器还包括天线单元，所述天线单元用于消除所述缓冲器的天线效应，其中：

所述天线单元的数量和所述天线单元在所述缓冲器中的位置由所述缓冲器包括的缓冲单元的数量决定。

6.根据权利要求1所述的缓冲器，其特征在于，所述缓冲器还包括多层金属线，各层金属线之间按照网格状的布线方式布局。

7.根据权利要求1所述的缓冲器，其特征在于，各个缓冲单元之间以横向和/或纵向的方式排列。

8.根据权利要求1所述的缓冲器，其特征在于，所述缓冲器的驱动能力由其内的各个缓冲单元之间的布局关系决定。

9.一种时钟网格电路，其特征在于，包括如权利要求1～8任一所述的缓冲器。

10.一种信号驱动方法，其特征在于，应用于包括如权利要求1～8任一所述的缓冲器的集成电路中，所述方法包括：

通过所述缓冲器输出时钟信号；

利用所述时钟信号驱动所述集成电路工作。

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