CN111916497B - 一种具有浮空电极的屏蔽栅功率mosfet及其制造方法 - Google Patents

Abstract

本发明涉及一种具有浮空电极的屏蔽栅功率MOSFET器件及其制造方法，属于功率半导体器件技术领域，解决了现有技术中转移电容较大、击穿电压较小的问题。一种具有浮空电极的屏蔽栅功率MOSFET器件，包括多个周期性排列的原胞，各所述原胞包括屏蔽电极、浮空电极和沟槽栅电极；所述屏蔽电极位于沟槽中部；所述浮空电极位于屏蔽电极两侧，并设置于沟槽中；所述沟槽栅电极位于沟槽顶部；所述屏蔽电极、浮空电极、沟槽栅电极和沟槽内侧表面相互之间通过隔离介质层隔离。现实了提高器件的击穿电压，提高器件的优值。

Description

一种具有浮空电极的屏蔽栅功率MOSFET及其制造方法

技术领域

本发明涉及功率半导体器件技术领域，尤其涉及一种具有浮空电极的屏蔽栅功率MOSFET及其制造方法。

背景技术

随着电力电子系统的发展，功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)器件由于其优异的性能扮演的角色越来越重要，成为微电子领域中不可替代的重要器件之一，应用到很多电子设计和应用之中。

MOSFET具有电压控制开启、输入阻抗高、热稳定性好、开关速率快等优点，早在1970年代人们就开始研究在功率器件中应用MOSFET最近几十年来，半导体制造技术快速发展，MOSFET的制造技术越来越成熟，制造成本不断降低，使得MOSFET在额定电压1000V以下的范围内占据绝对主流的地位；在这个范围内的功率MOSFET，降低功耗和提高抗干扰能力是两个重要指标，因而低压MOSFET的首要任务是降低导通电阻和降低转移电容；为此人们做了大量的工作，从开始的平面栅发展到现在槽型栅，目前应用在集成电路中的器件大部分都是屏蔽栅功率MOSFET。

屏蔽栅沟槽MOSFET器件在深槽下部加入了一个连接源极电位的电极，该电极通过厚氧化层和旁边的漂移区隔离开。由于屏蔽栅隔离了栅极和漏极,因此Cgd(转移电容)大大降低。但是现有屏蔽栅沟槽MOSFET器件的击穿电压较小，导通容易引起器件的损坏，器件的FOM(优值)较小，因此急需一种在不牺牲器件其他电学性能的情况下，能够提高器件的击穿电压，提高器件的优值的方案。

发明内容

鉴于上述的分析，本发明旨在提供一种具有浮空电极的屏蔽栅功率MOSFET及其制造方法，用以解决现有器件的转移电容较大，器件的开关损耗较大的问题。

一方面，本发明提供了一种具有浮空电极的屏蔽栅功率MOSFET器件，包括多个周期性排列的原胞，各所述原胞包括屏蔽电极103、浮空电极104和沟槽栅电极106；

所述屏蔽电极103位于沟槽中部；

所述浮空电极104位于屏蔽电极103两侧，并设置于沟槽中；

所述沟槽栅电极106位于沟槽顶部；

所述屏蔽电极103、浮空电极104、沟槽栅电极106和沟槽内侧表面相互之间通过隔离介质层102隔离。

上述技术方案的有益效果为：通过在屏蔽电极两侧设置浮空电极，而浮空电极没有与任何电极相连，因此其在电场内相当于等势体，其表面的电势是相同的，所有的电场线都会垂直于等势体表面，因而关于浮空电极的设置可以改善现有技术中电场不均匀的情况，提高器件击穿电压，而器件的导通电阻不变，从而提高器件的优值。

进一步地，所述浮空电极104的上端相连或者不相连，所述浮空电极104底部高于屏蔽电极103底部。

上述进一步技术方案的有益效果为：大量的实验表明，浮空电极上端相连或者不相连时，器件的击穿电压、导通电阻、转移电容和器件阈值等性能均能达到很好的效果，因此，上方案提供了可选择的设计方式，便于器件的实现；且大量的实验表明，当浮空电极底部高于屏蔽电极底部时，浮空电极调节电场的效果达到最佳。

进一步地，所述沟槽位于半导体衬底表面的外延层101中，所述半导体衬底和所述外延层101均采用第一导电类型材料；所述屏蔽电极(103)、浮空电极(104)、沟槽栅电极(106)采用第二导电类型材料。

进一步地，各所述原胞还包括沟道、漂移区和源区108，

所述沟道位于沟槽栅电极106两侧，由所述第一导电类型的外延层101上的第二导电类型阱区107组成；

所述漂移区，位于所述阱区下方，由从所述阱区107底部至半导体衬底之间的外延层101组成；

所述源区108设置于阱区107中，源极与源区108接触，并从所述源区108中引出；

栅极与沟槽栅电极106接触，并从沟槽栅电极106中引出，

漏极位于所述半导体衬底下方，与所述半导体衬底表面接触。

进一步地，所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；

所述浮空电极104、屏蔽电极103和沟槽栅电极106的电极材料为多晶硅或者金属硅钨，源极和漏极都采用金属材料。

上述进一步技术方案的有益效果为：上述关于导电类型以及电极材料的设置是经过大量试验总结得到的，将其直接应用能够缩短器件设计周期和成本。

另一方面，本发明还提供一种具有浮空电极的屏蔽栅功率MOSFET器件的制造方法，包括以下步骤：

在半导体衬底上淀积第一导电类型的外延层，在所述外延层上形成沟槽；

在所述沟槽内部依次制备屏蔽电极、浮空电极，所述屏蔽电极位于沟槽中部，所述浮空电极位于屏蔽电极两侧；

在所述沟槽顶部制备沟槽栅电极。

上述方案的有益效果为：通过在屏蔽电极两侧设置浮空电极，而浮空电极没有与任何电极相连，因此其在电场内相当于等势体，其表面的电势是相同的，所有的电场线都会垂直于等势体表面，因而关于浮空电极的设置可以改善现有技术电场不均匀的情况，提高器件击穿电压，而器件的导通电阻不变，从而提高器件的优值。

进一步地，在所述沟槽内部依次制备屏蔽电极、浮空电极，在所述沟槽顶部制备沟槽栅电极，具体包括：

在沟槽内表面沉积预设厚度介质层一；

在介质层一上沉积第二导电类型材料，形成屏蔽电极；

在沟槽内在沉积介质层二，所述介质层一和介质层二组成整体介质层，对所述整体介质层进行回刻，使回刻后的整体介质层顶部高于屏蔽电极底部；

在所述屏蔽电极表面沉积介质层三，然后在介质层三表面沉积第二导电类型材料，形成浮空电极；

沉积介质层四，在所述介质层四顶部的沟槽侧面热生长一层介质层五，作为栅极介质层，在栅极介质层两侧淀积第二导电类型材料，通过回刻获得沟槽栅电极。

上述进一步技术方案的有益效果为：上述工艺步骤的方案是经过大量试验总结得到的，将该工艺步骤直接应用能够缩短器件的制造周期和成本。

进一步地，将所述在半导体衬底下方形成漏极步骤后获得的结构作为屏蔽栅功率MOSFET器件导通区的一个原胞；

同时制备多个原胞，得到所述屏蔽栅功率MOSFET器件的导通区结构。

上述进一步技术方案的有益效果为：通过上述工艺步骤，可快速、方便地获得具有多个原胞的屏蔽栅功率MOSFET器件。

进一步地，沉积介质层四，具体包括：

当在介质层三表面沉积的第二导电类型材料高度高于屏蔽电极时，此时形成的浮空电极上端相连，则在浮空电极上沉积介质层四，当在介质层三表面沉积的第二导电类型材料高度不高于屏蔽电极时，此时形成的浮空电极上端不相连，则在浮空电极和屏蔽电极上端介质层三上沉积介质层四。

进一步地，所述介质层一、二、三、四、五为二氧化硅或氮化硅材料中的一种，所述介质层一、二、三、四采用化学气相沉积工艺制备，所述介质层五采用热氧化工艺制备。

上述进一步技术方案的有益效果为：上述工艺步骤设置是经过大量试验总结得到的，将这种工艺步骤直接应用能够缩短设计周期和成本。

本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书、权利要求书以及附图中所特别指出的内容中来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例1所述屏蔽栅功率MOSFET器件的原胞结构示意图1；

图2为本发明实施例1所述屏蔽栅功率MOSFET器件的原胞结构示意图2；

图3为本发明实施例2所述屏蔽栅功率MOSFET器件的制造方法流程示意图。

附图标记：

101-外延层；102-屏蔽介质层；103-屏蔽电极；104-浮空电极；104a-浮空电极；104b-浮空电极；105-栅极介质层；106-沟槽栅电极；107-阱区；108-源区；109-接触孔；110-层间介质层；111-正面金属层。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

实施例1

本发明的一个具体实施例，公开了一种具有浮空电极的屏蔽栅功率MOSFET器件，包括多个周期性排列的原胞，各所述原胞的栅极结构包括屏蔽电极103、浮空电极104和沟槽栅电极106；

所述屏蔽电极103位于沟槽中部；

所述浮空电极104位于屏蔽电极103两侧，并设置于沟槽中；

所述沟槽栅电极106位于沟槽顶部；

所述屏蔽电极103、浮空电极104、沟槽栅电极106和沟槽内侧表面相互之间通过隔离介质层102隔离。

现有屏蔽栅功率MOSFET器件的槽内(场氧化层内)的电场分布是不均匀的，通过在屏蔽电极103两侧设置浮空电极104后，由于浮空电极104没有与任何电极相连，因此其在电场内相当于等势体，其表面的电势是相同的，所有的电场线都会垂直于等势体表面，因而关于浮空电极的设置可以改善现有技术中电场不均匀的情况，以提高器件击穿电压，而器件的导通电阻不变，从而提高器件的优值。

考虑到，器件导通时的电场分布，因此将两侧的浮空电极沿屏蔽电极对称设置，以使电场分布在槽内对称。

可选的，位于两侧的浮空电极104的上端可以相连，也可以不相连，所述浮空电极104底部高于屏蔽电极103底部。当位于两侧的浮空电极104的上端相连时，为整体式浮空电极，该整体型浮空电极的上部要高于屏蔽电极的上部，如图1所示；当位于两侧的浮空电极104的上端不相连时，为分体式浮空电极，两浮空电极的上部均不高于屏蔽电极的上部，如图2所示，分体式浮空电极包括浮空电极104a和104b。

发明人通过大量的实验表明，上述浮空电极为整体式浮空电极或分体式浮空电极时，器件的击穿电压、导通电阻、转移电容和器件阈值等性能均能达到很好的效果，上方案提供了可选择的设计方式，便于器件的实现；且大量的实验表明，当浮空电极104底部高于屏蔽电极103底部时，浮空电极104调节电场的效果达到最佳。

沟槽位于半导体衬底表面的外延层101中，所述半导体衬底和所述外延层(101)均采用第一导电类型材料；所述屏蔽电极(103)、浮空电极(104)、沟槽栅电极(106)采用第二导电类型材料。

上述各原胞还包括沟道、漂移区、阱区107和源区108，所述沟道位于沟槽栅电极106两侧，由所述第一导电类型的外延层101上的第二导电类型阱区107组成，为阱区和沟槽栅电极重叠部分；所述漂移区，位于所述阱区下方，由从第二导电类型阱区107底部至半导体衬底之间的外延层101组成。所述源区108设置于阱区107中，源极与源区108接触，栅极与沟槽栅电极106接触，并从沟槽栅电极106中引出，漏极位于所述半导体衬底下方，与所述半导体衬底表面接触。

需要说明的是，上述沟槽栅电极106通过栅极介质层105与沟槽侧面隔离。

所述各原胞还包括接触孔109、层间介质层110和和正面金属层111，所述层间介质层111为二氧化碳材料，其在沟槽栅电极以及阱区107上方，正面金属层111通过接触孔109与源区108接触，引出源极，沟槽栅电极106通过正面金属层111引出栅极；在半导体衬底的下方形成有漏区，通过半导体衬底下方的背面金属层引出漏极。

可选地，所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；即可通过选择不同导电类型得到不同类型的屏蔽栅功率MOSFET器件；当第一导电类型为N型，第二导电类型为P型，得到的屏蔽栅功率MOSFET器件为N型器件；当第一导电类型为P型，第二导电类型为N型，得到的屏蔽栅功率MOSFET器件为P型器件。

优选地，当第一导电类型为P型(磷)，阱区107选择注入硼(B)，源区108注入砷(As)；当第一导电类型为N型(硼)，阱区107选择注入磷(P)，源区108注入二氟化硼(BF₂)。

所述浮空电极104、屏蔽电极103和沟槽栅电极106的电极材料为多晶硅或者金属硅钨，源极和漏极都采用金属材料。

上述关于导电类型以及电极材料的设置是经过大量试验总结得到的，将其直接应用能够缩短器件设计周期和成本。

优选的，上述所述半导体衬底为硅衬底，所述外延层为硅外延层，所述栅极介质层105为热氧化层，屏蔽介质层102为化学气相沉积的氧化层。

在所述屏蔽栅功率MOSFET器件为反向偏置状态条件下，所述屏蔽电极103通过屏蔽介质层102对所述漂移区进行横向耗尽，并提高屏蔽栅功率MOSFET器件的耐压能力。由于屏蔽电极103通过屏蔽介质层102对所述漂移区进行横向耗尽，并且，浮空电极104主要用于实现调节沟槽内电场分布，因而屏蔽电极被较厚的介质层包覆，所述两个浮空电极的介质层要稍厚于栅介质层，且所述两个浮空电极的深度要稍浅于屏蔽栅电极。

优选的，第一导电类型的外延层101的厚度为16～18μm，所述沟槽的宽度为2.6～2.8μm，所述屏蔽电极103的高度为5～6μm，宽度为,1.4～1.6μm，所述沟槽栅电极106的高度为0.5～0.6μm，宽度为2.6～2.8μm；当浮空电极104为整体式浮空电极时，其高度为4.4～4.7μm，当浮空电极104为分体式浮空电极时，其高度为3.2～3.6μm，浮空电极104宽度为1.0～1.2μm，浮空电极与所述沟槽内侧之间的介质层厚度为50～100nm。

将外延层厚度、沟槽、屏蔽电极103、浮空电极104、沟槽栅电极106等设置在上述尺寸范围内，一方面可以节省器件的设计时间，另一方面，可以用最小的器件体积开销，使得诸如击穿电压、导通电阻、转移电容和器件阈值(器件开启的最低栅电压)等性能达到最优。

实施例2

本发明实施例，提供一种具有浮空电极的屏蔽栅功率MOSFET器件的制造方法，包括以下步骤：

步骤S1、在半导体衬底上淀积第一导电类型的外延层，在所述外延层上形成沟槽；

步骤S2、在所述沟槽内部依次制备屏蔽电极、浮空电极，所述屏蔽电极位于沟槽中部，所述浮空电极位于屏蔽电极两侧；

步骤S3、在所述沟槽顶部制备沟槽栅电极。

通过在屏蔽电极两侧设置浮空电极，而浮空电极没有与任何电极相连，因此其在电场内相当于等势体，其表面的电势是相同的，所有的电场线都会垂直于等势体表面，因而关于浮空电极的设置可以改善现有技术电场不均匀的情况，以提高器件击穿电压，而器件的导通电阻不变，从而提高器件的优值。

具体的，步骤S1进一步包括以下步骤：

步骤S11、在半导体衬底上淀积第一导电类型的外延层；

步骤S12、在所述外延层的栅极形成区域中，采用采用光刻刻蚀工艺制备沟槽。所述沟槽底部与半导体衬底之间通过第一导电类型的外延层隔离。

优选的，步骤S2进一步包括以下步骤:

步骤S21、在沟槽内表面沉积预设厚度的介质层一；具体实施时，在沟槽内侧面和底部沉积预设厚度的介质层一，若沉积的介质层一超过预设厚度，则利用回刻刻蚀掉多余的介质层一，使其满足预设厚度；

步骤S22、在介质层一上沉积第二导电类型材料，形成屏蔽电极；具体实施时，若沉积的第二导电类型材料的高度、宽度不符合预设要求，则通过回刻刻蚀掉多余第二导电类型材料，使其高度、宽度符合预设要求；

步骤S23、在沟槽内在沉积介质层二，所述介质层一和介质层二组成整体介质层，对所述整体介质层进行回刻，使回刻后的整体介质层顶部高于屏蔽电极底部；

具体实施时，形成屏蔽电极后，需要在沟槽内再沉积介质层二(具体可为氧化层)，所述介质层二将沟槽填满，所述介质层一和介质层二组成整体介质层，对所述整体介质层进行表面平坦化处理，并回刻刻蚀掉多余的介质层，使回刻后的整体介质层顶部高于屏蔽电极底部，为后续沉积介质层三、介质层四以及形成浮空电极预留空间。

步骤S24、在所述屏蔽电极表面沉积介质层三，然后在介质层三表面沉积第二导电类型材料，形成浮空电极；具体实施时，沉积在屏蔽电极表面的介质层三较薄，介质层三表面沉积第二导电类型材料后，可对第二导电类型材料进行表面平坦化处理，制备成位于屏蔽电极两侧的浮空电极，若沉积的第二导电类型材料不符合预设要求，则使用回刻刻蚀掉多余的第二导电类型材料，使其符合预设要求。

步骤S3进一步包括以下步骤：

步骤S31、沉积介质层四；

具体实施例时，当在介质层三表面沉积的第二导电类型材料高度高于屏蔽电极时，此时形成的浮空电极上端相连，则在浮空电极上沉积介质层四，当在介质层三表面沉积的第二导电类型材料高度不高于屏蔽电极时，此时形成的浮空电极上端不相连，则在浮空电极和屏蔽电极上端介质层三上沉积介质层四；将介质层四沉积至沟槽顶部位置，若沉积的介质层四不符合预设要求，则使用回刻刻蚀掉多余的介质层四；

步骤S32、在所述介质层四顶部的沟槽侧面热生长一层介质层五，作为栅极介质层，在栅极介质层两侧淀积第二导电类型材料，通过回刻获得沟槽栅电极。

上述工艺步骤的方案是经过大量试验总结得到的，将该工艺步骤直接应用能够缩短器件的制造周期和成本。

在另一个具体实施中，将所述在半导体衬底下方形成漏极步骤后获得的结构作为屏蔽栅功率MOSFET器件导通区的一个原胞；

同时制备多个原胞，进行周期性排列，得到所述屏蔽栅功率MOSFET器件的导通区结构。通过这种工艺步骤，可快速、方便地获得具有多个原胞的屏蔽栅功率MOSFET器件。

优选的，所述介质层一、二、三、四、五为二氧化硅或氮化硅材料中的一种，所述介质层一、二、三、四采用化学气相沉积工艺制备，所述介质层五采用热氧化工艺制备；这种工艺步骤设置是经过大量试验总结得到的，将这种工艺步骤直接应用能够缩短设计周期和成本；需要说明的介质层一、二、三、四均可称为屏蔽介质层。

优选的，本发明实施例所述屏蔽栅功率MOSFET器件的制造方法，还包括以下步骤：

步骤S4、栅极介质层两侧淀积第二导电类型材料后，通过离子注入形成阱区；

需要说明是，所述沟道位于沟槽栅电极两侧设置，由所述第一导电类型的外延层上的第二导电类型阱区组成，为阱区和沟槽栅电极重叠部分；所述漂移区位于所述阱区下方，由从第二导电类型阱区底部至半导体衬底之间的外延层组成。上述沉积的介质层四位置稍深于阱区。

步骤S5、在沟槽栅电极上淀积介质层六(即层间介质层)，保证所述介质层六完全覆盖所述沟槽栅电极，但不完全覆盖阱区；

步骤S6、在阱区中的源区位置利用干刻的方式形成接触孔；在介质层六和阱区上表面淀积正面金属层；正面金属层通过接触孔与源区接触，引出源极，沟槽栅电极通过正面金属层引出栅极；

步骤S7、在半导体衬底下方淀积背面金属层，通过所述背面金属层引出漏极。

需要说明的是，所述介质层六为二氧化硅或氮化硅材料中的一种，采用化学气相沉积工艺制备。

优选的，第一导电类型的外延层的厚度为16～18μm，所述沟槽的宽度为2.6～2.8μm，所述屏蔽电极103的高度为5～6μm，宽度为，1.4～1.6μm，所述沟槽栅电极的高度为0.5～0.6μm，宽度为2.6～2.8μm；当浮空电极为整体式浮空电极时，其高度为4.4～4.7μm，当浮空电极为分体式浮空电极时，其高度为3.2～3.6μm，浮空电极宽度为1.0～1.2μm，浮空电极与所述沟槽内侧之间的介质层厚度为50～100nm。

上述尺寸范围的设置，一方面可以节省器件的设计时间，另一方面，可以用最小的器件体积开销，使得诸如击穿电压、导通电阻、转移电容和器件阈值(器件开启的最低栅电压)等性能达到最优。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种具有浮空电极的屏蔽栅功率MOSFET器件，其特征在于，包括多个周期性排列的原胞，各所述原胞包括屏蔽电极(103)、浮空电极(104)和沟槽栅电极(106)；

所述屏蔽电极(103)位于沟槽中部；

所述浮空电极(104)位于屏蔽电极(103)两侧，并设置于沟槽中；所述浮空电极(104)的上端不相连，为分体式浮空电极；所述浮空电极(104)底部高于屏蔽电极(103)底部；所述分体式浮空电极的两浮空电极的上部均不高于屏蔽电极的上部；

所述沟槽栅电极(106)位于沟槽顶部；

所述屏蔽电极(103)、浮空电极(104)、沟槽栅电极(106)和沟槽内侧表面相互之间通过隔离介质层(102)隔离；

所述沟槽的宽度为2.6～2.8μm，所述屏蔽电极(103)的高度为5～6μm；所述浮空电极高度为3.2～3.6μm。

2.根据权利要求1所述的屏蔽栅功率MOSFET器件，其特征在于，所述沟槽位于半导体衬底表面的外延层(101)中，所述半导体衬底和所述外延层(101)均采用第一导电类型材料；所述屏蔽电极(103)、浮空电极(104)、沟槽栅电极(106)采用第二导电类型材料。

3.根据权利要求2所述的屏蔽栅功率MOSFET器件，其特征在于，各所述原胞还包括沟道、漂移区和源区(108)，

所述沟道位于沟槽栅电极(106)两侧，由所述第一导电类型的外延层(101)上的第二导电类型阱区(107)组成；

所述漂移区，位于所述阱区下方，由从所述阱区(107)底部至半导体衬底之间的外延层(101)组成；

所述源区(108)设置于阱区(107)中，源极与源区(108)接触；

栅极与沟槽栅电极(106)接触，并从沟槽栅电极(106)中引出，

漏极位于所述半导体衬底下方，与所述半导体衬底表面接触。

4.根据权利要求3所述的屏蔽栅功率MOSFET器件，其特征在于，所述第一导电类型为N型，第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型；

所述浮空电极(104)、屏蔽电极(103)和沟槽栅电极(106)的电极材料为多晶硅或者金属硅钨，源极和漏极都采用金属材料。

5.一种具有浮空电极的屏蔽栅功率MOSFET器件的制造方法，其特征在于，包括以下步骤：

在半导体衬底上淀积第一导电类型的外延层，在所述外延层上形成沟槽；

在所述沟槽内部依次制备屏蔽电极、浮空电极，所述屏蔽电极位于沟槽中部，所述浮空电极位于屏蔽电极两侧；

所述浮空电极(104)的上端不相连，为分体式浮空电极，所述浮空电极(104)底部高于屏蔽电极(103)底部；所述分体式浮空电极的上部均不高于屏蔽电极的上部；

所述沟槽的宽度为2.6～2.8μm，所述屏蔽电极(103)的高度为5～6μm；所述浮空电极(104)的高度为3.2～3.6μm；

在所述沟槽顶部制备沟槽栅电极。

6.根据权利要求5所述的屏蔽栅功率MOSFET器件的制造方法，其特征在于，在所述沟槽内部依次制备屏蔽电极、浮空电极，在所述沟槽顶部制备沟槽栅电极，具体包括：

在沟槽内表面沉积预设厚度介质层一；

在介质层一上沉积第二导电类型材料，形成屏蔽电极；

在沟槽内在沉积介质层二，所述介质层一和介质层二组成整体介质层，对所述整体介质层进行回刻，使回刻后的整体介质层顶部高于屏蔽电极底部；

在所述屏蔽电极表面沉积介质层三，然后在介质层三表面沉积第二导电类型材料，形成浮空电极；

沉积介质层四，在所述介质层四顶部的沟槽侧面热生长一层介质层五，作为栅极介质层，在栅极介质层两侧淀积第二导电类型材料，通过回刻获得沟槽栅电极。

7.根据权利要求5或6所述的屏蔽栅功率MOSFET器件的制造方法，其特征在于，还包括以下步骤：

将所述在半导体衬底下方形成漏极步骤后获得的结构作为屏蔽栅功率MOSFET器件导通区的一个原胞；

同时制备多个原胞，得到所述屏蔽栅功率MOSFET器件的导通区结构。

8.根据权利要求6所述的屏蔽栅功率MOSFET器件的制造方法，

其特征在于，所述沉积介质层四，具体包括：

当在介质层三表面沉积的第二导电类型材料高度不高于屏蔽电极时，此时形成的浮空电极上端不相连，在浮空电极和屏蔽电极上端介质层三上沉积介质层四。

9.根据权利要求6所述的屏蔽栅功率MOSFET器件的制造方法，其特征在于，所述介质层一、介质层二、介质层三、介质层四、介质层五为二氧化硅或氮化硅材料中的一种，所述介质层一、介质层二、介质层三、介质层四采用化学气相沉积工艺制备，所述介质层五采用热氧化工艺制备。

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