CN111916453B - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 77
- 238000002955 isolation Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种半导体结构及其制造方法。所述半导体结构包括基底、介电层、多条位线、间隙壁与接触窗。所述基底具有彼此平行设置的多个主动区。所述介电层设置于所述基底上。所述多条位线彼此平行地设置于所述介电层上。每一所述位线与所述主动区部分重叠。每一所述位线在其延伸方向上具有彼此交替的第一部分与第二部分，且所述第一部分的宽度小于所述第二部分的宽度。所述间隙壁设置于每一所述位线的侧壁上。所述接触窗设置于相邻的位线之间并与所述相邻的位线中的至少一者的所述第一部分相邻，且穿过所述介电层而与所述主动区接触。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一能够改善相邻的位线之间的接触窗的电阻的半导体结构及其制造方法。
背景技术
在目前动态随机存取存储器(dynamic random access memory，DRAM)的制程中，在形成位线之后，会于相邻的位线之间形成穿过下方的介电层而与主动区电性连接的接触窗，且此接触窗亦会与后续所形成的电容器电性连接。
随着元件尺寸持续缩小，相邻元件之间的间距也随之缩小。因此，形成相邻的位线之间的接触窗时，必须缩减接触窗的尺寸，且接触窗与主动区接触的区域也随之缩小，因而导致在操作元件时流经接触窗的电流量降低而影响元件效能。
发明内容
本发明提供一种半导体结构，其中相邻的位线之间的接触窗与主动区具有较大的接触面积。
本发明提供一种半导体结构的制造方法，其用以制造上述的半导体结构。
本发明的半导体结构包括基底、介电层、多条位线、间隙壁以及接触窗。所述基底具有彼此平行设置的多个主动区。所述介电层设置于所述基底上。所述多条位线彼此平行地设置于所述介电层上。每一所述位线与所述主动区部分重叠。每一所述位线在其延伸方向上具有彼此交替的第一部分与第二部分，且所述第一部分的宽度小于所述第二部分的宽度。所述间隙壁设置于每一所述位线的侧壁上。所述接触窗设置于相邻的位线之间并与所述相邻的位线中的至少一者的所述第一部分相邻，且穿过所述介电层而与所述主动区接触。
在本发明的半导体结构的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离例如不超过5nm。
在本发明的半导体结构的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离例如不超过5nm。
在本发明的半导体结构的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离例如不超过所述第二部分的宽度的35％。
在本发明的半导体结构的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离例如不超过所述第二部分的宽度的35％。
在本发明的半导体结构的一实施例中，所述第一距离与所述第二距离例如相等。
在本发明的半导体结构的一实施例中，相邻的位线的所述第一部分彼此交错开。
本发明的半导体结构的制造方法包括以下步骤。首先，于基底上形成介电层，其中所述基底具有彼此平行设置的多个主动区。接着，于所述介电层上形成彼此平行的多条位线，每一所述位线与所述主动区部分重叠，其中每一所述位线在其延伸方向上具有彼此交替的第一部分与第二部分，且所述第一部分的宽度小于所述第二部分的宽度。然后，于每一所述位线的侧壁上形成间隙壁。之后，于相邻的位线之间形成接触窗，其中所述接触窗与所述相邻的位线中的至少一者的所述第一部分相邻，且穿过所述介电层而与所述主动区接触。
在本发明的半导体结构的制造方法的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离例如不超过5nm。
在本发明的半导体结构的制造方法的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离例如不超过5nm。
在本发明的半导体结构的制造方法的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离例如不超过所述第二部分的宽度的35％。
在本发明的半导体结构的制造方法的一实施例中，从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离例如不超过所述第二部分的宽度的35％。
在本发明的半导体结构的制造方法的一实施例中，所述第一距离与所述第二距离例如相等。
在本发明的半导体结构的制造方法的一实施例中，所述位线的形成方法包括以下步骤。首先，于所述介电层上形成位线材料层。接着，于所述位线材料层上形成彼此平行的多条掩膜图案。然后，于所述位线材料层上形成图案化光致抗蚀剂层，其中所述图案化光致抗蚀剂层暴露每一所述掩膜图案的一部分。而后，进行等向性蚀刻制程，移除被暴露的掩膜图案的一部分，以减少所述被暴露的掩膜图案的宽度。接着，移除所述图案化光致抗蚀剂层。然后，以所述多条掩膜图案为掩膜，进行非等向性蚀刻制程，移除部分所述位线材料层。之后，移除所述光致抗蚀剂图案。
在本发明的半导体结构的制造方法的一实施例中，所述间隙壁的形成方法包括以下步骤。首先，在形成所述多条位线之后，于所述介电层上共形地形成间隙壁材料层。之后，进行非等向性蚀刻制程，移除部分所述间隙壁材料层。
在本发明的半导体结构的制造方法的一实施例中，所述接触窗的形成方法包括包括以下步骤。首先，在形成所述间隙壁之后，于所述介电层上形成介电材料层，以覆盖所述多条位线。接着，移除部分所述介电材料层，以暴露出所述多条位线的顶面。然后，移除邻近所述第一部分的所述介电材料层以及下方的所述介电层，以形成暴露出部分所述主动区的开口。之后，于所述开口中形成导电层。
附图说明
图1A至图1F为依照本发明实施例的半导体结构的制造流程上视示意图。
图2A至图2F为沿图1A至图1F中的I-I’剖线所示出的剖面示意图。
【符号说明】
100：基底
102：主动区
104：隔离结构
106、120：介电层
108：位线材料层
110：硬掩膜材料层
112：掩膜图案
112a、116a：第一部分
112b、116b：第二部分
114：图案化光致抗蚀剂层
116：位线
118：间隙壁
122：开口
124：接触窗
126：区域
D1、D2：距离
W：宽度
具体实施方式
图1A至图1F为依照本发明实施例的半导体结构的制造流程上视示意图。图2A至图2F为沿图1A至图1F中的I-I’剖线所示出的剖面示意图。
首先，请同时参照图1A与图2A，提供基底100。基底100例如是硅基底。基底100中具有用以定义出多个主动区102的隔离结构104。主动区102的排列方式不限于图1A中所示出的排列方式。隔离结构104例如是浅沟渠隔离结构(shallow trench isolation，STI)。此外，基底100上与基底100中形成有用以构成存储单元的各种元件(例如栅极结构、源极区、漏极区等)。然而，为了使附图清楚，图中省略了上述各种元件。然后，于基底100上形成介电层106。介电层106例如为氧化物层，其形成方法例如为化学气相沉积法。介电层106覆盖基底100上的各种元件。此外，介电层106中形成有内连线结构。同样地，为了使附图清楚，图中省略了上述内连线结构。
接着，请同时参照图1B与图2B，于介电层106上形成位线材料层108。位线材料层108例如为多晶硅层，但本发明不限于此。在其他实施例中，视实际需求，位线材料层108也可以是由多晶硅层、硅化钨层与氮化硅层所构成的复合层。此外，还可于位线材料层108上形成硬掩膜材料层110。硬掩膜材料层110可以是氧化物层、氮化物层或是由氧化物层与氮化物层所构成的堆叠层，但本发明不限于此。在其他实施例中，视实际需求，硬掩膜材料层110也可以是其他材料的单一层或复合层。之后，可进行双重图案化(double patterning)制程，以于硬掩膜材料层110上形成多条掩膜图案112。在其他实施例中，视实际情况，也可采用一般的单一图案化制程，而不须进行双重图案化制程。掩膜图案112例如为氧化物层。
然后，请同时参照图1C与图2C，于硬掩膜材料层110上形成图案化光致抗蚀剂层114。图案化光致抗蚀剂层114暴露每一条掩膜图案112的对应于后续欲形成的位线中宽度较小的区域的部分。在本实施例中，图案化光致抗蚀剂层114暴露的区域彼此交替排列，但本发明不限于此。在其他实施例中，视实际的布局需求可调整图案化光致抗蚀剂层114所暴露的区域。
接着，请同时参照图1D与图2D，进行等向性蚀刻制程，移除被暴露的掩膜图案112的一部分，以减少被暴露的掩膜图案112的宽度。上述的等向性蚀刻制程例如是使用缓冲氢氟酸(buffered hydrofluoric acid，BHF)的湿蚀刻制程。如此一来，可使掩膜图案112具有宽度较小的第一部分112a与宽度较大的第二部分112b，且第一部分112a对应于后续欲形成的位线中宽度较小的区域。掩膜图案112作为将位线材料层108图案化为多条位线时的掩膜。由于掩膜图案112具有宽度较小的第一部分112a与宽度较大的第二部分112b，因此后续所形成的位线亦可具有宽度较小的部分与宽度较大的部分。以下将对此进一步说明。
然后，请同时参照图1E与图2E，移除图案化光致抗蚀剂层114。接着，以掩膜图案112为蚀刻掩膜，进行非等向性蚀刻制程，移除部分硬掩膜材料层110，以形成硬掩膜图案(未示出)。接着，以硬掩膜图案为蚀刻掩膜，进行非等向性蚀刻制程，移除部分位线材料层108，以形成具有宽度较小的第一部分116a与宽度较大的第二部分116b的位线116。
在本实施例中，通过在图1D与图2D所述的步骤中，控制掩膜图案112的移除量来调整所形成的第一部分112a的宽度，进而可得到所需的位线116的第一部分116a的宽度。如图1E所示，从上视角度而言，在与位线116的延伸方向垂直的方向上，第一部分116a的一侧的侧壁与第二部分116b的在同一侧的侧壁之间具有距离D1，且在相对的另一侧，第一部分116a的侧壁与第二部分116b的侧壁之间具有距离D2。在一实施例中，距离D1不超过5nm，且距离D2不超过5nm。在另一实施例中，距离D1不超过第二部分116b的宽度W的35％，且距离D2不超过第二部分116b的宽度W的35％。此外，在本实施例中，距离D1与距离D2相等，但本发明不限于此。在其他实施例中，视实际的布局需求可使距离D1与距离D2彼此不同。
接着，请同时参照图1F与图2F，于位线116的侧壁上形成间隙壁118。间隙壁118例如是氮化物层。间隙壁118的形成方法例如是先于介电层106上共形地形成间隙壁材料层，然后进行非等向性蚀刻制程，以移除部分间隙壁材料层。然后，于介电层106上形成介电材料层，以覆盖位线116与间隙壁118。之后，例如进行化学机械研磨制程(CMP)，移除部分介电材料层，以暴露出位线116的顶面，并于位线116之间形成介电层120。接着，移除邻近第一部分116a的介电层120以及下方的介电层106，以形成暴露出部分主动区102的开口122。之后，于开口122中填入导电层，以于介电层120与介电层106中形成与主动区102接触的接触窗124。接触窗124用以使后续所形成的元件(例如电容器)与主动区102电性连接。
在本实施例中，位线116具有宽度较小的第一部分116a与宽度较大的第二部分116b，且位线116之间的接触窗124设置为与第一部分116a相邻。如此一来，相较于一般具有均一宽度的位线，接触窗124可具有较大的尺寸而具有较低的电阻，且接触窗124与主动区102之间可以具有较大的接触面积而提高了在操作元件时流经接触窗124与主动区102的电流量，进而提高元件的电性表现。如图1F中的区域126所示，相较于一般具有均一宽度的位线，接触窗124增加了尺寸以及与主动区102之间的接触面积。
此外，在本实施例中，第一部分116a的侧壁与第二部分116b的侧壁之间的距离D1、D2不超过5nm，或者距离D1、D2不超过第二部分116b的宽度W的35％。如此一来，在通过缩小位线116的宽度以增加接触窗124的尺寸的情况下，亦可将位线116本身的电阻维持在所需的程度，不会因缩小位线116的宽度过度缩小导致电阻过度提高，因而影响元件的电性表现。
Claims (8)
1.一种半导体结构，包括：
基底，具有彼此平行设置的多个主动区；
介电层，设置于所述基底上；
多条位线，彼此平行地设置于所述介电层上，每一所述位线与所述主动区部分重叠，其中每一所述位线在其延伸方向上具有彼此交替的第一部分与第二部分，且所述第一部分的宽度小于所述第二部分的宽度；
间隙壁，设置于每一所述位线的侧壁上；以及
接触窗，设置于相邻的位线之间并与所述相邻的位线中的至少一者的所述第一部分相邻，且穿过所述介电层而与所述主动区接触，
其中从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离不超过所述第二部分的宽度的35％，且所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离不超过所述第二部分的宽度的35％。
2.根据权利要求1所述的半导体结构，其中从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离不超过5nm，且所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离不超过5nm。
3.根据权利要求1所述的半导体结构，其中相邻的位线的所述第一部分彼此交错开。
4.一种半导体结构的制造方法，包括：
于基底上形成介电层，其中所述基底具有彼此平行设置的多个主动区；
于所述介电层上形成彼此平行的多条位线，每一所述位线与所述主动区部分重叠，其中每一所述位线在其延伸方向上具有彼此交替的第一部分与第二部分，且所述第一部分的宽度小于所述第二部分的宽度；
于每一所述位线的侧壁上形成间隙壁；以及
于相邻的位线之间形成接触窗，其中所述接触窗与所述相邻的位线中的至少一者的所述第一部分相邻，且穿过所述介电层而与所述主动区接触，
其中从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离不超过所述第二部分的宽度的35％，且所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离不超过所述第二部分的宽度的35％。
5.根据权利要求4所述的半导体结构的制造方法，其中从上视角度而言，在与所述位线的延伸方向垂直的方向上，所述第一部分的第一侧的侧壁与所述第二部分的所述第一侧的侧壁之间具有第一距离，且所述第一距离不超过5nm，且所述第一部分的与所述第一侧相对的第二侧的侧壁与所述第二部分的所述第二侧的侧壁之间具有第二距离，且所述第二距离不超过5nm。
6.根据权利要求4所述的半导体结构的制造方法，其中所述位线的形成方法包括：
于所述介电层上形成位线材料层；
于所述位线材料层上形成彼此平行的多条掩膜图案；
于所述位线材料层上形成图案化光致抗蚀剂层，其中所述图案化光致抗蚀剂层暴露每一所述掩膜图案的一部分；
进行等向性蚀刻制程，移除被暴露的掩膜图案的一部分，以减少所述被暴露的掩膜图案的宽度；
移除所述图案化光致抗蚀剂层；
以所述多条掩膜图案为掩膜，进行非等向性蚀刻制程，移除部分所述位线材料层；以及
移除所述多条掩膜图案。
7.根据权利要求4所述的半导体结构的制造方法，其中所述间隙壁的形成方法包括：
在形成所述多条位线之后，于所述介电层上共形地形成间隙壁材料层；以及
进行非等向性蚀刻制程，移除部分所述间隙壁材料层。
8.根据权利要求4所述的半导体结构的制造方法，其中所述接触窗的形成方法包括：
在形成所述间隙壁之后，于所述介电层上形成介电材料层，以覆盖所述多条位线；
移除部分所述介电材料层，以暴露出所述多条位线的顶面；
移除邻近所述第一部分的所述介电材料层以及下方的所述介电层，以形成暴露出部分所述主动区的开口；以及
于所述开口中形成导电层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910384266.3A CN111916453B (zh) | 2019-05-09 | 2019-05-09 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910384266.3A CN111916453B (zh) | 2019-05-09 | 2019-05-09 | 半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111916453A CN111916453A (zh) | 2020-11-10 |
| CN111916453B true CN111916453B (zh) | 2023-11-14 |
Family
ID=73242903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910384266.3A Active CN111916453B (zh) | 2019-05-09 | 2019-05-09 | 半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111916453B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100577542B1 (ko) * | 2005-03-11 | 2006-05-10 | 삼성전자주식회사 | 매몰콘택 플러그를 갖는 반도체소자의 제조방법 |
| KR102001417B1 (ko) * | 2012-10-23 | 2019-07-19 | 삼성전자주식회사 | 반도체 장치 |
-
2019
- 2019-05-09 CN CN201910384266.3A patent/CN111916453B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN111916453A (zh) | 2020-11-10 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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