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CN111886688B - 静电卡盘的保护涂层 - Google Patents

静电卡盘的保护涂层

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CN111886688B
CN111886688B CN201980020652.2A CN201980020652A CN111886688B CN 111886688 B CN111886688 B CN 111886688B CN 201980020652 A CN201980020652 A CN 201980020652A CN 111886688 B CN111886688 B CN 111886688B
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electrostatic chuck
coating
process chamber
clamping surface
substrate
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文森特·布克哈特
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Lam Research Corp
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Abstract

静电卡盘(ESC)，其包括卡持表面，该卡持表面具有覆盖有氧化硅(SiO2)、氮化硅(Si3N4)或二者的组合的至少一部分。可以在衬底处理工具的处理室中原位施加该涂层，并定期将其去除并重新原位施加以产生新鲜的涂层。

Description

静电卡盘的保护涂层
相关申请的交叉引用
本申请要求2018年3月20日提交的美国申请号15/926,349的权益，该美国申请通过引用并入本文以用于所有目的。
背景技术
静电卡盘(ESC)广泛用于各种制造工具中，例如用于薄膜沉积、等离子蚀刻、光刻胶剥离、衬底清洁以及光刻、离子注入等。
ESC通过在卡持表面(chucking surface)上施加一种极性的电荷并在衬底上施加相反极性的电荷来进行操作。由于相反的电荷吸引，因此衬底将通过产生的静电力被保持或夹持就位。
库仑(Coulombic)和约翰森-拉赫贝克(Johnsen-Rahbek，即“J-R”)是众所周知的两种类型的ESC。两者均具有卡持表面，该卡持表面包括形成在电极上方的电介质。对于库仑ESC，电介质是绝缘体，而对于J-R型卡盘，电介质具有有限的电阻(例如，室温下的体电阻率范围为5.0e+15至.0e+16ohm-cm，而在550℃下，体电阻率为5.0e+8至5.0e+9ohm-cm)。
发明内容
公开了一种静电卡盘(ESC)。该ESC包括具有被布置为卡持衬底的卡持表面的基座。该卡持表面包括覆盖有氧化硅(SiO2)、氮化硅(Si3N4)或两者的组合的涂层的至少一部分。
还公开了一种在衬底处理工具的处理室内将涂层沉积到ESC的卡持表面上的方法。在该方法的非排他性变形中，沉积的涂层是氧化硅或氮化硅，或两者的组合。
进一步公开了一种方法，该方法(a)使用基于卤素的清洁剂去除形成在ESC基座的卡持表面上的第一涂层，以及(b)沉积第二涂层，该第二涂层形成在ESC基座的卡持表面上。通过去除第一涂层并用第二涂层将其取代，磨损的第一涂层可以用新的第二涂层刷新。在该方法的非排他性变形中，沉积的涂层是氧化硅或氮化硅，或两者的组合。
在又一个实施方案中，可以在处理室中原位进行前述清洁和涂覆。例如，在常规维护期间，可以使用基于卤素的清洁剂来去除不希望有的沉积物和颗粒，这些沉积物和颗粒已经作为衬底处理的副产物被收集在处理室内部的表面上。清洁之后，通常在随后的等离子体沉积步骤中将氧化硅和/或氮化硅的涂层施加到清洁的表面上。由于对ESC的卡持表面和处理室的清洁和重新涂覆顺序基本相同，因此可以与处理室同时，在处理室原位清洁和重新涂覆卡持表面。
使用在ESC的卡持表面上形成的氧化硅和氮化硅具有许多优点。该涂层可用于保护卡持表面免受由于侧向剪切力所引起的降解和磨损，该侧向剪切力由衬底和卡持表面之间不同的热膨胀率所引起。氧化硅和氮化硅的涂层可以很容易地在处理室原位沉积在卡持表面上并去除。结果，可以将旧的磨损的涂层去除，并根据需要或以固定的时间间隔用新的涂层取代，所有都在处理室内部进行。
在其他非排他性实施方案中，施加到ESC卡盘的涂层可以是氧化硅，氮化硅，氧化硅和氮化硅两者的组合，或包括一层或多层的多层结构，各自为氧化硅和氮化硅。
附图说明
通过参照以下结合附图的描述，可以最好地理解本申请及其优点。
图1是根据非排他性实施方案的用于处理衬底的衬底制造工具的框图。
图2是根据非排他性实施方案的静电基座的横剖视的透视图。
图3是示出根据非排他性实施方案的用于将涂层周期性地原位施加到处理室内的ESC的卡持表面的步骤的流程图。
图4A和图4B是根据非排他性实施方案的具有不同保护涂层的衬底的放大剖视图。
图5是根据非排他性实施方案的可被配置为用于控制衬底制造工具的控制器的计算系统的框图。
在附图中，有时将相似的附图标记用于指示相似的结构元件。还应当理解，附图中的描述是示意性的，并且不一定按比例绘制。
具体实施方式
现在将参照如附图所示的本申请的一些非排他性实施方案来详细描述本申请。在以下描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，对于本领域的技术人员显而易见的是，可以在没有一些或所有这些具体细节的情况下实践本公开。在其他情况下，未详细描述公知的处理步骤和/或结构，以免不必要地使本公开不清楚。
ESC，不管类型如何，都有几个限制。在沉积衬底(例如半导体晶片)的过程中经常使用氟。ESC的夹持表面暴露于氟会在电介质中引入电荷陷阱，从而对其电性能产生负面影响，降低用足够的力进行夹持的能力。而且，残留的碳作为许多CVD工艺的副产物也可在夹持表面上形成。由于碳是绝缘体，其在夹持表面上的存在会干扰J-R型ESC，还降低了夹持强度。
已知在ESC的夹持表面上使用静电防护盖(PEC)以防止暴露于氟和/或残留的碳。但是，使用PEC会带来许多复杂性。当不使用PEC时，需要在处理室内或附近的存储位置。另外，需要一种机制来在其存储位置和ESC衬底之间移动和定位PEC。这样的机制往往产生不希望有的颗粒，需要定期维护，并且经常破裂。另外，需要控制软件来控制该机制的操作。这种控制软件往往增加工具的复杂性并增加开发成本。
图1是可以在非排他性实施方案中使用的衬底处理工具100的框图。在该示例中，衬底处理工具100包括处理室102、气体源104、射频(RF)源106、偏置源108、排放泵110、温度控制器112、真空源114和控制器116。处理室102包括耦合到RF源106的电极118，以及用于卡持衬底122的静电卡盘(ESC)基座120。
在工具100的操作过程中，将衬底122卡持在处理室102内的ESC基座120上，该处理室102包含由气体源104提供的气体。当将来自RF源106的RF功率施加到电极118上时，在处理室102内产生用于处理衬底122的等离子体。根据工具的类型，等离子体可以以包括薄膜沉积、蚀刻等的多种方式用于处理衬底122。
尽管未示出，但是应当注意，在替代实施方案中，RF源106可以替代地耦合至基座120。在该替代实施方案中，基座120还充当用于在处理室102内生成等离子体的电极。
同样在操作期间，控制器116可以选择性地控制处理室102内的许多操作，例如经由偏压源108将偏压施加到衬底122，经由排放泵110使等离子体或其他气体从处理室102中排出，经由温度控制器112和真空源114控制基座120和/或衬底122的温度。由于这些元件中的每一个及其操作是众所周知的，因此为了简洁起见在此不提供详细说明。
在图1中，在各种部件108至116与处理室102和/或基座120之间提供各种电气和/或管道。应当注意，为了不使附图的细节过于复杂，图示的各种电气和/或管道连接简化为单个连接124。很好地理解的是，各种电气和/或管道进出处理室102和/或到基座120的路由非常复杂，但是为了简洁起见，在此不作说明。
在一个非排他性实施方案中，工具100可以包括远程等离子体源126或与远程等离子体源126协同操作。在远程等离子体源126中生成的等离子体被供应到处理室102。使用远程等离子体发生器的一种可能的原因将减少或消除处理室102内各表面的通常不希望有的离子轰击。例如，在非排他性实施方案中，远程等离子体源126可以用于清洁处理室102，这往往通过减少处理室102内的各种表面和/或部件暴露于离子轰击(这通常会加速降解)来增加它们的使用寿命。
在替代实施方案中，基座120是库伦和约翰森-拉贝克(“J-R”)型ESC。
在其他实施方案中，基座120可以由多种导热材料制成。这样的材料可以包括但不限于氮化铝、氧化铝、陶瓷、其他导热材料或其任何组合。
工具100可以是几种不同类型的化学气相沉积(CVD)工具之一，例如低压CVD(LPCVD)、超高真空CVS(UHVCVD)、等离子增强CVD(PECVD)、远程等离子增强CVD(RPECVD)或原子层沉积(ALDCVD)。由于这些工具中的每一个都是众所周知的，因此为了简洁起见，在此不提供详细说明。然而，不管CVD工具的类型如何，衬底122通常都暴露于一种或多种前体，其在衬底122的表面上反应或降解，从而形成期望的沉积层。通过多次重复该过程，可以在衬底122的表面上形成多个层。应当理解，本文提供的该CVD工具清单不是穷举的，并且不应被解释为限制性的。相反，本文所述的基座120可以与任何类型的CVD工具或用于处理衬底的工具一起使用。
参照图2，示出了ESC基座120的透视剖视图。ESC基座120包括ESC卡盘202，其具有用于卡持衬底(未示出)的卡持表面204；基座杆206，其被布置为在安装到设置在基座底座208中的凹部时支撑ESC卡盘202。
卡持表面204包括多个凸起的最小接触区域(MCA)210。在非排他性实施方案中，ESC卡盘202、卡持表面204和MCA由氮化铝制成。在CVD处理室(例如处理室102)中通常使用的操作温度(例如400至650℃)下，氮化铝具有有限的电阻。这样，该特定实施方案中的ESC基座120是JR型ESC。在其他实施方案中，可以使用其他材料。对于作为电绝缘体的材料，ESC基座将为库仑型ESC。
MCA210执行许多功能。首先，MCA 210限定在被卡持在表面204上时与衬底122的背面物理接触的表面积。结果，生成卡持静电力所需的电荷转移集中在这些位置。其次，MCA210减少了与卡持表面204接触的衬底122的背面的表面积。结果，金属污染和电流泄漏均得以减少。
在一个特定实施方案中，MCA 210是圆形的，具有大约1毫米(0.001英寸)的高度，大约0.028英寸(0.7112毫米)的直径和0.015英寸(3.81毫米)的间距。应该指出，图2未按比例绘制。为了清楚起见，所示的MCA 210相对于卡持表面204明显更大。在实际的实施方案中，MCA 210将通常小于所示的MCA 210。
图2的实施方案仅是示例性的，不应解释为限制性的。在各种其他实施方案中，MCA210可以采用各种形状(例如，正方形、矩形、椭圆形、多边形等)，可以具有更高或更矮的高度，可以在尺寸和间距上变化，并且可以占据卡持表面204的更大或更小的百分比。另外，MCA 210可以以各种布置(例如，行、列、特定图案等)布置在卡持表面204上。在实际的实施方案中，卡持表面204的形状、高度、间距、表面积和图案可以广泛地变化，并且至少部分地由许多设计约束决定，例如衬底122的尺寸、所需的夹持力的量、工具100的类型以及许多其他工程方面的考虑。
MCA 210和诸如硅晶片之类的衬底122通常由不同的材料制成。结果，MCA 210和衬底122的背面通常将随着在处理室102内的夹持期间发生的温度变化而以不同的速率膨胀/收缩。不同的膨胀/收缩率在MCA 210的顶表面上产生侧向剪切力。随着时间的流逝，已知这些力会降低MCA 210的质量，改变表面粗糙度，降低高度并改变其电特性，所有这些都会降低在卡持表面204上生成的静电力的程度。
传统实践规定，没有材料沉积在ESC 120的卡持表面204和/或MCA 210上。如果存在这种材料，电荷陷阱通常会发生在卡持表面或其附近，从而对其电性能产生不利影响。并干扰静电电荷夹持效果。因此，一般而言，通常不使用常规ESC将材料或涂层施加到卡持表面上或以其他方式设置在卡持表面上。
与常规实践相反，申请人提出在ESC 120的卡持表面204上使用氧化硅(SiO2)或氮化硅(Si3N4)作为涂层。氧化硅和氮化硅两者中的电子在升高的温度下更加被激发。结果，这些材料中的任何一种(或两者的组合)在450到600℃的升高的温度下都变得更具导电性，并且往往表现得更像具有有限电阻的电介质。由于在诸如CVD工具之类的衬底处理工具的某些处理室中通常使用此温度范围，申请人已经发现，实际上可以在ESC的卡持表面上有利地使用氧化硅和/或氮化硅。
使用形成在卡持表面204(包括MCA 210)上的氧化硅和氮化硅具有许多优点：
(1)如上所述，该涂层可用于保护MCA 210免受由于衬底122的不同热膨胀率所引起的侧向剪切力引起的降解和磨损；
(2)氧化硅和氮化硅的涂层可以容易地在处理室102原位沉积在卡持表面204和/或MCA 210上并去除。结果，可以去除旧的磨损的涂层并根据需要或以固定时间间隔用新的涂层取代，所有都在处理室102内进行；并且
(3)此外，可以通过在基座120和处理室102的表面上施加涂层来提高处理室102的颗粒性能。该涂层将颗粒粘附到这些表面上，减少了衬底122上颗粒污染的可能性。附加地，涂层在基座120的卡持表面204上提供针对任何金属污染的保护层，从而使转移到衬底上的金属污染最小化。
参照图3，示出了流程图300，其图示了用于在处理室102中原位周期性地将涂层施加到ESC 120的卡持表面204上的步骤。
在初始步骤302中，至少部分地在ESC卡盘202的卡持表面204上(包括在MCA 210上)形成氧化硅或氮化硅(或两者的组合)的涂层。通过将硅前体和反应物引入处理室102中形成涂层。然后，当硅前体和反应物处于处理室中时，生成化学气相沉积(CVD)等离子体。结果，涂层沉积或形成在卡持表面204上。
在一个实施方案中，在包括MCA 210在内的整个卡持表面204上形成涂层。在其他实施方案中，卡持表面204的部分可以施加掩模，然后在形成涂层之后去除掩模。结果，仅在卡持表面204的未施加掩模的部分上提供涂层。
在各种实施方案中，硅前体或硅源选自包括以下的组：(a)硅烷，(b)正硅酸四乙酯(TEOS)，或(a)和(b)的组合。反应物选自包括以下的组：(a)氧气(O2)，(b)一氧化二氮(N2O)，(c)氨气(NH3)，(d)氮气(N2)，或(a)至(c)的任何组合。在CVD工艺期间，一旦前体和反应物存在于处理室102中就可以沉积涂层了。
涂层的材料组成取决于所用反应物的类型。用硅烷或TEOS作为前体时，硅涂层生长或沉积在卡持表面204上。如果反应物是氧化剂，例如氧气或一氧化二氮，则硅涂层被氧化，从而产生氧化硅。另一方面，如果反应物是氨气或氮气，则产生氮化硅。
如果将氨气和氧气和/或一氧化二氮都用作反应物，则所得涂层是氧化硅和氮化硅两者的混合物。
替代地，通过首先使用一种反应物，然后随后使用另一种反应物，可以形成多层涂层。例如，通过首先使用氧气和/或一氧化二氮,然后使用氨气，形成底部为氧化硅而顶部为氮化硅的多层涂层。通过更换反应物的顺序，可以产生互补的多层结构。
在步骤304中，一旦在先前步骤中形成了所需材料和厚度的涂层，就将衬底122装载到衬底处理工具100中。
在步骤306中，在处理室102中处理衬底122。该处理通常包括将衬底122卡持到ESC120的卡持表面204上，并将处理室内的温度保持在预定范围内。如上所述，在一个实施方案中，该范围可以是400至650℃。在其他实施方案中，可以使用具有更高或更低温度的其他范围。一旦被卡持，就在处理室102内处理衬底122。如上所述，该处理可以包括薄膜层沉积、蚀刻、光刻胶剥离、衬底清洁以及光刻、离子注入等。
在步骤308中，做出是否需要清洁处理室102的决定。在做出此决定时可以使用许多因素。该决定可以基于一段时间内在处理室102内进行的处理的累积量。例如，如果工具102是CVD工具，则可以基于自先前的清洁以来已经在衬底122上沉积的指定量的沉积材料来确定清洁时间间隔。其他决定因素可以包括时间(例如，以周期性的固定时间间隔清洁工具)或在已经处理了预定数量的衬底122之后，或者这些因素或其他因素的任意组合。如果决定不清洁处理室102，则重复步骤304和/或306。
如果确定到了清洁处理室102的时间，则如步骤310所示，执行包括卡持表面204的处理室102内的清洁操作。清洁过程通常包括使用基于卤素的清洁剂以去除在处理室102内原位形成在ESC 120的卡持表面204上的涂层。将基于卤素的清洁剂(例如氟、三氟化氮或其他含氟气体)引入处理室102中。然后生成等离子体，如本领域所公知的，该等离子体去除或蚀刻掉卡持表面204和MCA 210上的涂层以及其他暴露的表面。
一旦去除了涂层，如以上在步骤302中所提供的，在卡持表面204和MCA 210上形成新的涂层。此后，可以重复进行步骤304至310。在每个循环中，在步骤310中去除旧的磨损的涂层，并在步骤302中施加新的新鲜涂层。
在又一个实施方案中，可以在对处理室102进行例行维护期间在衬底处理工具上原位执行上述清洁和涂覆。例如，可以不时地使用基于卤素的清洁剂来去除不希望有的沉积物和颗粒，这些沉积物和颗粒已经作为衬底处理的副产物被收集在处理室102内部的各表面上。清洁之后，通常在随后的等离子体沉积步骤中将氧化硅和/或氮化硅的涂层沉积到处理室102内的清洁表面上。由于对基座120的卡持表面204和处理室102的清洁和重新涂覆顺序基本相同，因此可以使用相同的清洁和沉积顺序，在处理室120原位清洁和重新涂覆卡持表面204和处理室102两者。
参照图4A，示出了ESC卡盘202的卡持表面204上的衬底122的放大剖视图。在该实施方案中，在MCA 210上方和之间提供覆盖整个卡持表面204的涂层402。如前所述，涂层402可以是氧化硅，氮化硅或两者的组合。
参照图4B，示出了ESC卡盘202的卡持表面204上的衬底122的另一放大剖视图。在该实施方案中，多层涂层404设置在MCA之上和之间，包括顶层406和底层408。如前所述，顶层406可以是氧化硅，以及底层408可以是氮化硅，反之亦然。
尽管图4A和图4B的两个实施方案示出了在包括MCA 210的整个卡持表面204上的涂层402/404，如所描绘的这些图不应是限制性的。相反，涂层402/404只能部分地形成在卡持表面204上，例如仅在MCA 210的顶部上。
在其他实施方案中，涂层，不管是单层的(例如，图4A)还是多层的(例如，图4B)，均约为2.5微米厚。在替代实施方案中，涂层的厚度范围可以从1.0到5.0微米或从50纳米到30微米。对于较厚(例如1.0或更厚)的涂层，利用常规CVD工具，通常施加在1.0至5.0微米范围内的较厚涂层。利用其他工具，例如原子层沉积(ALDCVD)工具，可以施加大约50纳米的极薄涂层。
对于包括远程等离子体源126(如图1所示)或与该远程等离子体源126协同操作的某些衬底处理工具100，用于形成或去除涂层402/404的各种等离子体，如上关于步骤302和310所述的，可以在远程等离子体源126中远程生成，然后被提供给包括ESC 120的处理室102。否则，上述去除旧涂层并替换为新涂层的步骤与上文所述的差不多相同。
氧化硅和氮化硅(或两者的组合)可以在升高的温度下在卡持表面204上使用，而不会不利地影响夹持衬底122所需的静电力。尽管上文已经指出了特定范围，但是应当理解，这些温度不应解释为限制性的。相反，可以施加任何温度，只要将氧化硅或氮化硅的电导率增加到一定水平，使得涂覆有氧化硅或氮化硅的卡持表面204的至少一部分生成足够的静电力以夹持衬底即可。
涂层402/404还通过解决使常规静电衬底卡盘生斑块的许多问题来帮助改善衬底夹持。例如，已知在静电卡盘的卡持表面上存在碳可能会引起电短路，这往往减小卡持表面与衬底之间的静电夹持力。然而，上述涂覆过程往往从卡持表面去除碳的存在。结果，显著减少了电短路的发生率。另外，处理室内氟的存在已知会穿透某些类型的卡持表面，例如由陶瓷制成的卡持表面，从而形成电荷陷阱。然而，申请人发现，在如本文所述的450至600℃的处理温度下，电荷陷阱的发生率降低。结果，不会不利地影响静电夹持力。
参照图5，示出了根据非排他性实施方案的可以被配置为用于控制衬底处理工具100的控制器116的计算系统的框图。
控制器116可以具有许多物理形式，范围从计算机、服务器、小型手持设备到大型超级计算机。控制器116包括一个或多个处理器502，并且进一步可以包括电子显示设备504(用于显示图形、文本和其他数据)、主存储器506[例如，随机存取存储器(RAM)]、存储设备508(例如硬盘驱动器)、可移动存储设备510(例如光盘驱动器)、用户界面设备512(例如键盘、触摸屏、小键盘、鼠标或其他定点设备等)和通信接口514(例如，无线网络接口)。通信接口514允许软件和数据经由链接在控制器116和外部设备之间传输。控制器116还可以包括上述设备/模块所连接的通信基础设施516(例如，通信总线、交叉条或网络)。
经由通信接口514传输的信息可以是信号的形式，例如电子，电磁，光或其他能够由通信接口514经由通信链路接收的信号，该通信链路承载信号并且可以使用电线或电缆、光纤，电话线，蜂窝电话链路，射频链路和/或其他通信通道实现。关于这样的通信接口，可以设想到一个或多个处理器502可以在执行上述方法步骤的过程中从网络接收信息，或者可以向网络输出信息。此外，方法实施方案可以仅在处理器上执行，或者可以与共享处理的一部分的远程处理器一起在诸如因特网之类的网络上执行。
术语“非瞬态计算机可读介质”通常用于指代介质，例如主存储器、辅助存储器、可移动存储器以及存储设备，如硬盘、闪存、磁盘驱动器存储器、CD-ROM以及其他形式的持久存储器，并且不应解释为涵盖瞬态主题，例如载波或信号。计算机代码的示例包括机器代码，例如由编译器生成的机器代码，以及包含由计算机使用解释器执行的更高级别代码的文件。计算机可读介质还可以是通过计算机数据信号发送的计算机代码，该计算机数据信号体现在载波中并且代表可由处理器执行的指令序列。
应该理解，尽管在各种沉积工具的上下文中描述了本申请，但是绝不将其解释为限制性的。相反，本文所述的ESC基座120可用于多种衬底处理工具中，包括但不限于光刻工具、等离子体蚀刻或化学蚀刻工具、离子注入工具、衬底清洁工具等。
尽管仅详细描述了几个实施方案，但是应当理解，在不脱离本文所提供的公开内容的精神或范围的情况下，可以以许多其他形式来实现本申请。例如，衬底可以是半导体晶片、分立的半导体器件、平板显示器或任何其他类型的工件。
因此，本发明的实施方案应被认为是说明性的而非限制性的，并且不限于本文给出的细节，而是可以在所附权利要求的范围和等同范围内进行修改。

Claims (24)

1.一种静电卡盘，其包括具有被布置为卡持衬底的卡持表面的基座，其中所述静电卡盘被配置为在所述卡持表面产生静电力以夹紧衬底，其中所述卡持表面具有包括顶层和底层的多层涂层，其中所述顶层和底层包括氧化硅或氮化硅中的至少一种，其中所述多层涂层减少了所述卡持表面中的电荷陷阱,
其中，所述多层涂层的厚度为50纳米至30微米，其中所述静电卡盘还布置为在保持在升高的温度下的衬底处理室内操作，使得所述氧化硅或氮化硅的电导率增加到一定水平，使得涂覆有所述氧化硅或氮化硅的所述卡持表面生成足够的静电力以夹持所述衬底。
2.根据权利要求1所述的静电卡盘，其中所述多层涂层包括顶层氧化硅和底层氮化硅。
3.根据权利要求1所述的静电卡盘，其中所述多层涂层包括氮化硅顶层和氧化硅底层。
4.根据权利要求1所述的静电卡盘，其中所述多层涂层具有的厚度在1.0微米至5.0微米的范围内。
5.根据权利要求1所述的静电卡盘，其进一步被布置为在将衬底卡持到衬底处理室内的所述卡持表面时在450至600℃的温度范围内操作。
6.根据权利要求1所述的静电卡盘，其中具有所述氧化硅或所述氮化硅的所述涂层的所述卡持表面包括形成在所述卡持表面上的一个或多个最小接触区域。
7.根据权利要求1所述的静电卡盘，其中所述静电卡盘是库仑型静电卡盘或约翰森-拉赫贝克(J-R)型静电卡盘。
8.一种清洁静电卡盘卡持表面并沉积涂层的方法，其包括：
(a)使用基于卤素的清洁剂去除处理室内基座的静电卡盘卡持表面上形成的第一涂层，其中所述静电卡盘卡持表面被配置为产生静电力以夹紧衬底；以及
(b)在处理室原位沉积第二涂层，所述第二涂层形成在所述基座的所述静电卡盘卡持表面上，其中沉积第二涂层包括：
在处理室内提供等离子体，该等离子体包括硅前体和反应物；以及
将所述处理室内的表面和静电卡盘卡持表面暴露于等离子体，该暴露导致在所述处理室和所述静电卡盘卡持表面的表面上形成第二涂层，
其中所述第二涂层为多层涂层，包括顶层和底层，其中所述顶层和所述底层包括氧化硅和氮化硅中的至少一种，其中所述多层涂层的厚度为50纳米至30微米，其中所述静电卡盘还布置为在保持在高温的衬底处理室内操作，使得氧化硅或氮化硅的电导率增加到卡持表面产生足够的静电力来夹住所述衬底的水平。
9.根据权利要求8所述的方法，其进一步包括重复(a)和(b)，使得所述基座的静电卡盘卡持表面被刷新，每次重复利用新的第二涂层。
10.根据权利要求9所述的方法，重复(a)和(b)，并且每次重复的起始是通过已经将特定量的沉积材料沉积在一个或多个衬底上时确定的，所述一个或多个衬底被卡持到所述处理室中的所述基座的所述静电卡盘卡持表面上。
11.根据权利要求10所述的方法，其中所述处理室是化学气相处理室。
12.根据权利要求10所述的方法，其中所述处理室是原子层沉积室。
13.根据权利要求8所述的方法，其中所述基于卤素的清洁剂是氟。
14.根据权利要求8所述的方法，其中所述第一涂层和所述第二涂层各自选自包括以下的组：氧化硅、氮化硅或氧化硅和氮化硅两者的组合。
15.根据权利要求8所述的方法，其中所述第二涂层具有的厚度在1.0微米至5.0微米的范围内。
16.根据权利要求8所述的方法，其中所述基座的所述静电卡盘卡持表面包含库仑型或约翰森-拉赫贝克型卡持表面中至少之一。
17.一种用于清洁静电卡盘卡持表面并沉积涂层的衬底处理工具，其包括：
处理室；
布置在所述处理室内的静电卡盘基座，其具有用于卡持衬底的静电卡盘卡持表面，其中所述静电卡盘被配置为在所述卡持表面产生静电力以夹紧衬底；
其中所述衬底处理工具被进一步布置为实施常规维护，其包括：
(a)使用所述处理室中提供的清洁剂，清洁在所述处理室内的表面和所述静电卡盘卡持表面上形成的沉积物；以及
(b)在所述清洁之后，涂覆所述处理室内的表面和所述静电卡盘卡持表面，
其中所述静电卡盘卡持表面的所述清洁和所述涂覆在所述处理室原位进行，同时分别清洁和涂覆所述处理室内的所述表面，其中，在清洁之后涂覆所述处理室内的表面和所述静电卡盘卡持表面包括：
在所述处理室内提供等离子体，该等离子体包括硅前体和反应物；以及
将所述处理室内的表面和所述静电卡盘卡持表面暴露于等离子体，该暴露导致在所述处理室和所述静电卡盘卡持表面的表面上形成多层涂层，所述多层涂层包括顶层和底层，其中所述顶层和所述底层包括氧化硅和氮化硅中的至少一种，其中所述多层涂层的厚度为50纳米至30微米，其中所述静电卡盘还布置为在保持在高温的衬底处理室内操作，使得氧化硅或氮化硅的电导率增加到卡持表面产生足够的静电力来夹住所述衬底的水平。
18.根据权利要求17所述的衬底处理工具，其中所述静电卡盘包含库仑型或约翰森-拉贝克(J-R)型静电卡盘中至少之一。
19.根据权利要求17所述的衬底处理工具，其中所述静电卡盘卡持表面上的所述多层涂层具有的厚度在1.0微米至5.0微米范围内。
20.根据权利要求17所述的衬底处理工具，其中所述静电卡盘卡持表面上的所述多层涂层具有的厚度在50纳米至30微米范围内。
21.根据权利要求17所述的衬底处理工具，其中所述衬底处理室是以下之一：
(a)化学蒸气处理室；
(b)原子层沉积室。
22.根据权利要求17所述的衬底处理工具，其中所述清洁剂是包括氟的基于卤素的清洁剂。
23.根据权利要求17所述的衬底处理工具，其中所述等离子体通过以下方式之一提供：
远程生成所述等离子体以及将所述等离子体供应到所述处理室；或者
在所述处理室内生成所述等离子体。
24.根据权利要求17所述的衬底处理工具，其进一步被布置为周期性地重复(a)和(b)，使得分别在每次重复之后在所述处理室原位在所述静电卡盘卡持表面上形成氧化硅或氮化硅的新涂层。
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