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CN111833805B - 栅极扫描驱动电路和驱动方法、显示装置 - Google Patents

栅极扫描驱动电路和驱动方法、显示装置 Download PDF

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CN111833805B
CN111833805B CN201910308922.1A CN201910308922A CN111833805B CN 111833805 B CN111833805 B CN 111833805B CN 201910308922 A CN201910308922 A CN 201910308922A CN 111833805 B CN111833805 B CN 111833805B
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Abstract

本申请涉及一种栅极扫描驱动电路和驱动方法、显示装置。所述栅极扫描驱动电路包括输入子电路、控制子电路和输出子电路。所述控制子电路与所述输入子电路连接，用于在时钟信号控制下将输入信号拉高至第一电压，或者在时钟信号控制下将输入信号拉低至第二电压。所述控制子电路包括电压调节控制子电路和输出电位保持子电路。通过所述输出电位保持子电路对电压信号拉高节点的电平进行预拉高动作，保证电压信号拉低节点的电平更好的自举保持在更低电平，最终保持所述栅极扫描驱动电路的输出信号更稳定有效。

Description

栅极扫描驱动电路和驱动方法、显示装置
技术领域
本申请涉及显示技术领域，特别是涉及一种栅极扫描驱动电路和驱动方法、显示装置。
背景技术
有机发光显示面板(英文全称Organic Light Emitting Display，简称OLED)，被视为下一代最具有潜力的新型平板显示技术。其彩色化的方式是通过红色、蓝色和绿色三种材料的子像素，形成像素单元进一步组成像素排列结构。像素单元或者像素排列结构的显示效果需要栅极扫描驱动电路的控制。因此，栅极扫描驱动电路的性能直接影响有机发光显示面板的显示效果。
栅极扫描驱动电路中包括多个晶体管。传统的栅极扫描驱动电路会产生很大的阈值电压漂移和很大的漏电流，从而使得栅极扫描电路在级联时出现输出信号不稳定或电压下降无效的问题。
发明内容
基于此，有必要针对传统的栅极扫描驱动电路会产生很大的阈值电压漂移和很大的漏电流，从而使得栅极扫描电路在级联时出现输出信号不稳定或电压下降无效的问题，提供一种栅极扫描驱动电路和驱动方法、显示装置。
一种栅极扫描驱动电路包括：
输入子电路，用于提供输入信号；
控制子电路，与所述输入子电路连接，用于在时钟信号控制下将输入信号拉高至第一电压，或者在时钟信号控制下将输入信号拉低至第二电压；以及
输出子电路，与所述控制子电路连接，用于将经过所述控制子电路处理的信号变为输出信号进行输出；
其中，所述控制子电路包括电压调节控制子电路和输出电位保持子电路；
所述电压调节控制子电路的一端与所述输入子电路连接，用于在时钟信号控制下将输入信号拉高至第一调整电压或者拉低至第二调整电压；
所述输出电位保持子电路与所述电压调节控制子电路的另一端连接，用于将所述第一调整电压拉高至所述第一电压，或者用于将所述第二调整电压拉低至所述第二电压。
在一个实施例中，所述输出电位保持子电路包括：第一时钟信号输入端、第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第一电平信号输入端；
所述第一时钟信号输入端分别与所述第六晶体管的源极和所述第八晶体管的漏极连接；所述第六晶体管的栅极与所述第八晶体管的漏极连接；所述第六晶体管的漏极分别与所述第八晶体管的栅极和所述第七晶体管的源极连接；
所述第七晶体管的栅极与所述第九晶体管的栅极连接；所述第七晶体管的漏极连接至所述第一电平信号输入端；所述第九晶体管的漏极与所述第八晶体管的源极连接；所述第九晶体管的源极连接至所述第一电平信号输入端；
所述第九晶体管的栅极与所述电压调节控制子电路的第一节点连接；所述第九晶体管的漏极与所述电压调节控制子电路的第二节点连接。
在一个实施例中，所述电压调节控制子电路包括：下拉控制信号子电路和上拉控制信号子电路；
所述下拉控制信号子电路的第一端分别与所述输入子电路和所述第一节点连接；所述下拉控制信号子电路的第二端与所述第一时钟信号输入端连接；所述下拉控制信号子电路的第三端与所述第二节点连接。
在一个实施例中，所述输出子电路包括：上拉输出子电路和下拉输出子电路；
所述上拉输出子电路的第一端与所述第一电平信号输入端连接；所述上拉输出子电路的第二端与所述第一节点连接；所述上拉输出子电路的第三端与第二电平信号输入端；所述上拉输出子电路的第四端与输出信号端连接；
所述下拉输出子电路的第一端与所述输出信号端连接；所述下拉输出子电路的第二端与所述第二节点连接；所述下拉输出子电路的第三端与所述第二电平信号输入端连接；所述下拉输出子电路的第四端与第二电平信号输入端连接；所述下拉输出子电路的第五端与第二时钟信号输入端。
在一个实施例中，所述上拉输出子电路包括：所述第一电平信号输入端、电压信号拉高节点、所述第二电平信号输入端、第十晶体管、第一电容和第二电容；
所述第一电容的一端与所述第一电平信号输入端连接；所述第一电容的另一端与所述电压信号拉高节点连接；
所述第二电容的一端与所述电压信号拉高节点连接；所述第二电容的另一端与所述第二电平信号输入端连接；
所述第十晶体管的栅极与所述电压信号拉高节点连接；所述第十晶体管的源极与所述输出信号端连接；所述第十晶体管的漏极与所述第一电平信号输入端连接。
在一个实施例中，所述下拉输出子电路包括：所述第二电平信号输入端、电压信号拉低节点、第二时钟信号输入端、第十一晶体管、第十二晶体管和第三电容；
所述第十二晶体管的漏极与所述第二节点连接；所述第十二晶体管的栅极与所述第二电平信号输入端连接；所述第十二晶体管的源极与所述电压信号拉低节点连接；
所述第三电容的一端与所述电压信号拉低节点连接；所述第三电容的另一端与所述第二电平信号输入端连接；
所述第十一晶体管的栅极与所述电压信号拉低节点连接；所述第十一晶体管的漏极与所述输出信号端连接；所述第十一晶体管的源极与所述第二时钟信号输入端连接。
在一个实施例中，上述任一项中所提到的晶体管均为P型晶体管。
在一个实施例中，所述第一时钟信号输入端和所述第二时钟信号输入端输入的信号为互补的时钟脉冲信号。
一种像素驱动方法，包括多个如上述任一项所述的栅极扫描驱动电路，每一个所述栅极扫描驱动电路与一个像素单元连接，用于控制所述像素单元按照第一电压或者第二电压进行显示；
所述像素驱动方法包括：
在第一时刻，控制所述栅极扫描驱动电路的输入信号为第二电压，第一时钟信号为第二电压，第二时钟信号为第一电压，控制所述栅极扫描驱动电路的输出信号为第一电压，电压信号拉高节点被拉高至第一调整电压，电压信号拉低节点被拉低至第二调整电压；
在第二时刻，控制所述栅极扫描驱动电路的输入信号为第一电压，第一时钟信号为第一电压，第二时钟信号为第二电压，控制所述栅极扫描驱动电路的输出信号为第二电压，电压信号拉高节点被拉高至第一电压，电压信号拉低节点被拉低至第二电压；
在第三时刻，控制所述栅极扫描驱动电路的输入信号为第一电压，第一时钟信号为第二电压，第二时钟信号为第一电压，控制所述栅极扫描驱动电路的输出信号为第一电压，电压信号拉高节点为第二电压，电压信号拉低节点为第一电压。
一种显示装置，包括上述任一项所述的栅极扫描驱动电路。
本申请中提供一种栅极扫描驱动电路和驱动方法、显示装置。所述栅极扫描驱动电路包括输入子电路、控制子电路和输出子电路。所述控制子电路与所述输入子电路连接，用于在时钟信号控制下将输入信号拉高至第一电压，或者在时钟信号控制下将输入信号拉低至第二电压。所述控制子电路包括电压调节控制子电路和输出电位保持子电路。通过所述输出电位保持子电路对电压信号拉高节点的电平进行预拉高动作，保证电压信号拉低节点的电平更好的自举保持在更低电平，最终保持所述栅极扫描驱动电路的输出信号更稳定有效。
附图说明
图1为本申请一个实施例中提供的栅极扫描驱动电路的框图；
图2为本申请一个实施例中提供的栅极扫描驱动电路图；
图3为本申请一个实施例中提供的栅极扫描驱动电路图；
图4为本申请一个实施例中提供的栅极扫描驱动电路的时序图；
图5为本申请一个实施例中提供的栅极扫描驱动电路中电压信号拉低节点电压信号拉低节点PD的时序图与传统方案的对比图；
图6为本申请一个实施例中提供的栅极扫描驱动电路中电压信号拉高节点电压信号拉高节点PU的时序图与传统方案的对比图。
附图标号说明：
栅极扫描驱动电路 10
输入子电路 100
控制子电路 200
电压调节控制子电路 210
第一节点 213
第二节点 214
输出电位保持子电路 220
输出子电路 300
上拉输出子电路 310
下拉输出子电路 320
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请栅极扫描驱动电路和驱动方法、显示装置进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
正如背景技术所述，有机发光显示面板的栅极扫描驱动电路保持稳定有效工作，永远是栅极扫描驱动电路性能提升的一个考虑重点。传统的栅极扫描驱动电路会产生很大的阈值电压漂移和很大的漏电流，从而使得栅极扫描电路在级联时出现输出信号不稳定或电压下降无效的问题。
本申请提供一种栅极扫描驱动电路和驱动方法、显示装置。所述栅极扫描驱动电路可以针对输出信号不稳定或电压下降无效的问题提供解决办法。发明人在对栅极扫描驱动电路进行设计时发现，通过增加新的电位保持电路可以有效的提升栅极扫描驱动电路输出电压的稳定性。本申请中的设计方案是发明人经过多次试验提出的一种新的电路结构。本申请中的所述电极扫描电路通过持续拉高电压信号拉高节点PU点的电平来保证电压信号拉低节点的电平稳定快速保持在较低电平。所述电极扫描电路可以保证输出电压更稳定有效，以此更好提高有机发光显示面板的性能，提升显示面板的良率，提升显示面板的市场竞争力。
请参阅图1，本申请提供一种栅极扫描驱动电路10，包括输入子电路100、控制子电路200和输出子电路300。
所述输入子电路100用于提供输入信号，所述输入信号可以是高电压或者是低电压。本步骤中，所述输入信号的电压范围可以是6V至-6V。比如，所述输入信号的电压可以为5V，所述输入信号的电压也可以为-5V。所述输入子电路100的输出端与所述控制子电路200的输入端连接。
在一个实施例中，请参阅图2，所述输入子电路100包括输入信号端STV、第二电平输入端VL、第一时钟信号输入端CK。所述输入子电路100还包括第一晶体管P1和第二晶体管P2。所述第一晶体管P1的栅极与所述第二晶体管P2的栅极连接。所述第一晶体管P1的源极为所述输入子电路100的输出端。所述第一晶体管P1的源极与所述控制子电路200的输入端连接。所述第一晶体管P1的漏极与所述第二电平输入端VL连接。所述第二晶体管P2的源极与所述输入信号端STV连接。所述第二晶体管P2的漏极为所述输入子电路100的输出端。所述第二晶体管P2的漏极与所述控制子电路200的输入端连接。本步骤中提供的所述输入子电路100可以使得所述输入信号端STV的输入信号(输入电压)可以稳定的在所述栅极扫描驱动电路10中传送，避免电压信号不稳定造成对像素单元的损伤。
所述控制子电路200与所述输入子电路100连接。所述控制子电路200用于在时钟信号控制下将输入信号拉高至第一电压，或者在时钟信号控制下将输入信号拉低至第二电压。
本步骤中，所述第一电压可以为高电压，具体的电压可以在0V至10V的范围。当然根据所述控制子电路200中选取的器件型号的不同，所述第一电压的范围可以为另外的范围。通过所述控制子电路200的控制和调节可以使得所述栅极扫描驱动电路10控制像素单元的显示状态。
所述输出子电路300与所述控制子电路200连接。所述输出子电路300用于将经过所述控制子电路200处理的信号变为输出信号进行输出。
本步骤中，所述输出子电路300可以包括至少一个晶体管和至少一个电容。所述输出子电路300可以将经过所述控制子电路200控制和调节的信号传输出来。
作为一种较佳的实施方式，在上述实施方式的基础上，所述控制子电路200包括电压调节控制子电路210和输出电位保持子电路220。
所述电压调节控制子电路210的一端与所述输入子电路100连接，用于在时钟信号控制下将输入信号拉高至第一调整电压或者拉低至第二调整电压。
所述输出电位保持子电路220与所述电压调节控制子电路210的另一端连接，用于将所述第一调整电压拉高至所述第一电压，或者用于将所述第二调整电压拉低至所述第二电压。所述输出电位保持子电路220用于实现对经过所述电压调节控制子电路210调整的电压进行二次稳定。本步骤中，所述输出电位保持子电路220通过输出信号反向作用于所述控制子电路200内部的手段或方案，达到了保证输出电压更稳定、有效的效果。
本实施例中，引入所述输出电位保持子电路220。在一个实施例中，所述输出电位保持子电路220可以包括第六晶体管P6、第七晶体管P7、第八晶体管P8和第九晶体管P9。通过所述输出电位保持子电路220对电压信号拉高节点PU的电平进行预拉高动作，保证电压信号拉低节点PD的电平更好的自举保持在更低电平，最终保持所述栅极扫描驱动电路10的输出信号更稳定有效。
请参阅图2，作为一种较佳的实施方式，在上述实施方式的基础上，所述输出电位保持子电路220包括：第一时钟信号输入端CK、第六晶体管P6、第七晶体管P7、第八晶体管P8、第九晶体管P9以及第一电平信号输入端VH。
所述第一时钟信号输入端CK分别与所述第六晶体管P6的源极和所述第八晶体管P8的漏极连接。所述第六晶体管P6的栅极与所述第八晶体管P8的漏极连接。所述第六晶体管P6的漏极分别与所述第八晶体管P8的栅极和所述第七晶体管P7的源极连接。
所述第七晶体管P7的栅极与所述第九晶体管P9的栅极连接。所述第七晶体管P7的漏极连接至所述第一电平信号输入端VH。所述第九晶体管P9的漏极与所述第八晶体管P8的源极连接。所述第九晶体管P9的源极连接至所述第一电平信号输入端VH。
所述第九晶体管P9的栅极与所述电压调节控制子电路210的第一节点213连接。所述第九晶体管P9的漏极与所述电压调节控制子电路210的第二节点214连接。
本实施例中，所述输出电位保持子电路220包括所述第六晶体管P6、所述第七晶体管P7、所述第八晶体管P8和所述第九晶体管P9。通过所述输出电位保持子电路220对电压信号拉高节点PU的电平进行预拉高动作，保证电压信号拉低节点PD的电平更好的自举保持在更低电平，最终保持所述栅极扫描驱动电路10的输出信号更稳定有效。本实施例中，根据不同的像素单元对于所述输出电位保持子电路220的不同要求，来选取不同规格的晶体管。也就是说所述第六晶体管P6、所述第七晶体管P7、所述第八晶体管P8和所述第九晶体管P9的规格和工作参数并不唯一。
请参阅图3，作为一种较佳的实施方式，在上述实施方式的基础上，所述电压调节控制子电路210包括：下拉控制信号子电路211和上拉控制信号子电路212。
所述下拉控制信号子电路211的第一端分别与所述输入子电路100和所述第一节点213连接。所述下拉控制信号子电路211的第二端与所述第一时钟信号输入端CK连接。所述下拉控制信号子电路211的第三端与所述第二节点214连接。
本实施例中，所述电压调节控制子电路210分为所述下拉控制信号子电路211和所述上拉控制信号子电路212。分类后的所述电压调节控制子电路210将上拉控制子电路和下拉控制子电路进行区分，充分的展现子电路单独的处理过程。本实施例中，方便单独对所述下拉控制信号子电路211和所述上拉控制信号子电路212的参数进行调节。
作为一种较佳的实施方式，在上述实施方式的基础上，所述输出子电路300包括：上拉输出子电路310和下拉输出子电路320。
所述上拉输出子电路310的第一端与所述第一电平信号输入端VH连接。所述上拉输出子电路310的第二端与所述第一节点213连接。所述上拉输出子电路310的第三端与第二电平信号输入端VL低电平信号输入端。所述上拉输出子电路310的第四端与输出信号端连接。
所述下拉输出子电路320的第一端与所述输出信号端连接。所述下拉输出子电路320的第二端与所述第二节点214连接。所述下拉输出子电路320的第三端与所述第二电平信号输入端VL连接。所述下拉输出子电路320的第四端与第二电平信号输入端VL连接。所述下拉输出子电路320的第五端与第二时钟信号输入端CKB。
本实施例中，将所述输出子电路300分为所述上拉输出子电路310和所述下拉输出子电路320。对于不同的电路需要，也可以单独在所述上拉输出子电路310或者所述下拉输出子电路320的输出端连接一定的电压控制电路或者是显示电路。
作为一种较佳的实施方式，在上述实施方式的基础上，所述上拉输出子电路310包括：所述第一电平信号输入端VH、电压信号拉高节点电压信号拉高节点PU、所述第二电平信号输入端VL、第十晶体管P10、第一电容和第二电容。
所述第一电容的一端与所述第一电平信号输入端VH连接。所述第一电容的另一端与所述电压信号拉高节点连接。
所述第二电容的一端与所述电压信号拉高节点连接。所述第二电容的另一端与所述第二电平信号输入端VL连接。
所述第十晶体管P10的栅极与所述电压信号拉高节点连接。所述第十晶体管P10的源极与所述输出信号端连接。所述第十晶体管P10的漏极与所述第一电平信号输入端VH连接。
本实施例中，具体给出了一种所述上拉输出子电路310的电路连接方式。当然可以理解所述上拉输出子电路310的具体连接方式并不限于本申请中提到的这一种。所述上拉输出子电路310和所述下拉输出子电路320可以分别单独的进行输出控制。
作为一种较佳的实施方式，在上述实施方式的基础上，所述下拉输出子电路320包括：所述第二电平信号输入端VL、电压信号拉低节点电压信号拉低节点PD、第二时钟信号输入端CKB、第十一晶体管P11、第十二晶体管P12和第三电容。
所述第十二晶体管P12的漏极与所述第二节点214连接。所述第十二晶体管P12的栅极与所述第二电平信号输入端VL连接。所述第十二晶体管P12的源极与所述电压信号拉低节点连接。
所述第三电容的一端与所述电压信号拉低节点连接。所述第三电容的另一端与所述第二电平信号输入端VL连接。
所述第十一晶体管P11的栅极与所述电压信号拉低节点连接。所述第十一晶体管P11的漏极与所述输出信号端连接。所述第十一晶体管P11的源极与所述第二时钟信号输入端CKB连接。
本实施例中，具体给出了一种所述下拉输出子电路320的电路连接方式。当然可以理解所述下拉输出子电路320的具体连接方式并不限于本申请中提到的这一种。所述上拉输出子电路310和所述下拉输出子电路320可以分别单独的进行输出控制。
作为一种较佳的实施方式，在上述实施方式的基础上，上述任一项中所提到的晶体管均为P型晶体管。
具体的P型晶体管可以是P型的场效应晶体管和P型的金属氧化物半导体晶体管。具体的，场效应晶体管(Field Effect Transistor缩写(FET))简称场效应管。场效应晶体管主要有两种类型：结型场效应管(junction FET—JFET)和金属-氧化物-半导体场效应管(metal-oxide-semiconductor FET，简称MOS-FET)。场效应晶体管由多数载流子参与导电，也称为单极型晶体管。它属于电压控制型半导体器件。具有输入电阻高(107Ω～1015Ω)、噪声小、功耗低、动态范围大、易于集成、没有二次击穿现象、安全工作区域宽等优点。
金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，缩写：MOSFET)，是一种可以广泛使用在模拟电路与数字电路的场效晶体管。金属氧化物半导体场效应晶体管依照其沟道极性的不同，可分为电子占多数的N沟道型与空穴占多数的P沟道型，通常被称为N型金属氧化物半导体场效晶体管(NMOSFET)与P型金属氧化物半导体场效晶体管(PMOSFET)。
金属氧化物半导体场效晶体管里的氧化层位于其沟道上方，依照其工作电压的不同，这层氧化物的厚度仅有数十至数百埃
Figure BDA0002030794880000131
不等。通常金属氧化物半导体场效晶体管的材料是二氧化硅(SiO2)。有些新的高级工艺已经可以使用如氮氧化硅(silicon oxygennitride,SiON)作为氧化层。
在另一个实施例中，所述晶体管也可以选用N型晶体管。由于P型晶体管和N型晶体管的导通电压和截止电压不同，因此，当所述栅极扫描驱动电路10中的晶体管为N型晶体管时，图4中施加的电压信号，以及得到的输出电压信号就会发生相应的变化。
作为一种较佳的实施方式，在上述实施方式的基础上，所述第一时钟信号输入端CK和所述第二时钟信号输入端CKB输入的信号为互补的时钟脉冲信号。
本实施例中，施加互补的时钟脉冲信号可以使得所述栅极扫描驱动电路10中的电压信号能够保证一个较好的平衡状态。
以下结合图3和图4，详细介绍所述栅极扫描驱动电路10的工作原理：
图3中给出了P型晶体管时，所述栅极扫描驱动电路10的具体电路图。图4给出了图3所示的栅极扫描驱动电路10的电压信号时序图。图4中VH为高电平，VL为低电平。电压信号拉高节点PU是在输出信号有效的时候被拉高的节点。电压信号拉低节点PD是在输出信号有效的时候被拉低的节点。输出信号OUT为低电平时，是所述栅极扫描驱动电路10需要的输出。输出信号OUT为高电平时，是所述栅极扫描驱动电路10不需要的输出。图4中第一时间段的结束时刻为第一时刻，第二时间段的结束时刻为第二时刻，第三时间段的结束时刻为第三时刻。
在第一时刻，输入信号STV为低电平，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，第一晶体管P1，第二晶体管P2打开。然后第三晶体管P3，第四晶体管P4打开，第十二晶体管P12常开。同时第六晶体管P6，第七晶体管P7，第八晶体管P8，第九晶体管P9打开。第十晶体管P10微打开，第十一晶体管P11打开，其他管子(第五晶体管P5)关闭。输出信号OUT为高电平，电压信号拉高节点PU被拉高至0V左右，电压信号拉低节点PD被拉低至-6V左右。
在第二时刻，输入信号STV为高电平，第一时钟信号CK为高电平，第二时钟信号CKB为低电平。第十一晶体管P11仍然打开，此时第十一晶体管P11的Vss小于0，由于输出信号OUT在升高，因此电压信号拉低节点PD节点的电位变得更低。第五晶体管P5打开，第十二晶体管P12仍然打开，其他管子(P1、P2、P3、P4、P6、P7、P8、P9、P10)关闭。输出信号OUT为低电平，电压信号拉高节点PU点为高电平(6V左右)，电压信号拉低节点PD节点自举至更低的电平(-13V左右)。
在第三时刻，输入信号STV为高电平，第一时钟信号CK为低电平，第二时钟信号CKB为高电平。第一晶体管P1，第二晶体管P2打开，第四晶体管P4打开，第十二晶体管P12仍然打开。第八晶体管P8打开，第六晶体管P6打开，第十晶体管P10打开，第十一晶体管P11关闭。输出信号OUT为高电平，并且此后一直为高电平，电压信号拉高节点PU点为低电平，电压信号拉低节点PD节点为高电平。
本申请实施例中，在所述栅极扫描驱动电路10中引入所述输出电位保持子电路220(包括晶体管P6，晶体管P7，晶体管P8和晶体管P9，如图3所示)。通过所述输出电位保持子电路220对PU的电平进行预拉高动作，使得PD点的二次自举拉低的电平更低，使得第十一晶体管P11快速打开进入深线性区，快速使所述栅极扫描驱动电路10的输出信号OUT变为低电平并较好的保持一定时间，增强输出信号OUT的驱动能力。
请参阅图5，提供了本申请的一个实施例中电压信号拉低节点PD信号与传统方案的电压信号拉低节点PD信号对比图。请参阅图6，提供了本申请的一个实施例中电压信号拉高节点PU信号与传统方案的电压信号拉高节点PU信号对比图。
本实施例中，电压信号拉高节点PU信号的输出波形和第一时钟信号CK的波形相似，间隔的被拉至高电平。在正常工作过程中在第一时间段结束的时刻，电压信号拉高节点PU信号已经被预拉高至一定电压。在第二时间段的结束时刻电压信号拉高节点PU信号已经完全被拉至高电平。由于这个预拉高的动作使得电压信号拉低节点PD节点的信号二次自举拉低的电平更低，使得第十一晶体管P11快速打开进入深线性区。第十一晶体管P11快速打开进入深线性区，可以让所述栅极扫描驱动电路10快速使得输出信号OUT变为低电平并较好的保持一定时间(输出信号OUT为低电平时是所述栅极扫描驱动电路10所需要的输出电平)。
本申请还提供一种像素驱动方法，包括多个如上述任一项所述的栅极扫描驱动电路10。每一个所述栅极扫描驱动电路10与一个像素单元连接，用于控制所述像素单元按照第一电压或者第二电压进行显示。多个所述栅极扫描电路10级联形成对整个有机发光显示面板的驱动控制。
在第一时刻，输入信号为第二电压，第一时钟信号为第二电压，第二时钟信号为第一电压，通过所述栅极扫描驱动电路10控制输出信号为第一电压，电压信号拉高节点被拉高至第一调整电压，电压信号拉低节点被拉低至第二调整电压。
具体的在第一时刻，输入信号STV为低电平，第一时钟信号CK为低电平，第二时钟信号CKB为高电平。输出信号OUT为高电平，电压信号拉高节点PU被拉高至0V左右，电压信号拉低节点PD被拉低至-6V左右。
在第二时刻，输入信号为第一电压，第一时钟信号为第一电压，第二时钟信号为第二电压，通过所述栅极扫描驱动电路10控制输出信号为第二电压，电压信号拉高节点被拉高至第一电压，电压信号拉低节点被拉低至第二电压。
具体的在第二时刻，输入信号STV为高电平(6V)，第一时钟信号CK为高电平(6V)，第二时钟信号CKB为低电平(-6V)。输出信号OUT为低电平(-6V)。电压信号拉高节点PU变为更高的电平(6V左右)，电压信号拉低节点PD节点自举至更低的电平(-13V左右)。
在第三时刻，输入信号为第一电压，第一时钟信号为第二电压，第二时钟信号为第一电压，通过所述栅极扫描驱动电路10控制输出信号为第一电压，电压信号拉高节点为第二电压，电压信号拉低节点为第一电压。
具体的在第三时刻，输入信号STV为高电平，第一时钟信号CK为低电平，第二时钟信号CKB为高电平。输出信号OUT为高电平，并且此后一直为高电平。电压信号拉高节点PU为低电平(-6V)，电压信号拉低节点PD为高电平(8V)。
本申请实施例中，在所述栅极扫描驱动方法通过所述栅极扫描驱动电路10中的所述输出电位保持子电路220对电压信号拉高节点PU的电平进行预拉高动作。电压信号拉高节点PU的电平进行预拉高之后，使得电压信号拉低节点PD的二次自举拉低的电平更低。所述栅极扫描电路10中晶体管快速打开进入深线性区，快速使所述栅极扫描驱动电路10的输出信号OUT变为低电平并较好的保持一定时间，增强输出信号OUT的驱动能力。
本申请还提供一种显示装置，其特征在于，包括如上述任一项所述的栅极扫描驱动电路10。所述显示装置包括所述栅极驱动电路10、像素单元或者像素结构，以及其他显示器件(如触控器件)。
本实施例中，所述显示装置可以为智能手机、平板电脑、车载音响或者其他的应用所述显示面板的显示装置。比如所述显示装置还可以是智能广告牌或者其他应用所述显示面板的地方。所述显示面板可以是硬屏OLED或者柔性OLED，具体的可以根据所述基板选取不同的材料进行区分。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种栅极扫描驱动电路（10），其特征在于，包括：
输入子电路（100），用于提供输入信号；
控制子电路（200），与所述输入子电路（100）连接，用于在时钟信号控制下将输入信号拉高至第一电压，或者在时钟信号控制下将输入信号拉低至第二电压；以及
输出子电路（300），与所述控制子电路（200）连接，用于将经过所述控制子电路（200）处理的信号变为输出信号进行输出；
其中，所述控制子电路（200）包括电压调节控制子电路（210）和输出电位保持子电路（220）；
所述电压调节控制子电路（210）的一端与所述输入子电路（100）连接，用于在时钟信号控制下将输入信号拉高至第一调整电压或者拉低至第二调整电压；
所述输出电位保持子电路（220）与所述电压调节控制子电路（210）的另一端连接，用于将所述第一调整电压拉高至所述第一电压，或者用于将所述第二调整电压拉低至所述第二电压，所述输出电位保持子电路（220）包括：第一时钟信号输入端、第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第一电平信号输入端；
所述第一时钟信号输入端分别与所述第六晶体管的源极和所述第八晶体管的漏极连接；所述第六晶体管的栅极与所述第八晶体管的漏极连接；所述第六晶体管的漏极分别与所述第八晶体管的栅极和所述第七晶体管的源极连接；
所述第七晶体管的栅极与所述第九晶体管的栅极连接；所述第七晶体管的漏极连接至所述第一电平信号输入端；所述第九晶体管的漏极与所述第八晶体管的源极连接；所述第九晶体管的源极连接至所述第一电平信号输入端；
所述第九晶体管的栅极与所述电压调节控制子电路（210）的第一节点（213）连接；所述第九晶体管的漏极与所述电压调节控制子电路（210）的第二节点（214）连接。
2.如权利要求1所述的栅极扫描驱动电路（10），其特征在于，所述电压调节控制子电路（210）包括：下拉控制信号子电路（211）和上拉控制信号子电路（212）；
所述下拉控制信号子电路（211）的第一端分别与所述输入子电路（100）和所述第一节点（213）连接；所述下拉控制信号子电路（211）的第二端与所述第一时钟信号输入端连接；所述下拉控制信号子电路（211）的第三端与所述第二节点（214）连接。
3.如权利要求2所述的栅极扫描驱动电路（10），其特征在于，所述输出子电路（300）包括：上拉输出子电路（310）和下拉输出子电路（320）；
所述上拉输出子电路（310）的第一端与所述第一电平信号输入端连接；所述上拉输出子电路（310）的第二端与所述第一节点（213）连接；所述上拉输出子电路（310）的第三端与第二电平信号输入端；所述上拉输出子电路（310）的第四端与输出信号端连接；
所述下拉输出子电路（320）的第一端与所述输出信号端连接；所述下拉输出子电路（320）的第二端与所述第二节点（214）连接；所述下拉输出子电路（320）的第三端与所述第二电平信号输入端连接；所述下拉输出子电路（320）的第四端与第二电平信号输入端连接；所述下拉输出子电路（320）的第五端与第二时钟信号输入端。
4.如权利要求3所述的栅极扫描驱动电路（10），其特征在于，所述上拉输出子电路（310）包括：所述第一电平信号输入端、电压信号拉高节点、所述第二电平信号输入端、第十晶体管、第一电容和第二电容；
所述第一电容的一端与所述第一电平信号输入端连接；所述第一电容的另一端与所述电压信号拉高节点连接；
所述第二电容的一端与所述电压信号拉高节点连接；所述第二电容的另一端与所述第二电平信号输入端连接；
所述第十晶体管的栅极与所述电压信号拉高节点连接；所述第十晶体管的源极与所述输出信号端连接；所述第十晶体管的漏极与所述第一电平信号输入端连接。
5.如权利要求4所述的栅极扫描驱动电路（10），其特征在于，所述下拉输出子电路（320）包括：所述第二电平信号输入端、电压信号拉低节点、第二时钟信号输入端、第十一晶体管、第十二晶体管和第三电容；
所述第十二晶体管的漏极与所述第二节点（214）连接；所述第十二晶体管的栅极与所述第二电平信号输入端连接；所述第十二晶体管的源极与所述电压信号拉低节点连接；
所述第三电容的一端与所述电压信号拉低节点连接；所述第三电容的另一端与所述第二电平信号输入端连接；
所述第十一晶体管的栅极与所述电压信号拉低节点连接；所述第十一晶体管的漏极与所述输出信号端连接；所述第十一晶体管的源极与所述第二时钟信号输入端连接。
6.如权利要求2-5中任一项所述的栅极扫描驱动电路（10），其特征在于，所述晶体管均为P型晶体管。
7.如权利要求2-5中任一项所述的栅极扫描驱动电路（10），其特征在于，所述第一时钟信号输入端和第二时钟信号输入端输入的信号为互补的时钟脉冲信号。
8.一种像素驱动方法，其特征在于，包括多个如权利要求1-7中任一项所述的栅极扫描驱动电路（10），每一个所述栅极扫描驱动电路（10）与一个像素单元连接，用于控制所述像素单元按照第一电压或者第二电压进行显示；
所述像素驱动方法包括：
在第一时刻，控制所述栅极扫描驱动电路（10）的输入信号为第二电压，第一时钟信号为第二电压，第二时钟信号为第一电压，控制所述栅极扫描驱动电路（10）的输出信号为第一电压，电压信号拉高节点被拉高至第一调整电压，电压信号拉低节点被拉低至第二调整电压；
在第二时刻，控制所述栅极扫描驱动电路（10）的输入信号为第一电压，第一时钟信号为第一电压，第二时钟信号为第二电压，控制所述栅极扫描驱动电路（10）的输出信号为第二电压，电压信号拉高节点被拉高至第一电压，电压信号拉低节点被拉低至第二电压；
在第三时刻，控制所述栅极扫描驱动电路（10）的输入信号为第一电压，第一时钟信号为第二电压，第二时钟信号为第一电压，控制所述栅极扫描驱动电路（10）的输出信号为第一电压，电压信号拉高节点为第二电压，电压信号拉低节点为第一电压。
9.一种显示装置，其特征在于，包括如权利要求1-7中任一项所述的栅极扫描驱动电路（10）。
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