CN111834204B - 半导体结构的制备方法 - Google Patents

Abstract

本发明提供了一种半导体结构的制备方法，包括：提供一衬底，所述衬底中形成浅沟槽隔离结构，并在所述衬底上依次形成多晶硅层、硬质掩模层、抗反射层和图形化的光阻层；对所述图形化的光阻层的表面进行硬化处理；在所述图形化的光阻层的表面形成氧化层并进行硬化处理，并重复若干次；以所述图形化的光阻层作为掩模刻蚀所述抗反射层，以形成图形化的抗反射层；以所述图形化的光阻层作为掩模刻蚀所述硬质掩模层，以形成图形化的硬质掩模层，并去除所述图形化的光阻层；以所述图形化的硬质掩模层作为掩模，刻蚀所述多晶硅层。本发明以保证硬质掩模层具有一定的厚度和完整的顶部样貌。

Description

半导体结构的制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法。

背景技术

在CMOS图形传感器平台工艺技术中，在多晶硅层刻蚀之后需要进行离子注入，离子注入是一种向衬底引入可控制数量的杂质，以改变其电学性能的方法。对衬底进行离子注入，需要在多晶硅层上保留较厚的硬质掩模层作为阻挡层，以防止多晶硅层受离子注入的影响，因此在多晶硅层刻蚀后需要保证硬质掩模层具有一定的厚度和完整的顶部样貌。

发明内容

本发明的目的在于提供一种半导体结构的制备方法，以保证硬质掩模层具有一定的厚度和完整的顶部样貌。

为了达到上述目的，本发明提供了一种半导体结构的制备方法，包括：

提供一衬底，所述衬底中形成浅沟槽隔离结构，并在所述衬底上依次形成多晶硅层、硬质掩模层、抗反射层和图形化的光阻层；

对所述图形化的光阻层的表面进行硬化处理；

在所述图形化的光阻层的表面形成氧化层并进行硬化处理，并重复若干次；

以所述图形化的光阻层作为掩模刻蚀所述抗反射层，以形成图形化的抗反射层；

对所述图形化的光阻层的表面及所述图形化的抗反射层的表面进行硬化处理；

在所述图形化的光阻层的表面及所述图形化的抗反射层的表面形成氧化层并进行硬化处理，并重复若干次；

以所述图形化的光阻层作为掩模刻蚀所述硬质掩模层，以形成图形化的硬质掩模层，并去除所述图形化的光阻层；

以所述图形化的硬质掩模层作为掩模，刻蚀所述多晶硅层。

可选的，在所述硬质掩模层完成刻蚀后，对所述图形化的硬质掩模层进行横向刻蚀，以使所述图形化的硬质掩模层变窄。

可选的，对所述硬质掩模层进行横向刻蚀的刻蚀气体包括四氟化碳和三氟甲烷。

可选的，所述硬质掩模层为氧化硅层、氮化硅层和氧化硅层的叠层。

可选的，采用等离子体工艺进行硬化处理。

可选的，所述离子体工艺的工艺气体为溴化氢气体。

可选的，所述氧化层的材料包括二氧化硅。

可选的，采用干法刻蚀工艺刻蚀所述多晶硅层，所述干法刻蚀工艺的工艺气体包括溴化氢气体和氧气。

可选的，采用干法等离子体去胶工艺去除所述图形化的光阻层。

可选的，所述抗反射层的材质包括硅、碳、氮、锆、钛、铈及铪中的一种或多种。

在本发明提供的一种半导体结构的制备方法，先通过在图形化的光阻层的表面进行初次硬化，加强图形化的光阻层的耐刻蚀性，防止图形化的光阻层被刻蚀过量；其次通过在图形化的光阻层的表面形成氧化层再硬化处理，并重复若干次，进一步的加强图形化的光阻层的耐刻蚀性，进一步防止图形化的光阻层被刻蚀过量；再在抗反射层刻蚀后，重复进行硬化和形成氧化层，加强图形化的光阻层和图形化的抗反射层的耐刻蚀性，保证在多晶硅层刻蚀后硬质掩模层的顶部样貌不存在缺陷和衬底上不产生多晶硅残留。

在硬质掩模层刻蚀后，对其进行横向刻蚀，保证多晶硅层刻蚀后的图形与未固化处理的图形化的光阻层的图形一致，不会整体结构在工艺中发生变化，保证工艺一致性。

附图说明

图1为多晶硅层刻蚀后硬质掩模层的顶部样貌存在缺陷的剖面示意图；

图2为多晶硅层刻蚀后衬底上产生残留的剖面示意图；

图3为本发明一实施例中半导体结构的制备流程图；

图4A为本发明一实施例中未在图形化的光阻层的表面形成硬化层的剖面示意图；

图4B为本发明一实施例中图形化的光阻层的表面经过硬化处理和形成氧化层后的剖面示意图；

图4C为本发明一实施例中图形化的光阻层的表面及图形化的抗反射层的表面经过硬化处理和形成氧化层后的剖面示意图；

图4D为本发明一实施例中形成图形化的硬质掩模层后的剖面示意图；

图4E为本发明一实施例中刻蚀多晶硅层后的剖面示意图；

其中，附图标记为：

101’-衬底；102’-浅沟槽隔离结构；103’-图形化的多晶硅层；104’-图形化的第一氧化硅层；105’-图形化的氮化硅层；201’-残留物；101-衬底；102-浅沟槽隔离结构；103-图形化的多晶硅层；104-图形化的第一氧化硅层；105-图形化的氮化硅层；401-多晶硅层；402-第一氧化硅层；403-氮化硅层；404-第二氧化硅层；405-抗反射层；406-图形化的光阻层；407-硬化层；404A-图形化的第二氧化硅层；405A-图形化的抗反射层。

具体实施方式

请参照图1，在现有技术中，在衬底101’上依次形成的多晶硅层、第一氧化硅层、氮化硅层、第二氧化硅层、抗反射层和图形化的光阻层，刻蚀完成后图形化的氮化硅层105’的顶部样貌存在缺陷。由于在衬底101’内的浅沟槽隔离结构102’和衬底101’平面存在高度差，会导致抗反射层涂布厚度存在厚度差，为保证抗反射层刻蚀充分，常需要较大的抗反射层刻蚀量，在形成图形化的多晶硅层103’和图形化的第一氧化硅层104’后，会导致图形化的氮化硅层105’的顶部样貌存在缺陷。

请参照图2，在现有技术中，当抗反射层刻蚀量较小时，在形成图形化的多晶硅层103’后，会导致衬底101’上有残留物201’，残留物201’易造成电性能问题。

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图3为本实施例提供的半导体结构的制备流程图，图4A为本实施例提供的未在图形化的光阻层的表面形成硬化层的剖面示意图；图4B为本实施例提供的图形化的光阻层的表面经过硬化处理和形成氧化层后的剖面示意图，图4C为本实施例提供的图形化的光阻层的表面及图形化的抗反射层的表面经过硬化处理和形成氧化层后的剖面示意图，图4D为本实施例提供的形成图形化的硬质掩模层后的剖面示意图，图4E为本实施例提供的刻蚀多晶硅层后的剖面示意图。

本发明提供了一种半导体结构的制备方法，以保证硬质掩模层具有一定的厚度和完整的顶部样貌。请参考图3，包括：

步骤S1：提供一衬底，在衬底中形成浅沟槽隔离结构，并在衬底上依次形成多晶硅层、硬质掩模层、抗反射层和图形化的光阻层；

步骤S2：对图形化的光阻层的表面进行硬化处理；

步骤S3：在图形化的光阻层的表面形成氧化层并进行硬化处理，并重复若干次；

步骤S4：以图形化的光阻层作为掩模刻蚀抗反射层，以形成图形化的抗反射层；

步骤S5：对图形化的光阻层的表面及图形化的抗反射层的表面进行硬化处理；

步骤S6：在图形化的光阻层的表面及图形化的抗反射层的表面形成氧化层并进行硬化处理，并重复若干次；

步骤S7：以图形化的光阻层作为掩模刻蚀硬质掩模层，以形成图形化的硬质掩模层，并去除图形化的光阻层；

步骤S8：以图形化的硬质掩模层作为掩模，刻蚀多晶硅层。

下面结合剖面示意图对本发明半导体结构的制备方法进行更详细的描述，其中图示了本发明的优选实施例。

参照图4A，执行步骤S1，提供一衬底101，在衬底101中形成浅沟槽隔离结构102，并在衬底101上依次形成多晶硅层401、硬质掩模层、抗反射层405和图形化的光阻层406。在衬底101中制造形成浅沟槽隔离结构102，浅沟槽隔离结构102与衬底101表面存在一定的高度差，浅沟槽隔离结构102用于将衬底101中不同的有源区域隔离。在衬底101和浅沟槽隔离结构102上形成多晶硅层401，多晶硅层401用于形成半导体器件的高压区域。在多晶硅层401上形成硬质掩模层，硬质掩模层为氧化硅层、氮化硅层和氧化硅层的叠层，具体是在多晶硅层401上依次形成第一氧化硅层402、氮化硅层403和第二氧化硅层404，硬质掩模层在刻蚀后续工艺离子注入中作为阻挡层。在第二氧化硅层404上形成抗反射层405，在曝光中，由于在刻蚀形成的垂直侧墙表面，反射光会进入不需要曝光的图形化的光阻层406中就会形成反射切口，抗反射层405用于减小反射光对图形化的光阻层406的损伤，抗反射层405的材质包括硅、碳、氮、锆、钛、铈及铪中的一种或多种。图形化的光阻层406由曝光和显影工艺进行图形化，图形化的光阻层406使抗反射层405和硬质掩模层在刻蚀后形成相同的图形。

在本实施例中，浅沟槽隔离结构102深度为

为厚度单位埃，多晶硅层401厚度为

硬质掩模层厚度为

抗反射层405厚度为

图形化的光阻层406厚度为

浅沟槽隔离结构102和衬底101表面存在高度存在缺陷，高度差值大约在

所以导致抗反射层405涂布厚度存在大约

的差值，上述提及的厚度、深度和高度差值示实际情况而定。

参考图4B，执行步骤S2：采用等离子工艺对图形化的光阻层406的表面进行硬化处理。在本实施例中，等离子工艺的工艺气体采用溴化氢，溴化氢气体的流量是50SCCM～150SCCM，其中SCCM为流量单位，表示1分钟的气体流量为50毫升～150毫升。在等离子工艺的能量源提供800W～1200W的功率下将溴化氢气体转换为溴离子和氢离子，溴离子和氢离子轰击图形化的光阻层406的表面，对图形化的光阻层406的表面进行5S～10S的初始硬化处理，使图形化的光阻层406的表面硬化。本实施例中涉及的气体流量、能量源功率和硬化处理的时间跟图形化的光阻层406的厚度和高度差值有关，具体参数跟实际情况相关，比如能量源的功率大于1200W，可以减小硬化时间等。

参考图4B，执行步骤S3：在初始硬化处理后，采用等离子工艺在图形化的光阻层406的表面形成氧化层，在本实施例中，等离子工艺的工艺气体采用50SCCM～100SCCM的四氯化硅气体和100SCCM～150SCCM的氧气，在等离子工艺的能量源提供的800W～1200W的功率下，在经过初次硬化处理的图形化的光阻层406的表面沉积氧化物形成氧化层，沉积氧化物的时间为5S～10S。氧化物为二氧化硅，由于多晶硅层401中主要是硅、氧化硅或氮化硅，此处的氧化物为二氧化硅，可以避免引入其他氧化物，而生成不必要的副产物。本实施例中涉及的气体流量、能量源功率和沉积氧化物的时间跟图形化的光阻层406的厚度和高度差值有关，具体参数与实际情况相关。

进一步地，在形成氧化层后，对氧化层进行硬化处理，具体是采用等离子工艺对氧化层进行硬化处理，等离子工艺的工艺气体采用50SCCM～150SCCM的溴化氢，在等离子工艺的能量源提供800W～1200W的功率下，对氧化层的表面进行5S～10S的硬化处理，使氧化层硬化。由于溴化氢气体只会对图形化的光阻层406的表面进行硬化，难以深入图形化的光阻层406内进行硬化，单纯进行表面硬化，图形化的光阻层406的耐刻蚀性较低，所以在图形化的光阻层406的表面形成氧化层再对氧化层进行硬化可以加强图形化的光阻层406的耐刻蚀性，防止图形化的光阻层406被刻蚀过量。

进一步地，在图形化的光阻层406的表面第一次沉积氧化物形成第一氧化层且进行硬化后，为了进一步加强图形化的光阻层406的硬化效果，则重复若干次在图形化的光阻层406的表面上形成氧化层和硬化处理。具体是在经过硬化后的第一氧化层上，采用等离子工艺在第一氧化层上形成第二氧化层，等离子工艺的工艺气体采用50SCCM～100SCCM的四氯化硅气体和100SCCM～150SCCM的氧气，在等离子工艺的能量源提供的800W～1200W的功率下，在第一氧化层的表面沉积氧化物形成第二氧化层，沉积氧化物的时间为5S～10S。本实施例中，针对图形化的光阻层406厚度为

为了保证图形化的光阻层406的耐刻蚀性和多晶硅刻蚀后硬质掩模层的厚度，本实施例中选择重复3次～5次形成氧化层和进行硬化处理，每一次形成氧化层都是在前一层已硬化的氧化层上形成，形成新氧化层后都需进行硬化，其中每一次的氧化物沉积条件和硬化条件都相同，直至最后一层氧化层的硬化结束，在图形化的光阻层406的表面形成一层较厚的硬化层407，即完成图形化的光阻层406的固化处理。本实施例中重复3次～5次形成氧化层和进行硬化处理步骤，但不限于此，重复的次数与高度差和图形化光阻层的厚度有关，重复的次数示实际情况而定。

请参照图4C，执行步骤S4：在图形化的光阻层406硬化结束后，以图形化的光阻层406作为掩模刻蚀抗反射层，以形成图形化的抗反射层405A。

请参照图4C，执行步骤S5：在抗反射层刻蚀完毕后，图形化的光阻层406的表面的硬化层407受影响，图形化的光阻层406厚度减薄，对图形化的光阻层406的表面及图形化的抗反射层405A的表面进行硬化处理。具体做法是重复步骤2的实施方式对图形化的光阻层406的表面及图形化的抗反射层405A的表面进行硬化处理，所采用的工艺条件、工艺气体类型、气体流量和能量源功率均与步骤2相同，以加强图形化的光阻层406的表面和图形化的抗反射层405A的表面的耐刻蚀性。

请参照图4C，执行步骤S6：在经过硬化后的图形化的光阻层406的表面及图形化的抗反射层405A的表面形成氧化层和进行硬化处理，并重复若干次，在图形化的光阻层406的表面和图形化的抗反射层405A的表面形成硬化层407，具体做法是重复步骤S3的实施方式向图形化的光阻层406的表面及图形化的抗反射层405A的表面形成氧化层和进行硬化处理，并重复若干次，所采用的工艺条件、工艺气体类型、气体流量和能量源功率均与步骤3相同，以进一步加强图形化的光阻层406的表面和图形化的抗反射层405A的表面的耐刻蚀性。

请参照图4D，执行步骤S7：以图形化的光阻层作为掩模刻蚀硬质掩模层，以形成图形化的硬质掩模层，图形化的硬质掩模层包括图形化的第一氧化硅层104、图形化的氮化硅层105和图形化的第二氧化硅层404A。在完成硬质掩模层的刻蚀后，采用干法等离子体去胶工艺去除剩余的图形化的光阻层。

进一步地，由于图形化的光阻层的表面和图形化的抗反射层的表面形成了较厚的硬化层407，图形化的光阻层和图形化的抗反射层的宽度加宽，在刻蚀后，图形化的硬质掩模层的宽度也会变宽，所以需要对图形化的的硬质掩模层进行横向刻蚀，以使其变窄和未固化处理的图形化的光阻层的宽度一致。采用等离子体工艺对图形化的的硬质掩模层进行横向刻蚀，等离子体工艺的工艺气体采用50SCCM～100SCCM的四氟化碳气体和10SCCM～30SCCM三氟甲烷气体，在等离子体工艺的能量源400W～800W的功率下，对图形化的硬质掩模层进行横向刻蚀。本实施中，气体流量和能量源功率与图形化的硬质掩模层的宽度和能量源功率有关，气体流量大小和能量源功率大小与实际情况有关。

请参考图4E，执行步骤S8：对多晶硅层进行刻蚀，以图形化的硬质掩模层作为掩模，刻蚀多晶硅层，形成图形化的多晶硅层103，形成图形化的多晶硅层103后刻蚀掉图形化的第二氧化硅层404A，最终在衬底101上依次形成图形化的多晶硅层103、图形化的第一氧化硅层104和图形化的氮化硅层105。采用干法等离子体工艺对对多晶硅层进行刻蚀，干法等离子体工艺的工艺气体采用50SCCM～100SCCM的溴化氢气体和2SCCM～10SCCM的氧气，干法等离子体工艺的能量源将溴化氢气体和氧气转换为等离子体对多晶硅层进行刻蚀。在本实施例中，为了让刻蚀后续工艺离子注入不影响刻蚀后的多晶硅层，要保证多晶硅层刻蚀后的硬质掩模层具有1200SCCM～1500SCCM的厚度。本实施中，气体流量与多晶硅层厚度、能量源功率有关，气体流量大小和能量源功率大小视实际情况而定。

综上，本发明提供了一种半导体结构的制备方法，先通过在图形化的光阻层的表面进行初次硬化，加强图形化的光阻层的耐刻蚀性，防止图形化的光阻层被刻蚀过量；其次通过在图形化的光阻层的表面形成氧化层再硬化处理，并重复若干次，进一步的加强图形化的光阻层的耐刻蚀性，进一步的防止图形化的光阻层被刻蚀过量；再则在抗反射层刻蚀后，重复进行硬化和形成氧化层，加强图形化的光阻层和图形化的抗反射层的耐刻蚀性，最终保证在多晶硅层刻蚀后硬质掩模层的顶部样貌不存在缺陷和衬底上不产生多晶硅残留；在硬质掩模层刻蚀后，对其进行横向刻蚀，保证多晶硅层刻蚀后的图形与未固化处理的图形化的光阻层的图形一致，不会整体结构在工艺中发生变化，保证工艺一致性。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：

提供一衬底，所述衬底中形成浅沟槽隔离结构，并在所述衬底上依次形成多晶硅层、硬质掩模层、抗反射层和图形化的光阻层，所述浅沟槽隔离结构与所述衬底的表面具有高度差，所述抗反射层的顶面平整，且所述抗反射层的厚度具有厚度差；

对所述图形化的光阻层的表面进行硬化处理；

在所述图形化的光阻层的表面形成氧化层并进行硬化处理，并重复若干次；

以所述图形化的光阻层作为掩模刻蚀所述抗反射层，以形成图形化的抗反射层；

对所述图形化的光阻层的表面及所述图形化的抗反射层的表面进行硬化处理；

在所述图形化的光阻层的表面及所述图形化的抗反射层的表面形成氧化层并进行硬化处理，并重复若干次；

以所述图形化的光阻层作为掩模刻蚀所述硬质掩模层，以形成图形化的硬质掩模层，并去除所述图形化的光阻层；

以所述图形化的硬质掩模层作为掩模，刻蚀所述多晶硅层。

2.如权利要求1所述的半导体结构的制备方法，其特征在于，在所述硬质掩模层完成刻蚀后，对所述图形化的硬质掩模层进行横向刻蚀，以使所述图形化的硬质掩模层变窄。

3.如权利要求2所述的半导体结构的制备方法，其特征在于，对所述硬质掩模层进行横向刻蚀的刻蚀气体包括四氟化碳和三氟甲烷。

4.如权利要求1所述的半导体结构的制备方法，其特征在于，所述硬质掩模层为氧化硅层、氮化硅层和氧化硅层的叠层。

5.如权利要求1所述的半导体结构的制备方法，其特征在于，采用等离子体工艺进行硬化处理。

6.如权利要求5所述的半导体结构的制备方法，其特征在于，所述离子体工艺的工艺气体为溴化氢气体。

7.如权利要求1所述的半导体结构的制备方法，其特征在于，所述氧化层的材料包括二氧化硅。

8.如权利要求1所述的半导体结构的制备方法，其特征在于，采用干法刻蚀工艺刻蚀所述多晶硅层，所述干法刻蚀工艺的工艺气体包括溴化氢气体和氧气。

9.如权利要求1所述的半导体结构的制备方法，其特征在于，采用干法等离子体去胶工艺去除所述图形化的光阻层。

10.如权利要求1所述的半导体结构的制备方法，其特征在于，所述抗反射层的材质包括硅、碳、氮、锆、钛、铈及铪中的一种或多种。

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