CN111816625B - 多层芯片堆叠结构和多层芯片堆叠方法 - Google Patents

Abstract

本发明的实施例提供了一种多层芯片堆叠结构和多层芯片堆叠方法，涉及芯片堆叠技术领域。该多层芯片堆叠结构包括基板、第一类芯片、第一塑封体和多个第二类芯片。第一类芯片设于基板上并与基板电连接，第一塑封体封装第一类芯片。第一塑封体上设有多个台阶部，多个第二类芯片包括第一芯片和第二芯片，每个台阶部上至少层叠设置第一芯片和第二芯片，第一芯片设于台阶部上，第二芯片设于第一芯片远离台阶部的一侧；并且每个第二类芯片均与基板电连接。该多层芯片堆叠结构支撑稳定，结构紧凑，体积小，打线容易，连接可靠。

Description

多层芯片堆叠结构和多层芯片堆叠方法

技术领域

本发明涉及芯片堆叠技术领域，具体而言，涉及一种多层芯片堆叠结构和多层芯片堆叠方法。

背景技术

现有芯片堆叠技术中，大多采用FOW（flow over wire，线上流动）叠装技术或者叠模（Stack-Die）技术进行堆叠，芯片堆叠越高，顶层芯片打线越难以控制，容易造成打线不稳定；并且现有技术中多采用错位叠装工艺，芯片倾斜叠装，结构不稳定，易塌陷；且采用现有堆叠技术，封装结构的整体尺寸较大，不利于电子产品的小型化设计。

发明内容

本发明的目的包括，例如，提供了一种多层芯片堆叠结构和多层芯片堆叠方法，打线容易，连接可靠，结构紧凑、稳定，体积小。

本发明的实施例可以这样实现：

第一方面，本发明实施例提供一种多层芯片堆叠结构，包括基板、第一类芯片、第一塑封体和多个第二类芯片；

所述第一类芯片设于所述基板上并与所述基板电连接，所述第一塑封体封装所述第一类芯片；

所述第一塑封体上设有台阶部，所述多个第二类芯片包括第一芯片和第二芯片，所述台阶部上层叠设置所述第一芯片和所述第二芯片，所述第一芯片设于所述台阶部上，所述第二芯片设于所述第一芯片远离所述台阶部的一侧；并且所述第一芯片和所述第二芯片均与所述基板电连接。

在可选的实施方式中，所述第一芯片采用倒装，所述台阶部上设有贯通所述台阶部的导电柱，所述导电柱的一端与所述基板电连接，另一端露出所述台阶部，并与所述第一芯片电连接。

在可选的实施方式中，所述第一芯片上设有第一焊盘和第二焊盘，所述第一焊盘通过所述导电柱与所述基板电连接，所述第二焊盘通过导电柱与所述基板电连接，或者，所述第二焊盘与下一层的台阶部上的所述第二芯片连接。

在可选的实施方式中，所述第二芯片采用正装方式设于所述第一芯片远离所述台阶部的一侧。

在可选的实施方式中，所述第二芯片远离所述第一芯片的一侧设有第三焊盘、第四焊盘和第五焊盘，所述第三焊盘通过导线与基板电连接，或者所述第三焊盘通过导线与下一层的台阶部上的所述第二芯片电连接；

所述第四焊盘通过导线与上一层的台阶部上的所述第二芯片电连接，所述第五焊盘与上一层的台阶部上的所述第一芯片电连接。

在可选的实施方式中，所述基板上还设有第三芯片，所述第三芯片设于所述第一塑封体的外周，和所述基板相邻的所述台阶部上的所述第一芯片倒装设于所述台阶部和所述第三芯片上，所述第三芯片通过导线与所述基板电连接。

在可选的实施方式中，还包括第二塑封体，所述第二塑封体设于所述基板上，用于封装所述第一塑封体和所述第二类芯片。

第二方面，本发明实施例提供一种多层芯片堆叠方法，包括：

在基板上贴装第一类芯片；

形成塑封所述第一类芯片的第一塑封体；

在所述第一塑封体上设置台阶部；

在所述台阶部上贴装第二类芯片。

其中，所述第二类芯片包括第一芯片和第二芯片；在所述台阶部上层叠设置所述第一芯片和所述第二芯片，所述第一芯片倒装设于所述台阶部上，所述第二芯片正装设于所述第一芯片远离所述台阶部的一侧；所述第二芯片通过导线与所述基板电连接。

在可选的实施方式中，还包括形成塑封所述第二类芯片和所述第一塑封体的第二塑封体。

在可选的实施方式中，所述在所述第一塑封体上设置台阶部的步骤包括：

在所述台阶部上开设通孔；

在所述通孔内填充导电材料，形成导电柱，以使所述台阶部上的所述第二类芯片通过导电柱与所述基板电连接。

在可选的实施方式中，所述在所述台阶部上贴装第二类芯片的步骤包括：

所述第一芯片采用倒装方式设置，所述第二芯片采用正装方式设置；

所述第一芯片上设有第一焊盘和第二焊盘，所述第一焊盘通过所述导电柱与所述基板电连接，所述第二焊盘通过所述导电柱与所述基板电连接，或者，所述第二焊盘与下一层的台阶部上的所述第二芯片连接；

所述第二芯片远离所述第一芯片的一侧设有第三焊盘、第四焊盘和第五焊盘，所述第三焊盘通过导线与基板电连接，或者所述第三焊盘通过导线与下一层的台阶部上的所述第二芯片电连接；

所述第四焊盘通过导线与上一层的台阶部上的所述第二芯片电连接，所述第五焊盘与上一层的台阶部上的所述第一芯片电连接。

本发明实施例的有益效果包括，例如：

该多层芯片堆叠结构通过在基板上先塑封第一类芯片，形成第一塑封体。在第一塑封体上设置台阶部，通过在台阶部上层叠设置第一芯片和第二芯片，台阶部对第一芯片起到支撑作用，第一芯片和第二芯片均与基板电连接，结构紧凑，堆叠后产品尺寸小，打线容易，结构稳定，不易塌陷。

该多层芯片堆叠方法，先在基板上设置第一类芯片，并形成封装第一类芯片的第一塑封体，以第一塑封体作为支撑，在第一塑封体上设置台阶部，用于层叠第二类芯片，整个堆叠工艺简单，节约原料，打线方便，结构稳定，产品尺寸较小。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明具体实施例提供的多层芯片堆叠结构的一种堆叠方式剖面结构示意图；

图2为本发明具体实施例提供的多层芯片堆叠结构的另一种堆叠方式的结构示意图；

图3为本发明具体实施例提供的多层芯片堆叠结构的第一塑封体的一种结构示意图；

图4为本发明具体实施例提供的多层芯片堆叠结构的第一种第二类芯片的堆叠结构示意图；

图5为本发明具体实施例提供的多层芯片堆叠结构的第二种第二类芯片堆叠结构示意图；

图6为本发明具体实施例提供的多层芯片堆叠方法的步骤框图；

图7为本发明具体实施例提供的多层芯片堆叠方法的制程示意图一；

图8为本发明具体实施例提供的多层芯片堆叠方法的制程示意图二；

图9为本发明具体实施例提供的多层芯片堆叠方法的制程示意图三；

图10为本发明具体实施例提供的多层芯片堆叠方法的制程示意图四；

图11为本发明具体实施例提供的多层芯片堆叠方法的制程示意图五；

图12为本发明具体实施例提供的多层芯片堆叠方法的制程示意图六；

图13为本发明具体实施例提供的多层芯片堆叠方法的制程示意图七。

图标：100-多层芯片堆叠结构；110-基板；120-第一类芯片；130-第一塑封体；131-导电柱；133-台阶部；1301-凸台；135-安装面；136-顶面；137-底面；138-外周面；140-第二类芯片；141-第一芯片；142-第二芯片；145-第三芯片；146-导线；150-第二塑封体；160-锡球；151-第一焊盘；152-第二焊盘；153-第三焊盘；154-第四焊盘；155-第五焊盘；161-保护膜。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。

随着半导体行业的快速发展，用户对电子产品的要求也越来越高，既希望电子产品微型化、薄型化设计，又希望产品性能与内存越来越高。因此，半导体封装结构采用多个芯片叠装，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小，提高功能集成度以及提升产品性能。

目前的堆叠技术中，主要有以下几种：

芯片叠模技术（Stack-Die），这种方式芯片倾斜贴装，芯片越叠越高时，顶层芯片打线越长，打线越难以控制，容易造成打线不稳定，出现桥接或断线等，并且产品封装尺寸较大。

芯片线上流动叠装技术（FOW，flow over wire），这种叠装方式，芯片叠装后，芯片打线到顶端叠装芯片时，打线越长越难以控制，容易造成打线不稳定，出现桥接或断线，整体产品封装尺寸较大。

无论采用叠模技术（Stack-Die）或者FOW叠装技术，芯片越叠越高，产品封装尺寸就越大；芯片越叠越高，封装工艺就越多，封装过程中的材料用的越多，导致成本就越高。此外，现有技术中还有采用错位叠层封装技术，这种方式芯片左右倾斜贴装，芯片越叠越高，左右芯片倾斜度就越大，芯片底层结构就越不稳定，从而导致堆叠芯片结构塌陷或倒塌，产品损坏。

为了克服现有技术中的至少一个缺陷，本发明实施例提出了一种多层芯片堆叠结构100以及多层芯片堆叠方法，使得产品结构稳定，不易塌陷，打线容易，节约成本，减小封装尺寸。

请参考图1，本发明实施例提供一种多层芯片堆叠结构100，包括基板110、第一类芯片120、第一塑封体130和多个第二类芯片140。其中，第一类芯片120是指存储芯片或记忆芯片，可以统称为控制芯片；第二类芯片140可以是各类功能芯片，包括但不限于图像识别芯片、指纹识别芯片或其它芯片等，该多层芯片堆叠结构100可适用于叠装产品，包括但不限于记忆卡或存储卡等，这里不作具体限定。

第一类芯片120设于基板110上并与基板110电连接，第一塑封体130设于基板110靠近第一类芯片120的一侧，用于封装第一类芯片120。第一塑封体130上设有一个或多个台阶部133，其中图1示出了一层台阶部133，图2示出了两层台阶部133，当然，台阶部133的数量还可以是三层、四层或者更多，这里不作具体限定。多个第二类芯片140包括第一芯片141和第二芯片142，每个台阶部133上层叠设置第一芯片141和第二芯片142，第一芯片141设于台阶部133上，第二芯片142设于第一芯片141远离台阶部133的一侧；需要说明的是，这里的层叠设置应当理解为第二芯片142的下表面贴装于第一芯片141的上表面。其中，第一芯片141采用倒装方式设置，第二芯片142采用正装方式设置，即第一芯片141为倒装芯片，第二芯片142为正装芯片；并且每个第一芯片141和第二芯片142均与基板110电连接，这里可以表示直接电连接或间接电连接。这样，第一塑封体130对第二类芯片140起到稳定的支撑作用，整体结构稳定，不易倒塌或塌陷；并且通过设置台阶部133，降低相邻两层堆叠的第二类芯片140的高度差，打线更加容易，电性连接稳定，整体封装尺寸较小，结构紧凑，体积小，节约封装原材料，降低成本。需要说明的是，文中的电连接可以是直接电性连接，也可以是间接电性连接。

参考图3，结合图1，第一塑封体130包括顶面136、底面137和位于顶面136和底面137之间的外周面138，底面137与基板110连接，顶面136和底面137相对设置，在外周面138上设有多个台阶部133，多个台阶部133可沿周向设置，不限于前、后、左、右侧面，为了提高芯片集成度，根据实际第二类芯片140的叠装数量，台阶部133可以在第一塑封体130的顶面136和底面137之间设置多层，多层之间具有相应的高度差，这样可以缩短正装芯片的打线距离，打线更容易，连接更可靠。图3中仅示出了一层台阶部133的情形，当然，顶面136上也可以层叠第二类芯片140，因此也可以将顶面136看作一层台阶部133。需要说明的是，同一高度上的同一层台阶部133可以是一个连续的环形凸台，也可以是一个凸台或多个沿周向间隔设置的凸台。若为一个连续的环形凸台，其上可设置一组层叠的第一芯片141和第二芯片142，或者也可以间隔设置多组层叠的第一芯片141和第二芯片142。若为一个凸台，则在该凸台上可以设置一组或多组层叠的第一芯片141和第二芯片142。若为多个沿周向间隔设置的凸台，则可以在每个凸台上分别设置一组层叠的第一芯片141和第二芯片142，这里不作具体限定。本实施例中，可以理解为同一层台阶部133上，设置了两个凸台1301，分别位于第一塑封体130的左、右两侧。两侧的每个凸台1301上分别设置一组层叠的第一芯片141和第二芯片142，两侧的第一芯片141和第二芯片142的贴装方式相似。可选的，第一芯片141和第二芯片142也可以同时采用正装方式设置，分别采用打线的形式与基板110电连接。

可选的，每个台阶部133上设有贯通台阶部133的导电柱131，导电柱131的一端与基板110电连接，另一端露出台阶部133，并与第一芯片141电连接。为了缩短导电柱131的长度，导电柱131尽量与基板110垂直设置。可选地，每个台阶部133上贴装第一芯片141的安装面135为平面，提高第一芯片141安装的稳定性，且该安装面135大致与基板110平行，使得导电柱131的高度与安装面135到基板110的距离大致相等。这样，既有利于第一芯片141贴装的稳定性，又能提高第一芯片141与基板110电连接的稳定性，同时，有利于缩减整个封装尺寸。

结合图4，本实施例中，第一芯片141为倒装芯片，第一芯片141上设有第一焊盘151和第二焊盘152，第一焊盘151相对靠近第一塑封体130的中心，第二焊盘152相对靠近第一塑封体130的边缘。第一焊盘151通过导电柱131与基板110电连接，第二焊盘152通过导电柱131与基板110电连接；或者，当台阶部133的数量为多层时，上一层台阶部133上的第二焊盘152与相邻的下一层的台阶部133上的第二芯片142连接。可选地，第一焊盘151和第二焊盘152设置呈凸点，类似金属焊球，利用共晶焊原理，使得该凸点结构与导电柱131连接，该凸点结构的材质可以包括但不限于金球、锡球、合金球或铜球等，只要能满足共晶焊原理即可。通过该凸点结构能够大幅提升芯片的传输速率和传输的信号质量，从而解决相同芯片情况下，利用打线芯片，线弧对信号以及速率的传输影响。

第二芯片142采用正装芯片，第二芯片142上间隔设有第三焊盘153、第四焊盘154和第五焊盘155，其中，第四焊盘154设于第三焊盘153和第五焊盘155之间，第三焊盘153相对第五焊盘155更加远离第一塑封体130的中心，即第三焊盘153相对设于台阶部133的外侧，即远离第一塑封体130的中心的一侧。第三焊盘153通过导线146与基板110电连接，或者，当台阶部133的数量为多层时，上一层台阶部133上的第三焊盘153通过导线146与相邻的下一层的台阶部133上的第二芯片142的第四焊盘154电连接。第四焊盘154通过导线146与相邻上一层的台阶部133上的第二芯片142的第三焊盘153电连接，第五焊盘155与上一层的台阶部133上的第一芯片141的第二焊盘152焊接。可以理解，本实施例中的倒装芯片上设有两个焊盘，即第一焊盘151和第二焊盘152；本实施例中的正装芯片上设有三个焊盘，即第三焊盘153、第四焊盘154和第五焊盘155。

本实施例中，顶面136可作为一层台阶部133，其上设置了两组第二类芯片140，即两组层叠的第一芯片141和第二芯片142。在其他可选的实施方式中，若需要塑封的第二类芯片140的数量较少，根据实际需要，顶面136上可以仅设置一组层叠的第一芯片141和第二芯片142；或者，顶面136上的两组第一芯片141和第二芯片142也可以省略。相应地，若实际产品中需要塑封的第二类芯片140的数量较多，也可以在顶面136设置三组、四组或更多组第一芯片141和第二芯片142；或者，也可以在图4的基础上，在顶面136上再倒装一个第一芯片141，第一芯片141的第一焊盘151和第二焊盘152分别通过导电柱131与基板110连接，如图5，这里不作具体限定。

进一步地，为了在一个基板110上集成更多的芯片，基板110上在第一塑封体130的外围还设有第三芯片145，结合图1，第三芯片145以正装方式贴于基板110上，相当于正装芯片，第三芯片145远离基板110的一侧间隔设有第三焊盘153、第四焊盘154和第五焊盘155，第三芯片145的第三焊盘153通过打线的方式与基板110连接，打线采用的导线146包括但不限于金线、铜线、银线或合金线等，这里不作具体限定。可选地，第三芯片145贴装后，第三芯片145远离基板110的一侧表面与和基板110相邻的一层台阶部133的安装面135齐平，和基板110相邻的一层台阶部133上的第一芯片141同时倒装于该台阶部133和第三芯片145上。和基板110相邻的一层台阶部133上的第一芯片141的第一焊盘151通过导电柱131与基板110电连接，第二焊盘152与第三芯片145的第五焊盘155焊接。和基板110相邻的一层台阶部133上的第二芯片142正装设于第一芯片141远离该层台阶部133的一侧，第二芯片142的第三焊盘153与第三芯片145的第四焊盘154以打线方式通过导线146电连接。这样即实现和基板110相邻的一层台阶部133上的第二类芯片140与第三芯片145的连接。

需要说明的是，若和基板110相邻的一层台阶部133定义为第一层台阶，依次往远离基板110的方向朝上，则还可以有第二层台阶、第三层、第四层台阶等，如此依次向上堆叠，每一层台阶上均设有一个倒装芯片和一个正装芯片。这样，每次打线的高度仅仅是上一层台阶与下一层台阶之间的高度差，打线容易且连接可靠。而传统堆叠技术中需要在顶层芯片与基板110之间进行打线，打线高度高，难度大，连接易出现桥接或断线。文中的“上一层台阶”、“下一层台阶”可以这样理解，比如第二层的上一层台阶即为第三层台阶，第四层的下一层台阶即为第三层台阶。此外，本实施例中提及的第一芯片141、第二芯片142和第三芯片145，可以是相同的芯片，也可以是不同的芯片，为了方便描述，将其区分为“第一、第二、第三”等，这里不作具体限定。

进一步地，在基板110上靠近第一类芯片120的一侧设置第二塑封体150，第二塑封体150设于基板110上，用于封装第一塑封体130和第二类芯片140，对第二类芯片140和第一塑封体130起到保护作用。此外，基板110远离第二塑封体150的一侧设置锡球160，用于与其它电路板电连接。

本发明实施例提供的多层芯片堆叠结构100，利用第一塑封体130作为支撑，在第一塑封体130上设置一层或多层台阶部133，以堆叠多个第二类芯片140，提高芯片集成度。每层台阶部133上分别采用倒装设置第一芯片141和正装方式设置第二芯片142，结构更加紧凑，产品整体封装尺寸小，打线更容易，结构稳定，降低封装成本。

请参考图6，本发明实施例提供一种多层芯片堆叠方法，用于制造前述的多层芯片堆叠结构100，其主要步骤包括：

S100：在基板110上贴装第一类芯片120。请参考图7，利用激光或金刚石将整片晶圆（wafer）沿着切割道切割成单颗第一类芯片120，即控制芯片，控制芯片背面贴有线上可流动膜（FOW膜），利用银浆将控制芯片贴装在基板110表面上，通过烘烤方式，将FOW膜固化，达到控制芯片固定在基板110表面。利用导线146如铜线、合金线或金线等，通过打线方式实现控制芯片与基板110线路相连。

S200：形成塑封第一类芯片120的第一塑封体130。利用塑封机台将连接好的控制芯片保护起来，在基板110靠近控制芯片的一侧形成第一塑封体130。第一塑封体130可以采用压力注塑或印刷填充等方式形成，这里不作具体限定。

S300：在第一塑封体130上设置台阶部133。请参考图8和图9，采用激光开槽方式在第一塑封体130上设置台阶部133。详细地，先用保护膜161保护基板110设有控制芯片的一侧表面，防止开槽过程中基板110表面被污染，再利用激光在第一塑封体130上开槽形成台阶部133。再在台阶部133的安装面135上开设通孔，通孔从台阶部133的安装面135贯通至基板110表面，以使基板110表面的焊点露出，通过在通孔内填充导电材料，比如导电胶、金、银浆、铜浆或锡等，形成导电柱131，达到导电柱131与基板110表面焊点相连。最后，去除保护膜161。需要说明的是，台阶部133的开设数量和尺寸根据实际需要贴装的第二类芯片140的数量和尺寸而定，每个台阶部133的安装面135均开设通孔并在通孔内填充导电材料，形成导电柱131，实现导电柱131的一端与基板110焊点电连接，导电柱131的另一端用于与台阶部133上贴装的倒装芯片（第二类芯片140中的一种）电连接。

S400：在台阶部133上贴装第二类芯片140。请参考图10，本实施例中，第二类芯片140包括第一芯片141和第二芯片142，基板110上还设有第三芯片145；其中，第一芯片141采用倒装芯片，第二芯片142和第三芯片145采用正装芯片。倒装芯片的底部设有第一焊盘151和第二焊盘152，正装芯片的顶部设有第三焊盘153、第四焊盘154和第五焊盘155。

可选地，首先利用银浆，将第三芯片145贴装在基板110表面上，通过烘烤银浆，以使第三芯片145固定在基板110上；第三芯片145的第三焊盘153通过打线与基板110电连接。

请参考图11，在与基板110相邻的一层台阶部133（第一层台阶部）上贴装第一芯片141和第二芯片142。第一芯片141采用倒装方式，第一芯片141的第一焊盘151与导电柱131焊接，通过导电柱131与基板110电连接；第一芯片141的第二焊盘152与第三芯片145的第五焊盘155焊接，通过第三芯片145与基板110电连接。第二芯片142采用正装方式，利用银浆把第二芯片142层叠贴装在第一芯片141上远离台阶部133的一侧，通过烘烤银浆实现第二芯片142固定在第一芯片141上，第二芯片142的第三焊盘153通过打线方式与第三芯片145的第四焊盘154电连接。这样，即完成了和基板110相邻的一层台阶部133上的第一芯片141和第二芯片142的贴装。

继续在相邻的上一层台阶部133（第二层台阶部）上层叠设置第一芯片141和第二芯片142。请参考图12，若把和基板110相邻的一层台阶部133看作第一层台阶部，则第一层台阶部的上一层为第二层台阶部，图12所示的结构中，由于仅示出了一层台阶部133，第一塑封体130的顶面136可看作第二层台阶部，即在第一塑封体130的顶面136倒装设置第一芯片141，该第一芯片141的第一焊盘151与导电柱131焊接，通过导电柱131与基板110电连接；该第一芯片141的第二焊盘152与下一层台阶部133上的第二芯片142的第五焊盘155焊接，通过下一层的第二芯片142实现与基板110电连接。顶面136上的第二芯片142采用正装方式，利用银浆把第二芯片142贴装在该层的第一芯片141上远离第一塑封体130的一侧，通过烘烤银浆实现第二芯片142固定在第一芯片141上，顶面136的第二芯片142的第三焊盘153通过打线方式与下一层的第二芯片142的第四焊盘154电连接。

若台阶部133有多层，则类似地，依次在上一层的台阶部133上再层叠设置第一芯片141和第二芯片142，上一层的第一芯片141即倒装芯片中，第一焊盘151通过导电柱131与基板110电连接，第二焊盘152与下一层的第二芯片142的第五焊盘155连接。第二芯片142即正装芯片中，第三焊盘153通过打线方式与下一层的第二芯片142的第四焊盘154电连接，第四焊盘154通过打线方式与上一层的第二芯片142的第三焊盘153电连接，第五焊盘155与上一层的第一芯片141的第二焊盘152焊接。每一层的堆叠方式与上述步骤均相同，这里不再详细赘述。

S500：形成塑封第二类芯片140和第一塑封体130的第二塑封体150。请参考图13，使用塑封料，在基板110设有第二类芯片140的一侧设置第二塑封体150，将堆叠好的多个第二类芯片140保护起来。第二塑封体150可以采用压力注塑或印刷填充等方式形成，这里不作具体限定。

最后，在基板110背面即基板110远离第一塑封体130和第二塑封体150的一侧植锡球160。在第二塑封体150上印字，利用激光将所需要的字符刻在第二塑封体150表面；利用切割刀，将塑封好的产品，切成单颗；再将切割好的单颗产品放入盘中，打包出库。

本发明实施例提供的多层芯片堆叠方法，通过先在基板110上贴装第一类芯片120，并形成保护第一类芯片120的第一塑封体130；再在第一塑封体130上设置台阶部133，用于贴装第二类芯片140；每个台阶部133上设有与基板110连接的导电柱131，每个台阶部133设置一个正装芯片和一个倒装芯片，倒装芯片的底部设置第一焊盘151和第二焊盘152，第一焊盘151用于与通过导电柱131与基板110连接，第二焊盘152用于与下一层的正装芯片连接；正装芯片上设有第三焊盘153、第四焊盘154和第五焊盘155，其中，第三焊盘153用于与基板110或下一层的正装芯片打线连接，第四焊盘154用于与上一层的正装芯片打线连接，第五焊盘155用于与上一层的倒装芯片连接。这样设置，结构紧凑、稳定，打线容易，电连接可靠，且使用更少的封装材料，降低成本，产品整体封装尺寸较小，芯片集成度高。

综上所述，本发明实施例提供的一种多层芯片堆叠结构100和多层芯片堆叠方法，具有以下几个方面的有益效果：

该多层芯片堆叠结构100和多层芯片堆叠方法，利用第一塑封体130起到支撑作用，提高芯片堆叠强度，在第一塑封体130上形成台阶部133，台阶部133的开设位置和数量根据实际情况而定，能够实现更多芯片数量的堆叠，减小产品整体的封装尺寸。通过在第一塑封体130上开设通孔，并在通孔内填充导电材料形成导电柱131，用于实现倒装芯片和基板110的电连接。倒装芯片底部的第一焊盘151和第二焊盘152采用凸点结构，利用共晶焊原理，达到倒装芯片与导电柱131相连，能大幅提升芯片传输速率和信号传输质量。本实施例中采用的新型多层芯片的堆叠结构及堆叠方法，可以实现多芯片集成在一个基板110上，提高芯片集成度，并且减少封装流程，减少所需的封装材料，降低封装成本。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种多层芯片堆叠结构，其特征在于，包括基板、第一类芯片、第一塑封体和多个第二类芯片；

所述第一类芯片设于所述基板上并与所述基板电连接，所述第一塑封体封装所述第一类芯片；

所述第一塑封体上设有台阶部，所述多个第二类芯片包括第一芯片和第二芯片，每个所述台阶部上层叠设置所述第一芯片和所述第二芯片，所述第一芯片设于所述台阶部上，所述第二芯片采用正装方式设于所述第一芯片远离所述台阶部的一侧；并且所述第一芯片和所述第二芯片均与所述基板电连接；

所述第二芯片远离所述第一芯片的一侧设有第三焊盘、第四焊盘和第五焊盘，所述第三焊盘通过导线与基板电连接，或者所述第三焊盘通过导线与下一层的台阶部上的所述第二芯片电连接；

所述第四焊盘通过导线与上一层的台阶部上的所述第二芯片电连接，所述第五焊盘与上一层的台阶部上的所述第一芯片电连接。

2.根据权利要求1所述的多层芯片堆叠结构，其特征在于，所述第一芯片采用倒装，所述台阶部上设有贯通所述台阶部的导电柱，所述导电柱的一端与所述基板电连接，另一端露出所述台阶部，并与所述第一芯片电连接。

3.根据权利要求2所述的多层芯片堆叠结构，其特征在于，所述第一芯片上设有第一焊盘和第二焊盘，所述第一焊盘通过所述导电柱与所述基板电连接，所述第二焊盘通过导电柱与所述基板电连接，或者，所述第二焊盘与下一层的台阶部上的所述第二芯片连接。

4.根据权利要求1所述的多层芯片堆叠结构，其特征在于，所述基板上还设有第三芯片，所述第三芯片位于所述第一塑封体的外周；与所述基板相邻的一层台阶部上的所述第一芯片倒装设于所述台阶部和所述第三芯片上，所述第三芯片通过导线与所述基板电连接。

5.根据权利要求1至4中任一项所述的多层芯片堆叠结构，其特征在于，还包括第二塑封体，所述第二塑封体设于所述基板上，用于封装所述第一塑封体和所述第二类芯片。

6.一种多层芯片堆叠方法，其特征在于，包括：

在基板上贴装第一类芯片；

形成塑封所述第一类芯片的第一塑封体；

在所述第一塑封体上设置台阶部；

在所述台阶部上贴装第二类芯片；其中，所述第二类芯片包括第一芯片和第二芯片；在所述台阶部上层叠设置所述第一芯片和所述第二芯片，所述第一芯片设于所述台阶部上，所述第二芯片采用正装方式设于所述第一芯片远离所述台阶部的一侧；所述第二芯片通过导线与所述基板电连接；

所述第二芯片远离所述第一芯片的一侧设有第三焊盘、第四焊盘和第五焊盘，所述第三焊盘通过导线与基板电连接，或者所述第三焊盘通过导线与下一层的台阶部上的所述第二芯片电连接；

所述第四焊盘通过导线与上一层的台阶部上的所述第二芯片电连接，所述第五焊盘与上一层的台阶部上的所述第一芯片电连接。

7.根据权利要求6所述的多层芯片堆叠方法，其特征在于，所述在所述第一塑封体上设置台阶部的步骤包括：

在所述台阶部上开设通孔；

在所述通孔内填充导电材料，形成导电柱，以使所述台阶部上的所述第二类芯片通过导电柱与所述基板电连接。

8.根据权利要求7所述的多层芯片堆叠方法，其特征在于，所述在所述台阶部上贴装第二类芯片的步骤包括：

所述第一芯片采用倒装方式设置；

所述第一芯片上设有第一焊盘和第二焊盘，所述第一焊盘通过所述导电柱与所述基板电连接，所述第二焊盘通过所述导电柱与所述基板电连接，或者，所述第二焊盘与下一层的台阶部上的所述第二芯片连接。

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