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CN111816140B - 用于调节显示装置亮度的电路结构及显示控制电路 - Google Patents

用于调节显示装置亮度的电路结构及显示控制电路 Download PDF

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CN111816140B CN202010276100.2A CN202010276100A CN111816140B CN 111816140 B CN111816140 B CN 111816140B CN 202010276100 A CN202010276100 A CN 202010276100A CN 111816140 B CN111816140 B CN 111816140B
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Abstract

本发明涉及一种具有嵌入式非易失性存储器的显示驱动系统。该系统包括用于调整显示装置亮度的电路结构，包括：非易失性存储器阵列，其具有多个存储单元，所述存储单元用于存储所述显示装置的亮度数据，以及亮度调节电路，用于接收待被显示在所述显示装置上的图像数据。亮度调节电路直接连接到非易失性存储器阵列，以从非易失性存储器阵列接收显示装置的亮度数据，并且根据显示装置的亮度数据调节图像数据。

Description

用于调节显示装置亮度的电路结构及显示控制电路
技术领域
本发明总体涉及集成电路，尤其涉及显示驱动。
背景技术
显示驱动集成电路(DDIC)包括一类集成电路，用于在特定的微处理器/ 微控制器/专用集成电路(ASIC)/接口与特定的显示装置之间提供接口功能。该显示装置包括但不限于液晶显示器(LCD)、发光二极管(LED)显示器、有机发光二极管(OLED)显示器等。显示驱动器通常采用行业标准的通用接口接收命令和数据，并且生成具有适当电压/电流/时序的信号，以使显示器显示所需的图像。
OLED显示器正在进入主流移动设备。对于此类应用，期望实现低成本，小尺寸和高性能的DDIC。图1示出了传统显示驱动器系统100的框图。该显示驱动器系统100包括移动工业处理器接口(MIPI)102，数字信号压缩(DSC)编码器104，数据缓冲器(Dbuf)106，静态随机存取存储器(SRAM)108，DSC 解码器110，屏幕色彩管理(SCM)模块112，边缘调节模块114，子像素渲染 (SPR)模块116，去mura(de-mura)模块118，闪存120，另一个SRAM 122，反伽玛(伽玛校正)模块124，时序控制(T-con)模块126，模拟电路128，通用输入/输出(GPIO)接口130和显示面板132。
MIPI 102定义了主机(图像数据的源)和显示系统100(图像数据的目的地) 之间的串行总线和通信协议。MIPI 102可以将接收到的图像/像素数据转发到 DSC编码器104和数据缓冲器106。DSC编码器104用于以DSC标准对像素数据进行编码/压缩，并且将编码后的像素数据发送至数据缓冲器106。数据缓冲器106将以DSC标准进行压缩的像素数据临时存储在SRAM 108中。然后将压缩的像素数据依次转发到DSC解码器110，DSC解码器以DSC标准把下一个可用像素数据解码为像素/RGB数据。屏幕颜色管理模块112接收RGB数据/信号，并将原始颜色空间的颜色转换为与显示面板132(例如，OLED显示器)相关联的指定颜色空间(由设计者或用户指定)的颜色。
边缘调节模块114用于基于显示面板132(例如，用于移动设备的显示器) 的特定形状(例如，边框/凹口部分)来处理像素数据。例如，边缘调节模块114 可以去除图像的边/边缘部分处的一些像素数据，从而使得图像可以被正确地显示在移动电话上。子像素渲染块116用于通过使用显示面板132的底层物理特性分别渲染RGB像素来增加显示面板132的分辨率。
去mura模块118用于校准整个屏幕上的亮度数据，并使用该数据来计算每个像素的校正，以实现显示面板132更均匀的亮度/外观。由于制造差异，显示面板132的每个像素在给定相同驱动条件的情况下彼此之间可能具有轻微的亮度差。例如，当相同的驱动电压或电流施加至显示面板132的各个像素时，各个像素可能呈现出不同的亮度，从而降低了用户的视觉体验。去mura模块118 设计为校正这种差异。为了实现这一点，显示系统100还包括闪存120和SRAM 122。闪存120用于存储显示面板132的mura信息。例如，基于每个单独的显示面板的亮度度量来生成mura信息。mura信息经闪存120的输入/输出120-1 被写入闪存120。当显示面板132通电时，将数据从闪存120读取到SRAM 122 中。当在去mura模块118处读取到图像数据时，通过SRAM的输入/输出122-1 将mura信息输出到去mura模块118，去mura模块118随后使用该mura信息来校准图像数据的亮度数据。。
去伽玛模块124用于变换帧/图像数据并且提供亮度和输入电压之间的非线性关系。然后将图像数据发送到T-Con模块126和模拟电路128。T-Con块126 是用于模拟电路128的控制电路，其产生用于驱动显示面板132的像素的电压/ 电流。来自模拟电路128的驱动信号经由GPIO接口130被发送到显示面板132，以驱动显示面板132的像素。
发明内容
本发明的一个方面提供用于调节显示装置亮度的电路结构。该电路结构包括：具有多个存储单元的非易失性存储器阵列，所述存储单元用于存储所述显示装置的亮度数据，以及亮度调节电路，用于接收待被显示在所述显示装置上的图像数据。亮度调节电路直接连接到非易失性存储器阵列，以从非易失性存储器阵列获得显示装置的亮度数据，并基于显示装置的亮度数据调节图像数据。
在一些实施例中，该电路结构还包括存储器控制电路，所述存储器控制电路连接到非易失性存储器阵列并且用于控制非易失性存储器阵列的操作。在一些实施例中，该电路结构还包括输入/输出接口，该输入/输出接口连接到存储器控制电路并且用于从电路结构的外部接收亮度数据。
在一些实施例中，存储器控制电路和输入/输出接口均内嵌于亮度调节电路中。
在一些实施例中，非易失性存储器阵列包括：电阻性随机存取存储器，相变随机存取存储器，铁电随机存取存储器以及自旋力矩转移磁性随机存取存储器中的一种。
在一些实施例中，非易失性存储器阵列是一次性可编程存储器。在一些实施例中，非易失性存储器阵列包括冗余存储器部分，该冗余存储器部分用于在以所述亮度数据对所述一次性可编程存储器进行编程之后校正所述亮度数据的错误。在一些实施例中，非易失性存储器阵列包括多个存储体，其中，所述亮度调节电路用于从所述多个存储体并行接收一组数据，并且串行输出与所述一组数据对应的像素数据。
在另一方面，提供了一种显示控制电路。所述显示控制电路包括：输入接口，用于接收待被显示在显示装置上的图像数据；以及电路结构，用于调节图像数据以生成调节后的图像数据；输出接口，用于向所述显示装置输出基于所述调节后图像数据生成的显示信号。该电路结构包括：具有多个存储单元的非易失性存储器阵列，所述存储单元用于存储所述显示装置的亮度数据，以及亮度调节电路，用于接收待被显示在显示装置上的所述图像数据。亮度调节电路直接连接到非易失性存储器阵列，以从非易失性存储器阵列获得显示装置的亮度数据，并基于显示装置的亮度数据调节图像数据。
在一些实施例中，显示控制电路还包括：数字信号压缩编码器，其连接到输入接口并且用于对从输入接口接收的图像数据进行编码以生成编码的图像数据；数据缓冲器，其连接到数字信号压缩编码器和输入接口，并且用于存储编码的图像数据和图像数据，以及数字信号压缩解码器，其连接到数据缓冲器并且用于解码所述编码图像数据。
在一些实施例中，数据缓冲器包括非易失性存储器。在一些实施例中，非易失性存储器是多次可编程存储器。在一些实施例中，非易失性存储器包括电阻性随机访问存储器，相变随机访问存储器，铁电随机访问存储器以及自旋力矩转移磁性随机存取存储器中的一种。
在参考附图考虑以下描述和权利要求后，本文发明的装置、系统和方法的上述和其他特征以及结构的相关元件的操作方法和功能将变得更加容易理解，所有这些构成本说明书的一部分。然而，应当明确地理解的是，附图仅出于说明和描述的目的，并且不旨在对本发明进行限制。应当理解的是，前面的一般性描述和下面的详细描述仅是示例性和说明性的，并不限制本发明。
附图说明
通过参考以下附图，可以更容易地理解本发明的非限制性实施例。
图1为传统显示驱动系统的框图。
图2为根据示例实施例的显示装置的框图。
图3为根据示例实施例的用于控制显示装置亮度的显示控制装置的框图。
图4为根据示例实施例的用于控制显示装置亮度的另一显示控制装置的框图。
图5为根据示例实施例的用于控制显示装置亮度的另一显示控制装置的框图。
图6为根据示例实施例的用于控制显示装置亮度的又一显示控制装置的框图。
图7为根据示例实施例的用于控制显示装置亮度的显示控制装置的框图，其中，该控制显示装置具有显示数据缓冲器。
具体实施方式
现在将参考附图描述本发明的非限制性实施例。应该理解的是，本发明的任何实施例的特定特征和方面可以与本发明的任何其他实施例的特定特征和方面一起使用和/或组合。还应该理解的是，这样的实施例仅作为示例，并且仅是对本发明范围内的少量实施例的说明。所属技术领域的技术人员，在对本发明揭露的技术方案和技术内容做任何形式的变型或修改，仍属于如所附权利要求书中进一步限定的本发明的精髓、保护范围和构思之内。
亮度的不均匀/mura效应在显示装置中很常见。例如，对于OLED显示器，每个像素都是一个单独的发光器，像素间的差异会导致整个屏幕/ 面板的亮度不均匀，也就是mura。这种效果导致用户视觉不均匀，需要减轻。通常，在OLED制造/测试过程中，可以测量和记录屏幕上的亮度数据。这些数据可用于计算对每个像素施加的电压/电流的单独校正，从而使显示器外观均匀。该过程称为mura校正或去mura。每个屏幕只记录一次亮度不均匀性，通常在屏幕的使用寿命期间不会显著变化。用于去mura目的的存储器容量与屏幕像素总数成正比。
本文发明的技术提供了一种解决方案，其中去mura模块的存储器可以被快速编程和读取并且具有良好的数据保留能力(至少在85℃保留10年)，以及移动应用读取期间功耗低和尺寸小。
下面将结合附图说明示例实施例。现在参考图2。图2是根据示例实施例的显示装置200的框图。显示装置200类似于图1的显示装置100。除了显示装置 200使用连接至数据缓冲器106的第一非易失性存储器(NVM)210以及连接至去mura模块118的第二非易失性存储器(NVM)220之外，显示装置200与图 1的设备类似。由于显示装置200的其他组件类似于显示装置100的组件，因此将不再提供这些组件的详细描述。去mura模块118和第二非易失性存储器 (NVM)220形成用于调节显示装置亮度的电路250。例如，电路250用于校正显示装置200的显示面板132的mura效应。
图3示出了根据示例实施例的用于控制显示装置的亮度的显示控制装置300 的框图。显示控制装置300包括一个或多个上游模块310，电路结构320和一个或多个下游模块330。上游模块310用于接收和处理用于显示装置的像素的图像数据。显示装置可以是LCD，LED或OLED面板，或者是当前已知的或在下文中开发的其他显示面板。电路结构320用于调节显示装置的亮度。在一些实施例中，电路结构320用于调节显示装置的亮度以校正显示装置上的mura效应。下游模块330用于进一步处理来自电路结构320的图像数据，以及基于图像数据生成驱动显示装置的驱动信号。
在一些实施例中，电路结构320包括具有多个存储单元的非易失性存储器阵列321，该多个存储单元用于存储显示装置的亮度/mura数据。在一些实施例中，显示装置的亮度数据包括显示装置的像素的亮度测量值。例如，亮度数据可以包括显示装置上所有像素的亮度测量值。电路结构320还包括亮度调节电路322。该亮度调节电路322用于从上游模块310接收待被在显示装置上显示的图像数据。在所示的实施例中，亮度调节电路322可以是去mura逻辑。当亮度调节电路322接收图像数据时，其从存储器阵列321获得亮度/mura数据，并校准图像数据以补偿整个显示装置上不均匀的亮度，从而在显示装置上显示改善的图像。如图3所示，亮度调节电路322直接连接到非易失性存储器阵列321，以从非易失性存储器阵列321接收显示装置的亮度数据，并且基于显示装置的亮度数据来调节图像数据。亮度/mura数据从非易失性存储器阵列321单向传输至亮度调节电路322。
在一些实施例中，电路结构320还包括控制电路323，该控制电路323连接到非易失性存储器阵列321并且用于控制非易失性存储器阵列321的操作。电路320还包括输入/输出(I/O)324，该输入/输出(I/O)324连接到存储器控制电路并且用于从电路结构320的外部接收亮度数据。例如，测量显示装置的亮度/mura数据，并经由I/O 324将其写入存储器阵列321。与包括去mura模块118，闪存120(具有其I/O 120-1)和SRAM 122(具有I/O 122-1)的去mura功能相比，用于调节亮度/mura效应的电路结构320消除了存储器(例如，存储器阵列321)和去mura逻辑322之间的接口。此外，电路结构320包括一个I/O接口324，而不是两个(图1中的I/O 120-1和122-1)以获得去mura 逻辑322的亮度/mura数据。这降低了用于校正mura效应的电路的复杂性。
在一些实施例中，非易失性存储器阵列321包括：电阻性随机存取存储器 (RRAM)，相变随机存取存储器(PCM)，铁电随机存取存储器(FeRAM)以及自旋力矩转移磁性随机存取存储器(STT-MRAM)中的一种。在一些实施例中，非易失性存储器阵列321是一次性可编程存储器。即，非易失性存储器阵列321只能被写入一次数据。在一些实施例中，非易失性存储器阵列321是可以被多次编程的多次可编程存储器。
在一些实施例中，当存储器阵列321包括电阻式随机存取存储器时，存储器阵列321上的每一个存储器单元可以包括一个晶体管(T)和一个电阻(R) (1T1R)。与传统的包括在存储单元中通常需要六个晶体管的SRAM的去mura 功能相比，存储阵列321消耗较少的芯片面积。此外，由于SRAM的操作需要待机功率，因此电路320也使用较少的功率，原因在于非易失性存储器阵列321 没有待机功率。非易失性存储器阵列321需要与SRAM阵列相当或更低的读取电流。此外，非易失性存储器阵列321具有比SRAM阵列更快的响应，这是因为，在传统的去mura功能中，需要将亮度/mura数据从闪存读取到SRAM阵列。电路结构320的另一个优点是它不包括闪存。
图4示出了根据示例实施例的用于控制显示装置的亮度的显示控制装置400 的框图。显示控制装置400包括一个或多个上游模块410，电路结构420和一个或多个下游模块430。上游模块410和下游模块430类似于图3的上游模块310 和下游模块330，其功能在此不再赘述。电路结构420用于调节显示装置的亮度。在一些实施例中，电路结构420用于调节显示装置的亮度以校正显示装置上的 mura效应。
在一些实施例中，电路结构420包括具有多个存储单元的非易失性存储器阵列421以及亮度调节电路422。该多个存储单元用于存储显示装置的亮度/ mura数据，以及亮度调节电路422经通信信道423直接连接至非易失性存储器阵列421。亮度调节电路422包括去mura逻辑，用于校正图像数据以补偿整个显示装置上不均匀的亮度。此外，用于非易失性存储器阵列421的控制电路和I /O接口均内嵌于亮度调节电路422中。显示装置的亮度/mura数据经包括用于非易失性存储器阵列421的控制电路和I/O接口的亮度调节电路422被写入非易失性存储器阵列421。当亮度调节电路422的去mura逻辑从上游模块410接收图像数据时，其从存储器阵列421获得亮度/mura数据，以计算显示装置的像素的校正像素亮度值。
在电路结构420中，因为用于非易失性存储器阵列421的控制电路和I/O 接口均内嵌于亮度调节电路422中，所以不存在用于存储器阵列421的外部I/ O。此外，可以使用亮度调节电路422中的I/O接口来对非易失性存储器阵列 421进行编程。该结构消除了对于用于非易失性存储器阵列421的外部I/O的需求，并且可以节省实现显示控制装置400的成本。因此，在通信信道423上实现双向传输。
图5示出了根据示例实施例的用于控制显示装置的亮度的又一显示控制装置500的框图。显示控制装置500包括一个或多个上游模块510，用于调节亮度的电路结构520以及一个或多个下游模块530。电路结构520包括非易失性存储器阵列521，亮度调节电路522，用于控制非易失性存储器阵列521的控制电路 523以及I/O接口524。
显示控制装置500类似于图3中的显示控制装置300，除了显示控制装置 500的非易失性存储器阵列521还包括冗余存储器部分521a。冗余存储器部分 521a用于在以亮度/mura数据对一次性可编程存储器521进行编程之后，校正亮度/mura数据。在一些情况下，亮度/mura数据可能被错误地写入非易失性存储器阵列521，或者非易失性存储器阵列521的一些单元中的亮度/mura数据可能由于例如故障单元而丢失。当这种情况发生时，在亮度/mura数据在非易失性存储器阵列521中进行编程之后，可以使用存储在冗余存储器部分521a中的数据来校正错误。在一些实施例中，可以使用算法来校正错误，所述算法包括但不限于低密度奇偶校验(LDPC)，循环码，汉明码等。
因为显示装置的像素以包括行和列的阵列布置，所以用于显示装置的像素的亮度/mura数据可以以类似的方式存储在非易失性存储器阵列(例如321、421 和521)中。在一些实施例中，在读取和写入操作期间依序访问存储有用于显示装置的像素的亮度/mura数据的非易失性存储器阵列。在一些实施例中，非易失性存储器阵列可以被划分为多个存储体以存储亮度/mura数据，使得亮度调节电路可以从多个存储体并行获得一组亮度数据并且串联输出与所述一组数据对应的像素数据。
图6示出了根据示例实施例的用于控制显示装置的亮度的另一显示控制装置600的框图。显示控制装置600包括非易失性存储器阵列621和用于提供显示装置色差校正的去mura逻辑622。非易失性存储器阵列621被划分为四个存储体621a(bank0)，621b(bank1)，621c(bank2)和621d(bank3)。应当理解的是，非易失性存储器阵列621可以被划分为多于或少于四个的存储体。举例而言，数据条目0-7是位于显示装置行中的像素1-8的亮度/mura数据。数据条目0和4(对应于像素1和5)被存储在存储体621a中；数据条目1和5(对应于像素2和6)被存储在存储体621b中；数据条目2和6(对应于像素3和7) 被存储在存储体621c中；数据条目3和7(对应于像素4和8)被存储在存储体621d中。在写入操作期间，可以将条目0-3并行或串行地写入存储体 621a-621d。也就是说，可以将四个亮度数据条目并行或串行地写入四个存储体中。在下一个写入操作中，条目4-7可以被并行或串行地写入到存储体621a-621d 中。
在读取操作期间，去mura逻辑622用于从存储体621a-621d并行获得数据条目0-3，并使用存储在其中的亮度数据来校准像素1-4的图像亮度数据。然后，去mura逻辑电路622串行输出像素1-4的像素亮度数据。也就是说，去mura 逻辑622用于从存储体并行地读取用于mura校正的亮度数据，并且串联输出像素亮度数据。该技术允许以低速并行访问多个亮度数据条目，并以正常的芯片时钟频率读取或写入数据以匹配吞吐量需求。在一些实施例中，这些技术有助于提高显示控制装置的速度和/或设计裕量。
图7示出了根据示例实施例的用于控制显示装置的亮度的另一显示控制装置700的框图，该另一显示控制装置700具显示数据缓冲装置。显示控制装置 700包括一个或多个上游模块710，显示数据缓冲装置720和一个或多个下游模块730。举例而言，上游模块710可以包括连接到输入接口(例如，图2中的 MIPI 102))的数字信号压缩编码器(例如，图2中的编码器104)并用于对从输入接口接收的图像数据进行编码以生成编码图像数据。显示数据缓冲装置720 连接到数字信号压缩编码器和输入接口，并且用于存储编码图像数据和图像数据。下游模块730可以包括连接到显示数据缓冲装置720的数字信号压缩解码器(例如，图2中的解码器110)并且用于对编码图像数据进行解码。
显示数据缓冲器装置720包括显示数据缓冲器721，非易失性存储器阵列 722和用于控制非易失性存储器阵列722的控制电路723。显示数据缓冲器721 可以将帧数据写入非易失性存储器阵列722中以及从非易失性存储器阵列722 中读取帧数据。为此，非易失性存储器阵列722为多次可编程存储器。在一些实施例中，非易失性存储器阵列722包括：电阻性随机存取存储器设备，相变随机存取存储器设备，铁电随机存取存储器设备以及自旋力矩转移磁性随机存取存储器中的一种。
尽管本文描述了所公开原理的示例和特征，但是在不脱离所公开实施例的精神和范围的情况下，可以进行变型，适应性变化和其他实现方式。同样，用语“包含”，“具有”，“含有”和“包括”以及其他类似形式在含义上是等同的，并且为开放式的，因为这些用语中的任何一个之后的一个或多个项均不是表示这些项的详尽清单，或者仅限于所列项。还必须注意，如本文和权利要求书中所使用的，单数形式的“一个”，“一种”和“该”包括复数引用，除非上下文另外明确指出。
此处足够详细地描述了本文所示的实施例，以使本领域技术人员能够实践所公开的教导。可以从中使用以及得出其他实施例，使得可以在不脱离本公开的范围的情况下进行结构和逻辑上的替换和改变。因此，不应在限制意义上理解详细描述，并且各种实施例的范围仅由权利要求书以及这些权利要求书所赋予的等同的全部范围来限定。

Claims (20)

1.一种用于调节显示装置亮度的电路结构，其特征在于，包括：
具有多个存储单元的非易失性存储器阵列，所述存储单元用于存储所述显示装置的亮度数据；以及
去mura逻辑，用于接收待显示在所述显示装置上的图像数据，
其中，所述去mura逻辑直接连接至所述非易失性存储器阵列以用于从所述非易失性存储器阵列获取所述显示装置的所述亮度数据，以及根据所述显示装置的所述亮度数据调节所述图像数据。
2.根据权利要求1所述的电路结构，其特征在于，还包括：
存储器控制电路，所述存储器控制电路连接至所述非易失性存储器阵列并且用于控制所述非易失性存储器阵列的操作。
3.根据权利要求2所述的电路结构，其特征在于，还包括：
输入/输出接口，所述输入/输出接口连接至所述存储器控制电路并且用于从所述电路结构的外部接收所述亮度数据。
4.根据权利要求3所述的电路结构，其特征在于，所述存储器控制电路和所述输入/输出接口均内嵌于所述去mura逻辑中。
5.根据权利要求1所述的电路结构，其特征在于，所述非易失性存储器阵列包括：电阻性随机存取存储器，相变随机存取存储器，铁电随机存取存储器以及自旋力矩转移磁性随机存取存储器中的一种。
6.根据权利要求1所述的电路结构，其特征在于，所述非易失性存储器阵列为一次性可编程存储器。
7.根据权利要求6所述的电路结构，其特征在于，所述非易失性存储器阵列包括冗余存储器部分，所述冗余存储器部分用于在以所述亮度数据对所述一次性可编程存储器进行编程之后校正所述亮度数据的错误。
8.根据权利要求1所述的电路结构，其特征在于，所述非易失性存储器阵列包括多个存储体，其中，所述去mura逻辑用于从所述多个存储体并行接收一组数据，并且串行输出与所述一组数据对应的像素数据。
9.一种显示控制电路，其特征在于，包括：
输入接口，用于接收待显示在显示装置上的图像数据；
电路结构，用于调节所述图像数据以生成调节后图像数据；以及
输出接口，用于向所述显示装置输出基于所述调节后图像数据生成的显示信号，
其中，所述电路结构包括：
具有多个存储单元的非易失性存储器阵列，所述存储单元用于存储所述显示装置的亮度数据；以及
去mura逻辑，用于接收待显示在显示装置上的所述图像数据，
其中，所述去mura逻辑直接连接至所述非易失性存储器阵列以用于从所述非易失性存储器阵列获取所述显示装置的所述亮度数据，以及基于所述显示装置的所述亮度数据调节所述图像数据。
10.根据权利要求9所述的显示控制电路，其特征在于，所述电路结构还包括：
存储器控制电路，所述存储器控制电路连接到所述非易失性存储器阵列并且用于控制所述非易失性存储器阵列的操作。
11.根据权利要求10所述的显示控制电路，其特征在于，所述电路结构还包括：
输入/输出接口，所述输入/输出接口连接至所述存储器控制电路并且用于从所述电路结构的外部接收所述亮度数据。
12.根据权利要求11所述的显示控制电路，其特征在于，所述存储器控制电路和所述输入/输出接口均内嵌于所述去mura逻辑中。
13.根据权利要求9所述的显示控制电路，其特征在于，所述非易失性存储器阵列包括：电阻性随机存取存储器，相变随机存取存储器，铁电随机存取存储器以及自旋力矩转移磁性随机存取存储器中的一种。
14.根据权利要求9所述的显示控制电路，其特征在于，所述非易失性存储器阵列为一次性可编程存储器。
15.根据权利要求14所述的显示控制电路，其特征在于，所述非易失性存储器阵列包括冗余存储器部分，所述冗余存储器部分用于在以所述亮度数据对所述一次性可编程存储器进行编程之后校正所述亮度数据的错误。
16.根据权利要求9所述的显示控制电路，其特征在于，所述非易失性存储器阵列包括多个存储体，其中，所述去mura逻辑用于从所述多个存储体并行接收一组数据，并且串行输出对应于所述一组数据的像素数据。
17.根据权利要求9所述的显示控制电路，其特征在于，还包括：
数字信号压缩编码器，所述数字信号压缩编码器连接至所述输入接口，并且用于对接收自所述输入接口的所述图像数据进行编码以生成编码图像数据；
数据缓冲器，所述数据缓冲器连接至所述数字信号压缩编码器和所述输入接口，并且用于存储所述编码图像数据和所述图像数据；以及
数字信号压缩解码器，所述数字信号压缩解码器连接至所述数据缓冲器并且用于解码所述编码图像数据。
18.根据权利要求17所述的显示控制电路，其特征在于，所述数据缓冲器包括非易失性存储器。
19.根据权利要求18所述的显示控制电路，其特征在于，所述非易失性存储器为多次可编程存储器。
20.根据权利要求18所述的显示控制电路，其特征在于，所述非易失性存储器包括：电阻性随机存取存储器，相变随机存取存储器，铁电随机存取存储器以及自旋力矩转移磁性随机存取存储器中的一种。
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