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CN111668216A - 用于操作超结晶体管器件的方法 - Google Patents

用于操作超结晶体管器件的方法 Download PDF

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CN111668216A CN202010153988.0A CN202010153988A CN111668216A CN 111668216 A CN111668216 A CN 111668216A CN 202010153988 A CN202010153988 A CN 202010153988A CN 111668216 A CN111668216 A CN 111668216A
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Abstract

公开了一种用于操作超结晶体管器件的方法和晶体管装置。该方法包括在二极管状态下操作超结晶体管器件，其中在二极管状态下操作超结晶体管器件包括在晶体管器件的至少一个晶体管单元(10)的漂移区(11)和与漂移区(11)的掺杂类型互补的掺杂类型的补偿区(21)之间施加不同于零的偏置电压(VDEP)。补偿区(21)邻接漂移区(11)，并且偏置电压(VDEP)的极性使得漂移区(11)和补偿区(21)之间的pn结被反向偏置。

Description

用于操作超结晶体管器件的方法
技术领域
本公开总体上涉及一种用于操作晶体管器件的方法，特别是用于将超结晶体管器件作为有源整流器来操作的方法。
背景技术
各种电子电路包括整流器元件。在开关模式功率转换器(降压转换器、升压转换器、反驰转换器、谐振转换器等)或用于驱动感应负载(电机、电磁阀等)的驱动电路中，整流器元件可以用于允许电感器换向。在许多应用中，MOSFET用作有源整流器元件，其也可以称为同步整流器元件。将MOSFET作为同步整流器操作可以包括：当MOSFET两端的电压具有第一极性时使MOSFET接通，以使MOSFET以正向导电状态操作；在电压的极性变为与第一极性相反的第二极性之前将MOSFET关断，并且当MOSFET两端的电压具有第二极性时，以二极管状态操作MOSFET。当内部体二极管正向偏置并且MOSFET关断时，MOSFET以二极管状态操作。
当MOSFET在二极管状态下操作时，在MOSFET的漂移区中存在既包括n型电荷载流子(电子)又包括p型电荷载流子(空穴)的电荷载流子等离子体。当MOSFET两端的电压的极性改变以使体二极管反向偏置时，这些电荷载流子必须在MOSFET阻断之前被去除。去除这些注入的电荷载流子与损耗(有时称为Qinj损耗)相关联。此外，当形成等离子体的电荷载流子已经被去除，使得MOSFET被阻断时，并且随着阻断MOSFET上的电压增加，在漂移区中形成耗尽区(空间电荷区)。形成该耗尽区与漂移区和主体区中的掺杂剂原子的电离相关联，并且因此，与在漂移区和主体区中的电荷载流子的存储相关联。在超结器件中，耗尽区还在与漂移区邻接的补偿区中扩展，并且具有与漂移区的掺杂类型互补的掺杂类型。为超结器件的漂移区和主体区以及补偿区充电与损耗(有时称为Qoss损耗)相关联，其中存储在器件中的电荷载流子的量越高和/或使体二极管反向偏置的电压的电压电平越高，这些损耗越高。与将MOSFET从二极管状态转换为阻断状态相关联的总损耗有时称为反向恢复损耗(Qrr损耗)。
在超结MOSFET中，与将器件从二极管状态转换为阻断状态相关联的损耗特别高，因此，认为超结MOSFET不适合用作整流器。需要减少诸如超结MOSFET的超结晶体管器件中的反向恢复损耗。
发明内容
一个示例涉及一种方法。该方法包括在二极管状态下操作超结晶体管器件，其中，在二极管状态下操作超结晶体管器件包括在晶体管器件的至少一个晶体管单元的漂移区和与漂移区的掺杂类型互补的掺杂类型的补偿区之间施加不同于零的偏置电压，其中补偿区邻接漂移区，并且其中，偏置电压的极性使得漂移区和补偿区之间的pn结被反向偏置。
另一示例涉及一种晶体管装置。该晶体管装置包括：晶体管器件，其具有耦合到偏置节点的偏置区、以及包括源极区、主体区和漂移区的至少一个晶体管单元；以及第一电子开关，其连接在偏置区和偏置节点(Q)之间，其中，晶体管器件和第一电子开关集成在共同的半导体主体中。
附图说明
下面参考附图解释示例。附图用于示出某些原理，因此仅示出了理解这些原理所必需的方面。附图未按比例绘制。在附图中，相同的附图标记表示相似的特征。
图1示出了根据一个示例的具有超结晶体管器件的晶体管装置；
图2示出了图1所示类型的超结晶体管器件的一个示例的水平截面图；
图3示出了图1所示的超结晶体管器件的修改；
图4A和图4B示出了图1和图3所示类型的超结晶体管器件的等效电路图；
图5示出了电子电路的一个示例，其中，晶体管器件被用作整流器元件；
图6示出了信号波形，该信号波形示出了用于操作图5所示的电子电路中的超结晶体管器件的方法的一个示例；
图7A和图7B示出了信号波形，该信号波形示出了用于操作图5所示的电子电路中的超结晶体管器件的方法的另一示例；
图8A示出了集成在同一半导体主体中的超结晶体管器件和第一电子开关的一个示例；
图8B示出了图8A所示的晶体管装置的电路图；
图8C示出了图8A所示的晶体管器件的修改；
图9示出了信号波形，该信号波形示出了将图8所示的晶体管装置作为图5所示类型的电子电路中的整流器元件来操作的方法的一个示例；
图10A示出了图8所示的晶体管装置的修改；
图10B示出了图10A所示的晶体管器件的修改；
图11示出了图8所示的晶体管装置的另一种修改；
图12示出了具有超结晶体管器件、第一电子开关和第二电子开关的晶体管装置；
图13A和图13B示出了图12中所示类型的晶体管装置的等效电路图；
图14示出了具有集成在一个半导体主体中的超结晶体管器件、第一电子开关和第二电子开关的晶体管装置的一个示例；
图15示出了图14中所示的晶体管装置的修改；
图16示出了其中集成有超结晶体管器件、第一电子开关和第二电子开关的半导体主体的垂直截面图；
图17示出了图16所示的晶体管装置的水平截面图；
图18示出了图17所示的晶体管装置的修改；
图19示出了其中集成有超结晶体管器件、第一电子开关和第二电子开关的半导体主体的另一示例的垂直截面图；以及
图20示出了根据另一示例的晶体管装置。
具体实施方式
在下面的详细描述中，参考了附图。附图形成说明书的一部分，并且出于说明的目的，示出了可以如何使用和实施本发明的示例。应当理解，除非另外特别指出，否则本文所述的各种实施例的特征可以彼此组合。
图1示意性地示出了具有晶体管器件的晶体管装置1。更具体地，图1示出了晶体管器件的一个示例的垂直截面图以及晶体管装置的其他器件的电路符号。晶体管器件包括具有第一表面101和与第一表面101相对的第二表面102的半导体主体100。第二表面102在半导体主体100的垂直方向z上与第一表面101间隔开。“垂直方向z”是垂直于第一和第二表面101、102的方向。根据一个示例，半导体主体100包括单晶半导体材料。单晶半导体材料的示例包括但不限于硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。
参考图1，晶体管器件包括多个晶体管单元10(其中，这些晶体管单元的轮廓在图1中由点划线示出)。这些晶体管单元10中的每个包括第一掺杂类型(第一导电类型)的漂移区11、第一掺杂类型的源极区12和与第一掺杂类型互补的第二掺杂类型(第二导电类型)的主体区22。主体区22将源极区12与漂移区11分开。此外，主体区22邻接漂移区11，从而在主体区22和漂移区11之间形成pn结。此外，栅极电极31被布置为与主体区22相邻，并且通过栅极电介质32与主体区22电绝缘。栅极电极32用于控制主体区22中的沿着源极区12与漂移区11之间的栅极电介质32的导电沟道。每个晶体管单元10还包括第一掺杂类型的漏极区13。漏极区13在晶体管器件的电流方向上与主体区22间隔开，并且通过漂移区11与主体区22分开。在图1所示的晶体管器件中，电流方向是半导体主体100的垂直方向。根据一个示例(图1中的虚线所示)，第一掺杂类型的缓冲区14布置在漏极区13和漂移区11之间。例如，缓冲区14具有比漂移区11低的掺杂浓度。
参考图1，晶体管器件可以被实施为超结晶体管器件。在该情况下，每个晶体管单元10还包括第二掺杂类型的补偿区21，该第二掺杂类型的补偿区21邻接漂移区11并且与主体区22分开。在图1所示的示例中，每个晶体管单元的补偿区21通过电绝缘的绝缘区41与相应的主体区22(和相应的源极区12)分开。参考图1，绝缘区41还可以将补偿区21与漂移区11的与主体区22邻接的部分分开。根据一个示例，绝缘区41包括氧化物、氮化物等。在图1所示的示例中，晶体管单元10的源极区22和主体区12被布置为靠近半导体主体100的第一表面101。在该示例中，绝缘区41位于从第一表面101延伸到半导体主体100中的沟槽中。在垂直方向上，绝缘区41延伸超过主体区22和漂移区11之间的pn结，以使主体区22与相应的补偿区21完全分开。
根据一个示例，半导体主体100包括单晶硅，并且个体有源器件区被实施为使得相应的掺杂浓度在以下概述的范围内：漂移区11：在1E15cm-3和1E17cm-3之间；补偿区21：在1E15cm-3和1E17cm-3之间；主体区22：在1E17cm-3和1E18cm-3之间；源极区12：在1E18cm-3和1E21cm-3之间；漏极区13：在1E18cm-3和1E21cm-3之间；可选的缓冲区14：在5E14cm-3和5E16cm-3之间。
参考图1，两个相邻的晶体管单元10的栅极电极31可以由一个电极形成，两个相邻的晶体管单元10的漂移区11可以由一个连续的半导体区形成，两个相邻的晶体管单元的补偿区21可以由一个连续的半导体区形成，并且每个晶体管单元10的漏极区13(以及缓冲区14)可以由一个连续的半导体区形成。晶体管单元10并联连接，因为晶体管单元10的栅极电极31连接到栅极节点G，晶体管单元10的源极区12和主体区22连接到源极节点S，并且一个或多个漏极区13连接到漏极节点D。栅极节点G、源极节点S和漏极节点D仅在图1中示意性地示出。此外，栅极节点G和栅极电极31之间的连接、以及源极节点S和漏极节点D与相应的有源器件区(源极区12、主体区22和漏极区13)之间的连接仅在图1中示意性地示出。这些连接可以包括第一和第二表面101、102的顶部的金属化(未示出)。
参考上文，晶体管单元10的主体区22连接到源极节点S。根据一个示例，主体区22包括第二掺杂类型的接触区23，其中，与主体区22的其余部分相比，接触区23是更高掺杂的。特别地，与主体区22的邻接栅极电介质32的那些区域相比，接触区23是更高掺杂的。接触区23可以用来在源极节点S和相应的主体区22之间提供欧姆接触，更具体地，在主体区22和源极金属化(未示出)之间提供欧姆接触。
参考图1，晶体管器件还包括电路节点Q，在下文中将其称为偏置节点。与源极节点不同的偏置节点Q用于在补偿区21和漂移区11之间施加电压VDEP，使得当晶体管器件处于二极管状态(本文在下面进一步详细解释)时，补偿区21与漂移区11之间的pn结被反向偏置。
在图1所示的示例中，补偿区21耦合到偏置节点Q。根据一个示例，补偿区21中的每个包括第二掺杂类型的接触区24(图1中的虚线所示)，其中，接触区24连接到偏置节点Q。接触区24在补偿区21和偏置节点Q之间提供欧姆接触。
在补偿区21和漂移区11之间施加偏置电压VDEP可以包括在补偿区21和主体区22之间施加偏置电压VDEP，其中偏置电压VDEP的极性使得主体区22和漂移区11之间的pn结被正向偏置，并且漂移区11和补偿区21之间的pn结被反向偏置。参考图1，可以通过在耦合到补偿区21的偏置节点Q和耦合到主体区22(以及源极区12)的源极节点S之间施加偏置电压VDEP，来在补偿区21和主体区22之间施加偏置电压VDEP。更具体地，可以通过耦合被配置为在偏置节点Q和源极节点S之间提供偏置电压VDEP的电压源6来在偏置节点Q和源极节点S之间施加偏置电压VDEP。
可选地，偏置电压VDEP被选择性地施加在漂移区11和补偿区21之间。这可以通过将第一开关5与电压源6串联连接来实现。第一开关5连接在图1所示的示例中的电压源6和偏置节点Q之间。然而，这仅是示例。开关5可以被实施在电压源6与主体区22之间或者在电压源6与补偿区21之间的任何位置。本文在下文中进一步解释用于实施第一开关的一些示例。
根据一个示例，晶体管单元10在垂直于图1所示的截平面的横向方向上伸长。这在图2中示出，图2示出了在图1中所示的截平面A-A中的半导体主体100的水平截面图。在下文中，图1中所示的横向方向x被称为第一横向方向x，其中，主体区22通过绝缘区41与补偿区21分开，或者其中，主体区22与栅极电介质32相邻。垂直于第一横向方向x的横向方向被称为第二横向方向y。参考图2，晶体管单元10在第二横向方向y上伸长。例如，“伸长”是指漂移区11或补偿区21在第二横向方向y上的尺寸是在第一横向方向x上的尺寸的至少100(＝1E2)倍，或者至少1000(＝1E3)倍。
超结晶体管器件是第一导电类型的晶体管器件，因为源极区12、漂移区11和漏极区12是第一导电类型(掺杂类型)。第一导电类型可以是n型或p型。因此，超结晶体管器件可以被实施为n型晶体管器件或p型晶体管器件。在n型晶体管器件中，第一掺杂类型的半导体区是n型半导体区，并且第二掺杂类型的半导体区是p型半导体区。在p型晶体管器件中，第一掺杂类型的半导体区是p型半导体区，并且第二掺杂类型的半导体区是n型半导体区。此外，晶体管器件可以被实施为增强(常关)器件或耗尽(常开)器件。在增强器件中，主体区22邻接栅极电介质32。在耗尽器件中，存在第一掺杂类型的沟道区15，其沿着栅极电介质32从源极区12延伸至漂移区11，并且被布置在栅极电介质32和主体区22之间。
图1所示的超结晶体管器件可以在四种不同的操作状态下操作：
(a)在第一操作状态下，控制每个晶体管单元10中的栅极电极32，使得在主体区22中沿着源极区12和漂移区11之间的栅极电介质32存在导电沟道。在n型增强晶体管器件中，例如，通过在栅极节点G和源极节点S之间施加电压VGS(以下称为栅极-源极电压)以使得栅极-源极电压的电压电平高于晶体管器件的阈值电压，从而沿着栅极电介质32生成导电沟道。阈值电压取决于晶体管器件的导电类型以及晶体管器件是增强器件还是耗尽器件。这是众所周知的，因此在这方面不需要进一步的解释。此外，在第一操作状态下，施加在漏极节点D和源极节点S之间的电压使得每个晶体管单元10的漂移区11和主体区22之间的pn结被反向偏置。在n型晶体管器件中，当漏极节点D与源极节点S之间的电压(以下称为漏极-源极电压)为正电压时，漂移区11与主体区22之间的该pn结被反向偏置。在诸如图1所示的超结晶体管器件之类的晶体管器件的操作状态中，漂移区和主体区之间的pn结被反向偏置，该操作状态通常被称为晶体管器件的正向偏置操作状态。因此，以下将第一操作状态(其中晶体管器件导电)称为正向导电状态。在该操作状态下，电流可以经由漏极区13、可选的缓冲区14、漂移区11、主体区22中沿着栅极电介质32的沟道、以及源极区12在漏极节点D和源极节点S之间流动。在正向导电状态下，电流是单极电流。在n型晶体管器件中，该电流包括电子作为电荷载流子。
(b)在第二操作状态下，栅极-源极电压VGS使得在主体区22中沿着栅极电介质32存在导电沟道。这等效于第一操作状态。然而，在第二操作状态下，漏极-源极电压VDS具有与第一操作状态下的极性相反的极性。在下文中，该第二操作状态也称为反向导电状态。在该操作状态下，晶体管器件基本上处于单极导电状态。即，电流可以经由源极区12、主体区22中的导电沟道、漂移区11、可选的缓冲区14和漏极区13在漏极节点D和源极节点S之间流动。然而，可能发生这样的情况，其中主体区22和漂移区11之间的pn结两端的电压变得高于该pn结的正向电压，使得在反向导电状态下，与主体区22中的导电沟道平行的、由主体区22、漂移区11和漏极区13形成的双极二极管变为有效，并且双极电流进入。由图1中标有D1的电路符号表示该双极二极管。
(c)在第三操作状态下，栅极-源极电压VGS使得在主体区22中沿着栅极电介质32不存在导电沟道。此外，在第三操作状态下，晶体管器件被反向偏置，即，漏极-源极电压VDS的极性使得主体区22与漂移区11之间的pn结被正向偏置。在下文中，该操作状态也称为二极管状态。
(d)在第四操作状态下，栅极-源极电压VGS使得在主体区22中沿着栅极电介质32不存在导电沟道。此外，在第四操作状态下，晶体管器件被正向偏置，即，漏极-源极电压VDS的极性使得主体区22与漂移区11之间的pn结被反向偏置。在下文中，该操作状态也称为阻断状态。
在第三操作状态(二极管状态)下，第一导电类型的电荷载流子由漏极区13注入漂移区11中，并且第二导电类型的电荷载流子由主体区22注入漂移区11中，以使得在漂移区11中存在包括第一导电类型和第二导电类型的电荷载流子的电荷载流子等离子体。在n型晶体管器件中，由漏极区13注入的电荷载流子为电子，并且由主体区22注入的电荷载流子为空穴。当晶体管器件从二极管状态变为(正向偏置的)阻断状态(第四操作状态)时，必须在晶体管器件阻断之前，即，在流过晶体管器件的电流变为零之前，将形成电荷载流子等离子体的电荷载流子从漂移区11中去除。此外，在阻断状态下，电荷载流子存储在由主体区22与漂移区11之间的pn结和漂移区11与补偿区12之间形成的pn结所形成的结电容中。将超结晶体管器件从二极管状态切换到阻断状态与损耗相关联，该损耗通常称为反向恢复损耗。基本上，在二极管状态下漂移区11中包括的电荷载流子的量越大，并且在阻断状态下与对结电容充电相关联的电压越高，反向恢复损耗越高。
为了减少反向恢复损耗，根据一个示例，在二极管状态下操作超结晶体管器件包括在超结晶体管器件的多个晶体管单元10中的至少一个的源极节点S和补偿区21之间施加不同于零的偏置电压VDEP。如在下文中更详细地概述的，偏置电压VDEP的极性可以使得补偿区21和漂移区11之间的pn结被反向偏置。根据一个示例，在源极节点S和补偿区21之间施加偏置电压VDEP包括在源极节点S和连接到补偿区21的偏置节点Q之间施加偏置电压VDEP。
根据一个示例，偏置电压VDEP的幅值小于超结晶体管器件的电压阻断能力的20％，小于10％，甚至小于5％。“电压阻断能力”是超结晶体管器件在阻断状态下在漏极节点D和源极节点S之间能够承受而不损坏的最大电压。根据一个示例，电压阻断能力在600V和1200V之间，并且偏置电压的幅值在例如10伏(V)和30伏之间，特别是在15伏和25伏之间。
参考上文，偏置节点Q可以经由接触区24连接到补偿区21。接触区24是第二掺杂类型并且比补偿区21更高掺杂。参考上文，可以通过偏置电压源6提供偏置电压VDEP，并且可以将开关5与偏置电压源6串联连接。可以通过控制信号S5来激活(接通)或去激活(关断)开关5。开关5用于选择性地在源极节点S和偏置节点Q之间施加偏置电压VDEP，其中，在开关5被激活时，偏置电压VDEP被施加在源极节点S和偏置节点Q之间，并且因此施加在漂移区11和补偿区21之间。
参考上文，当晶体管器件处于二极管状态时，偏置电压VDEP被施加在至少一个晶体管单元的源极节点S和补偿区21之间。偏置电压VDEP也可以在瞬态阶段被施加在源极节点S和补偿区21之间，在瞬态阶段中，晶体管器件从二极管状态(第三状态)改变为阻断状态(第四状态)。在图1所示的示例中，每个晶体管单元10的补偿区21连接到偏置节点Q，使得当开关5被激活时，偏置电压VDEP被施加在晶体管单元10中的每个的源极节点S和补偿区21之间。然而，这仅是示例。
图3示出了根据另一示例的超结晶体管器件的垂直截面图。在该示例中，晶体管器件包括至少一个补偿区21’，该补偿区21’邻接主体区22并且不连接至偏置节点Q，而另一补偿区21连接至偏置节点Q。
根据一个示例，偏置电压VDEP的极性使得补偿区21和漂移区11之间的pn结被反向偏置。换句话说，偏置电压VDEP的极性使得防止了第二导电类型的电荷载流子从补偿区21注入漂移区11中，并且防止了第一导电类型的电荷载流子从漂移区11注入到补偿区21中。因此，与常规的超结晶体管器件不同，由补偿区21、可选的缓冲区14和漏极区13形成的双极二极管在二极管状态下并非有效(未正向偏置)，使得与常规超结晶体管器件相比，在根据图1和图3之一的超结晶体管器件中电荷载流子等离子体的浓度减少。此外，由漂移区11中的主体区22注入(发射)的电荷载流子被补偿区21收集，这进一步降低了漂移区11中的电荷载流子浓度。此外，在阻断状态下，在漏极节点D和源极节点S之间的电压(漏极-源极电压)可以增加到比偏置电压VDEP高得多的电压电平之前，通过提供偏置电压VDEP的电压源6对补偿区21和漂移区11所形成的结电容充电。这样，与对结电容充电相关联的损耗明显低于常规器件，在常规器件中，漏极-源极电压导致对该结电容充电。
在n型晶体管器件中，偏置电压VDEP的极性可以使得(当电子开关5处于导通状态时)偏置节点Q的电势相对于源极节点S处的电势为负。
图4A和图4B示出了具有超结晶体管器件、偏置电压源6和开关5的晶体管装置1的等效电路图。在这些电路图中的每个中，MOSFET M表示包括源极区12、主体区22、漂移区11和漏极区13的超结晶体管器件的一部分。仅出于说明的目的，图4A和图4B所示的MOSFET M的电路符号表示n型增强MOSFET。然而，这仅是示例。以下解释的原理也适用于p型增强MOSFET或任何类型的耗尽MOSFET。在图4A所示的电路图中，连接在漏极节点D和源极节点S之间的第一二极管D1由主体区22、漂移区11、可选的缓冲区14和漏极区13形成。连接在偏置节点Q和漏极节点D之间的第二二极管D2由补偿区21、漂移区11、可选的缓冲区14和漏极区13形成。基于图4A所示的电路图，显而易见的是在二极管状态下，当超结晶体管器件处于二极管状态并且偏置电压VDEP的幅值大于漏极-源极电压VDS的幅值时，另一个二极管D2被去激活。当漏极-源极电压VDS为负时，例如，n型超结晶体管器件处于二极管状态。在该操作状态下，第一二极管D1被正向偏置(导电)。漏极-源极电压VDS的幅值例如在几伏特的范围内。当偏置电压VDEP的幅值大于漏极-源极电压VDS的幅值时，第二二极管D2被反向偏置并且因此不导电。
参考以上内容，在二极管状态下，当在源极节点S和偏置节点Q之间施加偏置电压VDEP时，补偿区21将由主体区22发射的电荷载流子收集到漂移区11中。从图4B所示的电路图中，这一方面变得显而易见。根据该电路图，双极晶体管BT具有连接至MOSFET M的漏极节点D的基极节点B、连接至MOSFET M的源极节点S的发射极节点E和连接偏置节点Q的集电极节点C。在图1和图3所示的晶体管器件中，该双极晶体管的基极B由漂移区11形成，发射极E由主体区22形成，并且集电极C由补偿区21形成。基于图4B所示的电路图变得显而易见的是，当MOSFET M处于二极管状态时，即，当漏极-源极电压VDS反向偏置晶体管器件并且导电沟道和主体区22被中断时，形成双极晶体管BT的发射极E的主体区22将第二类型电荷载流子发射到形成基极的漂移区11中，只要漏极节点D(同时是双极晶体管BT的基极节点B)的电势低于主体区22的电势。然而，这些第二类型电荷载流子被补偿区21收集，使得主要第一类型电荷载流子流到漏极区13。仅出于说明的目的，假设超结晶体管器件是n型晶体管器件。在该情况下，双极晶体管BT是p-n-p双极晶体管。当基极节点B处的电势低于发射极节点E处的电势时，该类型的双极晶体管导电，这在MOSFET M被漏极-源极电压VDS反向偏置时也是正确的。
图5示出了将本文之前所解释的类型的晶体管装置1用作电子电路中的整流器元件的一个示例。在图5中，晶体管装置1由电路符号表示，该电路符号包括四个电路节点：栅极节点G、源极节点S、漏极节点D和偏置节点Q。该电路符号是MOSFET(在该示例中为n型增强MOSFET)和双极晶体管(在该示例中为p-n-p双极晶体管)的电路符号的组合。晶体管装置1与电子开关SW串联连接。更具体地，漏极-源极路径D-S(在晶体管装置1中的漏极节点D和源极节点S之间的内部路径)与电子开关SW串联连接。任何类型的电子开关可以用作电子开关SW。根据一个示例，包括电子开关SW和晶体管装置1的串联电路连接在第一供应节点和第二供应节点之间，其中，在这些供应节点之间可以使用供应电压VSUP。此外，电感性负载Z(即，包括至少一个电感器L的负载)与晶体管装置1的漏极-源极路径D-S并联连接。在该类型的电路装置中，电子开关SW用作根据电子开关SW接收到的驱动信号SSW而将负载Z连接到供应电压VSUP的电子开关，并且晶体管装置1用作整流器元件(或续流元件)，其在开关SW关断时接管来自电感性负载Z的电流。
图6示出了信号图，该信号图示出了操作图1所示的电路装置的一个示例。更具体地，图6示出了漏极-源极电压VDS、栅极-源极电压VGS、与晶体管装置1串联连接的开关SW的控制信号SSW、以及与偏置电压源6串联连接的开关5的控制信号S5的信号波形。控制信号SSW、S5中的每个可以具有接通相应的开关SW、5的导通电平、或关断相应开关SW、5的断开电平。仅出于说明的目的，在该示例中，导通电平是逻辑高信号电平，并且断开电平是逻辑低信号电平。
根据一个示例，晶体管装置1的操作使得栅极-源极电压VGS始终低于阈值电压，使得超结晶体管器件在二极管状态(第三操作状态)下或者在阻断状态(第四种操作状态)下操作。仅出于说明的目的，在该示例中假设栅极-源极电压VGS为零。
参考图6，与晶体管装置1串联连接的开关SW在第一时刻t1之前接通。因此，负载Z两端的电压等于晶体管装置1的漏极-源极电压VDS，其实质上等于供应电压VSUP，并且晶体管装置1的超结晶体管器件处于阻断状态。当开关SW处于导通状态时，负载电流IL流过电感性负载Z，如图5所示。
当开关SW在第一时刻t1关断时，开始换向过程。在该换向过程中，电感性负载Z迫使负载电流IL流过晶体管装置1，即电感性负载Z反向偏置包括在晶体管装置1中的超结晶体管器件，并使超结晶体管器件在二极管状态下操作。参考图6，超结晶体管器件没有在第一时刻t1立即被反向偏置，但是在第一时刻t1和在第一时刻之后的时刻t11之间存在瞬态阶段。在瞬态阶段，超结晶体管器件的操作状态从阻断状态(第四操作状态)改变为二极管状态(第三操作状态)。在该瞬态阶段期间，漏极-源极电压VDS改变其极性。参考图6，当电子开关SW在第二时刻t2(在第一时刻t1之后)再次接通时，晶体管装置1中的超结晶体管器件变为正向偏置并进入阻断状态，使得漏极-源极电压VDS再次增加到实质上等于供应电压电平VSUP的电压电平。更具体地，在第二时刻t2和第二时刻t2之后的时刻t21之间存在瞬态阶段。在瞬态阶段，超结晶体管器件从二极管状态(第三操作状态)改变为阻断状态(第四操作状态)。在该瞬态阶段期间，漏极-源极电压VDS再次改变其极性。
晶体管装置1可以被操作以使得超结晶体管器件仅在二极管状态和阻断状态之间改变。在该情况下，可以在所有这些操作状态中在源极节点S和偏置节点Q之间施加偏置电压VDEP。即，与电压源VDEP串联连接的开关5可以永久地接通。替代地，省略了开关5，并且偏置电压源6永久地连接在源极节点S和偏置节点Q之间。
图7A示出了对图6所示的驱动方案的修改。在图7所示的示例中，超结晶体管器件在第一时刻t1关断开关SW之后并且在第二时刻t2再次接通开关SW之前以反向导电状态(第二操作状态)进行操作。更具体地，当超结晶体管器件被接通以便在反向导电状态下操作时，在第一时刻t1和时刻t12之间存在第一停滞时间，其中该停滞时间可以长于上文解释的t1和t11之间的瞬态阶段。此外，在超结晶体管器件被关断的时刻t22与开关SW再次被接通的第二时刻t2之间存在停滞时间。在这些停滞时间期间，超结晶体管器件在包括上文提及的瞬态阶段的二极管状态下操作。参考图7，与在二极管状态下相比，在反向导电状态下漏极-源极电压VDS的幅值可以更低。因此，当超结晶体管器件传导负载电流IL时，在反向导电状态下操作超结晶体管器件可以帮助减少传导损耗。
参考图7A，开关5可以在整个阻断状态、二极管状态和反向导电状态中被接通。然而，这仅是示例。根据图7B所示的另一示例，当超结晶体管器件处于反向导电状态时，开关5被关断。即，在图7B所示的示例中，开关5在时刻t11和t22之间被关断。这可以帮助减少传导损耗。
图8A示出了图1所示的晶体管装置的修改。在图8A所示的晶体管装置1中，连接在偏置电压源6和补偿区21之间的开关5被集成在半导体主体100中。在该示例中，开关5被实施为MOSFET，更具体地被实施为第二导电类型的耗尽MOSFET。该耗尽MOSFET包括第二掺杂类型的主体区53，该主体区53被布置在两个栅极电极51之间或一个栅极电极的两个电极部分之间，并且通过栅极电介质52与栅极电极51电介质绝缘。该主体区53邻接补偿区21。在背离补偿区21的一侧，耗尽MOSFET的主体区53连接到偏置节点Q。可选地，接触区24连接到偏置节点Q并邻接主体区53。此外，在图8A所示的超结晶体管器件中，具有耗尽MOSFET的栅极电介质52和栅极电极51的装置将超结晶体管器件的主体区22与补偿区21、耗尽MOSFET的主体区53和可选的接触区24中的每个分开。因此，在图8A所示的超结晶体管器件中，具有栅极电介质52和栅极电极51的装置具有与图1所示的绝缘区41相同的功能。
根据一个示例，开关5的栅极电极51(更确切地说，开关5的耗尽MOSFET的栅极电极)连接到栅节点G，从而超结晶体管器件和开关5由相同的信号驱动。
下面解释图8A所示的晶体管装置1的功能。仅出于解释的目的，假设超结晶体管器件是n型晶体管器件，即，第一掺杂类型是n型。在该情况下，开关5的MOSFET是p型耗尽MOSFET。该类型的晶体管装置的等效电路图如图8B所示，其中在图8B中，开关仅由p型耗尽MOSFET表示。
参考上文，源极节点S与偏置节点Q之间的偏置电压VDEP使得补偿区21与漂移区11之间的pn结被反向偏置。根据一个示例，超结晶体管器件和开关5的MOSFET相互适应，使得当栅极-源极电压VGS接通超结晶体管器件时，即当栅极-源极电压VGS在超结晶体管器件的晶体管单元的主体区22中产生导电沟道时，开关5被关断。此外，当栅极-源极电压VGS使得主体区22中沿着栅极电介质32的导电沟道被中断时，开关5被接通。
在开关5的耗尽MOSFET中，接触区24形成源极区，并且该MOSFET的驱动电压VGS_5由栅极-源极电压VGS加上偏置电压VDEP给出，即VGS_5＝VGS+VDEP。在图8A和图8C所示的示例中，源极节点S和偏置节点Q之间的偏置电压VDEP是参考偏置节点Q的正电压，例如+20V。因此，偏置节点Q处的电势相对于源极节点S处的电势为负。选择栅极电极51之间的距离和主体区53的掺杂浓度，使得当栅极-源极电压VGS具有在主体区22中沿着栅极电介质32产生导电沟道的电压电平时，主体区53被耗尽电荷载流子(使得开关5中的耗尽MOSFET处于断开状态)。当栅极-源极电压VGS的电压电平高于阈值电压时，产生导电沟道。例如，当超结晶体管器件实施为增强器件时，阈值电压在2V和6V之间，或者例如，当超结晶体管器件实施为耗尽器件时，阈值电压约为3V。因此，当超结晶体管器件处于导通状态时，与偏置节点Q处的电势有关的耗尽MOSFET 5的驱动电压至少由VDEP+Vth给出，其中，Vth是与源极节点S处的电势有关的超结晶体管器件的阈值电压。
为了接通开关5中的p型耗尽MOSFET，其驱动电压VGS_5必须低于其阈值电压Vth5(相对于偏置节点Q处的电势)，即VGS_5＝VGS+VDEP<Vth5。在该晶体管装置1中，这在VGS＜Vth5-VDEP时获得。因此，在图8A所示的晶体管装置1中，超结晶体管器件的栅极-源极电压VGS的电压电平不仅被选择为使得超结晶体管器件接通或关断，而且还使得开关5中的耗尽MOSFET关断或接通。根据一个示例，开关5中的耗尽MOSFET具有10V的阈值电压。通常，栅极-源极电压VGS可以在低于Vth5-VDEP的电压电平之间变化，以便关断超结晶体管器件和接通耗尽MOSFET 5，并且可以在高于超结晶体管器件的阈值电压Vth的电压电平之间变化，以便接通超结晶体管器件并关断耗尽MOSFET。
图8C示出了图8A所示的晶体管装置的修改。图8C所示的晶体管装置与图8A所示的晶体管装置的不同之处在于，开关5中的耗尽MOSFET的栅极电极51连接到源极节点S而不是栅极节点G。
图9示出了用于在图8所示的晶体管装置1用作图5所示类型的电子电路中的整流器元件时驱动晶体管装置1的驱动方案。图9所示的驱动方案基于图7所示的驱动方案并且与图7所示的驱动方案的不同之处在于，栅极-源极电压VGS用于驱动超结晶体管器件和开关5两者。驱动信号VGS的信号电平可以在Vth5-VDEP或更低与高于超结晶体管器件的阈值电压的值之间变化。
图10A示出了图8A和图8C所示的晶体管装置的修改。图10A所示的晶体管装置1与图8所示的晶体管装置的不同之处在于，开关5包括另一耗尽MOSFET，该耗尽MOSFET具有栅极电极54和通过栅极电介质56与栅极电极54电绝缘的主体区55。在下文中，该MOSFET被称为第二(耗尽)MOSFET，并且在下文中，将参考图8解释的耗尽MOSFET称为第一(耗尽)MOSFET。第二MOSFET的主体区55邻接本文之前解释的第一MOSFET的主体区53。第二MOSFET的栅极电极54连接到源极节点S。然而，在图10A中未明确示出栅极电极54和源极节点S之间的连接。另一主体区55的掺杂浓度高于主体区53的掺杂浓度，并且被选择为使得当第一MOSFET处于导电状态时，另一主体区55完全耗尽电荷载流子，从而两个MOSFET的主体区53、55的电势实质上等于偏置节点Q的电势，从而第二MOSFET的驱动电压实质上等于-VDEP。
参考图10A，第二MOSFET的栅极电极54在一侧与主体区55相邻，并且在另一侧与漂移区11的一部分相邻。超结晶体管器件的主体区22、超结晶体管器件的漂移区11、补偿区21以及第二MOSFET的栅极电极54和栅极电介质56形成第二导电类型的增强MOSFET。通过将栅极电极54连接至源极节点S，该第二导电类型的增强MOSFET与晶体管装置的操作状态无关，处于防止主体区22与补偿区21之间的导电沟道(即，防止主体区22与补偿区21之间的短路)的操作状态。这种短路将是非常不希望的。
根据另一示例(未示出)，第二MOSFET的退化在于省略了主体区55并且栅极电极54浮置。
图10B示出了图10A中所示的晶体管器件的修改。图10B所示的晶体管器件与图10A所示的晶体管器件的不同之处在于，省略了第二MOSFET，但是电介质层57布置在第一MOSFET的栅极电极51的底部与漂移区11和补偿区21之间。该电介质层的厚度是栅极电介质52的厚度的至少10倍或至少100倍。
参考图10A和图10B，场电极33可以布置在超结晶体管器件的栅极电极31下方、与栅极电极31处于同一沟槽中。场电极33与栅极电极31和漂移区11介电绝缘并且可以电连接到源极节点S。该场电极可以帮助减小超结晶体管器件的栅极-漏极电容。
图11示出了图10A所示的晶体管器件的修改。在该示例中，超结晶体管器件的栅极电极31和开关5的第一MOSFET的栅极电极由同一电极形成。这样，整个晶体管装置1可以以更节省空间的方式实施。
图12示出了根据另一示例的晶体管装置1。该晶体管装置基于图1所示的晶体管装置，并且另外包括另一个电子开关7，该电子开关7与具有偏置电压源6和开关5的串联电路并联连接在源极节点S和偏置节点Q之间。下文中，与偏置电压源6串联连接的开关5被称为第一电子开关，并且另一个开关7在下文中被称为第二电子开关。根据一个示例，第一开关5和第二开关7被互补地驱动。即，当第一开关5接通时，第二开关7关断，反之亦然。此外，为了避免电压源6的短路，在关断开关5、7之一与接通开关5、7中的另一个之间可以存在延迟时间。
当第二开关7接通时，补偿区21连接到源极节点S。根据一个示例，当晶体管器件处于沟道导电状态之一时，即，处于在主体区22中沿着栅极电介质32存在导电沟道的第一和第二操作状态之一时，第二开关7接通。当超结晶体管器件处于阻断状态时，空间电荷区可以在漂移区中11和补偿区21中扩展，其中该空间电荷区与补偿区21的充电相关联。当超结晶体管器件从阻断状态改变为正向导电状态或反向导电状态时接通第二开关7，使得补偿区21能够放电，其中，当超结晶体管器件处于正向导电和反向导电状态之一时，补偿区21的这种放电帮助减小超结晶体管器件中的传导损耗。
图13A和图13B示出了图12所示的晶体管装置1的等效电路图。这些等效电路图基于图4A和图4B所示的等效电路图，并且另外包括连接在源极节点S和偏置节点Q之间的第二电子开关7。
根据一个示例，第一开关5和第二开关7与超结晶体管器件一起被集成在半导体主体100中。该类型的晶体管装置1的一个示例在图14中示出。
图14示出了半导体主体100的垂直截面图，其中，超结晶体管器件、第一开关5和第二开关7集成在半导体主体100中。在该示例中，第一开关5包括如上所解释的具有栅极电极51、栅极电介质52和主体区53的第一耗尽MOSFET，其中栅极电极51连接至栅极节点G。第二开关7包括具有栅极电极71和栅极电介质72的另一个MOSFET。根据一个示例，该MOSFET的栅极电极71布置在与第一MOSFET的栅极电极51相同的沟槽中，与第一MOSFET的栅极电极51电绝缘，并且如从第一表面101看到的，布置在第一MOSFET的栅极电极51下方。另一个MOSFET的栅极电极71在第一横向方向x上在一侧与漂移区11相邻，并且在相对侧与补偿区21相邻。另一个MOSFET的栅极电极71通过栅极电介质72与漂移区11和补偿区21两者电绝缘。在垂直方向z上，栅极电极71与超结晶体管器件的主体区22间隔开。第二掺杂类型的主体区延伸部73邻接主体区22，并且在垂直方向z上从漂移区11中的主体区22延伸到另一个栅极电极71的上端的垂直位置或延伸到另一个栅极电极71的该上端下方的垂直位置。另一个栅极电极71的“上端”是另一个栅极电极71的面对第一表面101的垂直端。
参考图14，另一个栅极电极71连接到另一个控制节点GSOU。通过在该另一个控制节点GSOU和源极节点S之间适当地施加驱动电压VGS_7，可以控制另一个MOSFET，使得在漂移区11中沿着主体区延伸部73和补偿区21之间的另一个MOSFET的栅极电介质72存在导电沟道，或者使得该导电通道被中断。当驱动电压VGS_7使得沿着栅极电介质72存在导电沟道时，补偿区21电连接到主体区22，并且因此电连接到源极节点S。当沿着栅极电介质72的导电沟道被中断时，补偿区21与源极节点S断开。当超结晶体管器件是n型晶体管器件时，使得主体区22是p型半导体区，另一个MOSFET是p型增强MOSFET。在该类型的MOSFET中，当驱动电压VGS_7低于负阈值电压时，沿着栅极电介质72产生导电沟道。因此，通过适当地选择驱动电压VGS_7，补偿区21连接到源极节点S或与源极节点S断开。该驱动电压VGS_7等效于图12、图13A和图13B所示的驱动信号S7。通过提供另一个控制节点GSOU，可以独立于超结晶体管器件的驱动电压(栅极-源极电压)VGS来调节另一个驱动电压VGS_7。
图15示出了图14中所示的晶体管装置1的修改。在该晶体管装置1中，不仅另一个MOSFET的驱动电压VGS_7独立于超结晶体管器件的栅极-源极电压VGS，而且第一MOSFET的驱动电压VGS_5也独立于超结晶体管器件的栅极-源极电压VGS。为此，晶体管装置1包括另一控制节点GDEP，其连接到第一耗尽MOSFET的栅极电极51。
图16示出了晶体管装置1的另一示例，该晶体管装置1具有集成在半导体主体100中的超结晶体管器件、第一开关5和第二开关7。第一开关5可以如图11所示实施并且包括第一和第二耗尽MOSFET，其中超结晶体管器件的一个栅极电极31和第一耗尽MOSFET的一个栅极电极51可以由公共电极(其可以包括金属或多晶硅)来实施。第一开关5的第一和第二耗尽MOSFET中的每个是第二导电类型的耗尽MOSFET。
参考图16，第二开关7包括第三MOSFET。该第三MOSFET具有第一导电类型，并且因此具有与超结晶体管器件相同的导电类型。特别地，第三MOSFET是第一导电类型的增强MOSFET。第三MOSFET包括通过栅极电介质82与主体区83介电绝缘的栅极电极81。主体区83具有第二导电类型并且被布置在漂移区11和第一导电类型的源极区84之间。因此，第三MOSFET是增强MOSFET。超结晶体管器件、第一开关5的第一MOSFET和第二开关7的第三MOSFET由在栅极节点G和源极节点S之间接收的栅极-源极电压VGS驱动，其中，超结晶体管器件、第一MOSFET和第三MOSFET的栅极电极31、51、81连接到栅极节点G。第一MOSFET被实施为当超结晶体管器件和第三MOSFET处于导通状态时，第一MOSFET处于断开状态，其中主体区53耗尽了电荷载流子。在超结晶体管器件的导通状态中，在主体区22中沿着源极区12和漂移区11之间的栅极电介质32存在导电沟道，并且在第三MOSFET的导通状态中，在主体区83中沿着漂移区11和源极区84之间的栅极电介质82存在导电沟道。
参考上文，第二开关7被配置为将源极节点S与补偿区21电连接。为此，除了第三MOSFET之外，第二开关7包括连接到主体区83的电荷载流子转换器84、85、86，其中主体区83邻接补偿区21。当补偿区21被充电且第三MOSFET处于导通状态时，第一导电类型的电荷载流子(当第三MOSFET为n型MOSFET时，为电子)可以从源极区84沿着导电沟道流向漂移区11。电荷载流子转换器84、85、86将这些第一导电类型的电荷载流子“转换”为第二导电类型的电荷载流子，它们是可以由主体区83传导到补偿区21的电荷载流子。这样，当超结晶体管器件和第三MOSFET处于导通状态时，在源极节点S和补偿区21之间存在电连接。
电荷载流子转换器85包括金属和第二导电类型的高掺杂区86，其中该掺杂区86的掺杂浓度高于第一导电类型的主体区83和高掺杂区84的掺杂浓度。金属85邻接第二导电类型的源极区84和掺杂区86，其中第二导电类型的该区邻接主体区83。
在图16所示的晶体管装置1中，补偿区21中的每个具有与其连接的第一开关5和第二开关7，其中第一开关5的第一和第二MOSFET可以包括多个晶体管单元，每个晶体管单元包括栅极电极51、54、栅极电介质52、56和主体区53、55。此外，第二开关7的第三MOSFET可以具有多个晶体管单元和多个转换器单元，每个晶体管单元包括栅极电极81、栅极电介质82和主体区83，每个转换器单元包括金属85和第二导电类型的掺杂区86以及第一导电类型的掺杂区84，其中，这些晶体管单元中的至少一个和对应的转换器单元连接到一个补偿区21。
参考图17，其示出了在图16所示的截平面B-B中的半导体主体100的水平截面图，第一和第二MOSFET的多个晶体管单元以及第三MOSFET的多个晶体管单元连接到每个补偿区21，其中，第一和第二MOSFET的晶体管单元以及第三MOSFET的晶体管单元在每个补偿区的纵向方向(在图17中所示的示例中为第二横向方向y)上交替布置。图17所示的截平面B-B穿过第一MOSFET的晶体管单元、超结晶体管器件的晶体管单元以及第三MOSFET的晶体管单元的主体区53、22和83切割。图16所示的垂直截面图是图17所示的垂直截平面C-C中的垂直截面图。
在图16和图17所示的示例中，第一MOSFET(和第二MOSFET)的晶体管单元和第三MOSFET的晶体管单元被布置为使得在第一横向方向x上，第一MOSFET的每个晶体管单元(在图17中由主体区53表示)与第三MOSFET的晶体管单元(在图17中由主体区83表示)相邻。然而，这仅是示例。根据图18所示的另一示例，第一MOSFET(第二MOSFET)和第三MOSFET的晶体管单元被布置为使得在第一横向方向x上，第一MOSFET的晶体管单元与第一MOSFET的另一晶体管单元相邻，并且第三MOSFET的晶体管单元与第三MOSFET的另一晶体管单元相邻。
图19示出了图16至图18所示的晶体管装置1的修改。在图19所示的晶体管装置1中，连接到一个补偿区21的第一MOSFET(和第二MOSFET)的晶体管单元和第三MOSFET的晶体管单元在第一横向方向x上布置为彼此靠近，该第一横向方向x是超结晶体管器件的主体区22与第一和第三MOSFET的晶体管单元相邻的方向。
根据一个示例，不同的电阻器R1、R2、R3连接在栅极节点G与超结晶体管器件、第一MOSFET和第三MOSFET的栅极电极31、51、81之间。可以选择这些电阻器的电阻，以使得当超结晶体管器件的栅极-源极电压改变时，在超结晶体管器件与第一MOSFET和第二MOSFET中的至少一个的切换之间存在延迟。
在上文解释的示例中，通过在耦合到补偿区21的偏置节点Q和耦合到主体区22和源极区12的源极节点S之间施加偏置电压VDEP而在补偿区21和漂移区11之间施加偏置电压VDEP。偏置节点Q可以直接连接到补偿区21，或者可以经由开关等间接连接到补偿区。在这些示例中，补偿区21与主体区22分开。
根据另一示例，补偿区21邻接主体区22，使得补偿区21耦合到源极节点S，并且偏置电压VDEP被施加在源极节点S和第二掺杂类型的偏置区之间，其中偏置区邻接漂移区11，并且其中偏置电压的极性使得偏置区25和漂移区11之间的pn结被正向偏置并且漂移区11和补偿区21之间的pn结被反向偏置。该类型的晶体管装置的示例如图20所示。
图20中所示的晶体管装置与参考图1至图19解释的晶体管装置的不同之处在于，每个晶体管单元10的补偿区21邻接相应晶体管单元10的主体区22。此外，超结晶体管器件包括至少一个第二掺杂类型的偏置区25。至少一个偏置区25邻接漂移区11，耦合到偏置节点Q，并与晶体管单元10的主体区22分开。在图20所示的示例中，偏置区25与晶体管单元10的主体区22通过相应晶体管单元10的栅极电极31和栅极电介质32并且通过漂移区11的一部分而分开。然而，这仅是示例。也可以实施将偏置区25与主体区22分开的其他手段，例如，填充有电介质的沟槽(未示出)。可选地，偏置区25通过第二掺杂类型的接触区26连接到偏置节点Q，该第二掺杂类型的接触区26比偏置区25更高掺杂，并且在偏置节点Q和偏置区25之间提供欧姆接触。
在图20所示的示例中，可以通过在耦合到偏置区25的偏置节点Q和耦合到补偿区的源极节点S之间施加偏置电压VDEP来在漂移区11和补偿区21之间施加偏置电压VDEP。参考图20，在偏置节点Q和源极节点S之间施加偏置电压VDEP可以包括在偏置节点Q和源极节点S之间连接偏置电压源6。
第一开关5可以与偏置电压源6串联连接，以便能够在偏置节点Q和源极节点S之间、以及因此在漂移区11和补偿区21之间选择性地施加偏置电压VDEP。在图20所示的示例中，第一开关5连接在电压源6和偏置节点Q之间。然而，这仅是示例。开关5可以被实施在电压源6与补偿区21之间或者在电压源6与偏置区25之间的任何位置。
参考上文，偏置电压VDEP的极性使得偏置区25与漂移区11之间的pn结被正向偏置，并且漂移区11与补偿区21之间的pn结被反向偏置。与参考图1至图19解释的示例中的偏置电压的极性相比，图20所示的晶体管装置中的耗尽电压VDEP的极性被反转。在具有n型超结晶体管器件的晶体管装置中，例如，(a)偏置电压VDEP为使得当根据图1至图19所示的示例之一实施晶体管装置时，源极节点S具有比偏置节点Q更高的电势(即，在源极节点S和参考偏置节点Q的偏置节点Q之间的偏置电压VDEP为正电压)，并且(b)偏置电压VDEP为使得当根据图20所示的示例实施晶体管装置时，偏置节点Q具有的电势高于源极节点S的电势(即，源极节点S具有的电势低于偏置节点Q的电势并且在源极节点S和参考偏置节点Q的偏置节点Q之间的偏置电压VDEP为负电压)。
以下编号的示例简要总结了本文之前解释的一些方面。
示例1.一种方法，包括：在二极管状态下操作超结晶体管器件，其中，在二极管状态下操作超结晶体管器件包括在晶体管器件的至少一个晶体管单元的漂移区和与所述漂移区的掺杂类型互补的掺杂类型的补偿区之间施加不同于零的偏置电压，其中，所述补偿区邻接所述漂移区，并且其中，所述偏置电压的极性使得所述漂移区与所述漂移区之间的pn结被反向偏置。
示例2.根据示例1所述的方法，其中，所述补偿区与所述至少一个晶体管单元的主体区间隔开，并且其中，在所述补偿区和所述主体区之间施加偏置电压。
示例3.根据示例1所述的方法，其中，所述补偿区邻接所述至少一个晶体管单元的所述主体区，其中，在所述补偿区和偏置区之间施加偏置电压，其中，所述偏置区为与补偿区相同的掺杂类型，邻接漂移区，并与主体区间隔开。
示例4.根据前述示例中的任一项所述的方法，其中，在二极管状态下操作所述晶体管器件还包括在源极节点和漏极节点之间施加电压，以使得所述主体区与所述至少一个晶体管单元的漂移区之间的pn结被正向偏置。
示例5.根据前述示例中的任一项的方法，其中，在偏置区和漂移区之间施加偏置电压包括在连接到主体区的源极节点和补偿区之间施加偏置电压。
示例6.根据前述示例中的任一项所述的方法，其中，所述晶体管器件具有电压阻断能力，并且其中，所述偏置电压的幅值小于所述电压阻断能力的20％。
示例7.根据前述示例中的任一项所述的方法，其中，施加所述偏置电压包括：通过偏置电压源提供偏置电压；以及闭合连接在所述偏置电压源与所述漂移区和所述补偿区之一之间的第一开关。
示例8.根据示例7所述的方法，其中，所述第一开关和所述超结晶体管器件被集成在同一半导体主体中。
示例9.根据示例7或8所述的方法，其中，所述超结晶体管器件具有第一导电类型，并且其中，所述第一开关包括第二导电类型的至少一个耗尽MOSFET。
示例10.根据前述示例中的任一项所述的方法，其中，所述晶体管器件是集成在半导体主体中的垂直晶体管器件，并且其中，所述偏置电压经由布置在半导体主体的第一表面的顶部上的接触部而连接在所述补偿区和所述漂移区之间。
示例11.根据前述示例中的任一项所述的方法，还包括：在二极管状态下操作超结晶体管器件之前，在反向导电状态下操作晶体管器件，其中，在反向导电状态下操作超结晶体管器件包括：将驱动电势施加到至少一个晶体管单元的栅极电极，以使得在至少一个晶体管单元的主体区中存在导电沟道；以及在主体区和漂移区之间施加电压，该电压具有与在二极管状态下相同的极性。
示例12.根据前述示例中的任一项所述的方法，还包括：在二极管状态之后在阻断状态下操作超结晶体管器件，其中在阻断状态下操作超结晶体管器件包括将驱动电势施加到至少一个晶体管单元的栅极电极，以使得至少一个晶体管单元的主体区中的导电沟道被中断，并且在主体区和漂移区之间施加电压，该电压具有与在二极管状态下在主体区和漂移区之间的电压的极性相反的极性。
示例13.根据示例12所述的方法，其中，电感性负载与所述晶体管器件并联连接，并且电子开关与所述晶体管器件串联连接，并且其中，将所述晶体管器件的操作状态从所述二极管改变为阻断状态包括将电子开关的开关状态从断开状态改变为导通状态。
示例14.根据示例12或13中的任一项所述的方法，还包括：在所述阻断状态之后，在反向导电状态和正向导电状态之一下操作所述晶体管器件，其中，在反向导电状态或者正向导电状态下操作所述晶体管器件包括将补偿区连接到源极节点。
示例15.根据示例14所述的方法，其中，将补偿区连接到源极节点包括闭合连接在偏置区和源极节点之间的第二开关。
示例16.根据示例15所述的方法，还包括：在接通第二开关时或之前，关断第一开关。
示例17.根据示例15或16中的任一项所述的方法，其中，所述第二开关和所述超结晶体管器件被集成在同一半导体主体中。
示例18.一种晶体管装置，包括：晶体管器件，包括耦合到偏置节点的偏置区、以及包括源极区、主体区和漂移区的至少一个晶体管单元；以及第一电子开关，其连接在偏置区和偏置节点之间，其中，晶体管器件和第一电子开关集成在共同的半导体主体中，其中，第二电子开关连接在补偿区和源极区之间。
示例19.根据示例18所述的晶体管装置，还包括：第二电子开关，其集成在共同的半导体主体中。
示例20.根据示例18或19所述的晶体管装置，其中，所述偏置区是所述晶体管单元中的至少一个的补偿区，并且其中，所述补偿区与所述至少一个晶体管单元的主体区间隔开。
示例21.根据示例18或19所述的晶体管装置，其中，所述至少一个晶体管单元还包括补偿区，并且其中，所述偏置区与所述补偿区和所述主体区间隔开。
示例22.根据示例18至21中的任一项所述的晶体管装置，其中，所述晶体管器件和所述第一电子开关被配置为由相同的驱动信号来驱动。
示例23.根据示例18至22中的任一项所述的晶体管器件，其中，所述晶体管器件、所述第一电子开关和所述第二电子开关被配置为由相同的驱动信号来驱动。
示例24.根据示例19至23中的任一项所述的晶体管装置，其中，所述晶体管器件具有第一导电类型，其中，所述第一电子开关包括第二导电类型的至少一个耗尽MOSFET，并且其中，所述第二电子开关包括第一导电类型的增强MOSFET和连接在增强MOSFET与补偿区之间的电荷载流子转换器。

Claims (15)

1.一种方法，包括：
在二极管状态下操作超结晶体管器件，
其中，在所述二极管状态下操作所述超结晶体管器件包括在所述晶体管器件的至少一个晶体管单元(10)的漂移区(11)和与所述漂移区(11)的掺杂类型互补的掺杂类型的补偿区(21)之间施加不同于零的偏置电压(VDEP)，
其中，所述补偿区(21)邻接所述漂移区(11)，并且
其中，所述偏置电压(VDEP)的极性使得所述漂移区(11)和所述补偿区(21)之间的pn结被反向偏置。
2.根据权利要求1所述的方法，
其中，所述补偿区(21)与所述至少一个晶体管单元(10)的主体区(22)间隔开，并且
其中，在所述补偿区(21)和所述主体区(22)之间施加所述偏置电压(VDEP)。
3.根据权利要求1所述的方法，
其中，所述补偿区(21)邻接所述至少一个晶体管单元(10)的所述主体区(22)，
其中，在所述补偿区(21)与偏置区(25)之间施加所述偏置电压(VDEP)，
其中，所述偏置区(25)具有与所述补偿区(21)相同的掺杂类型，邻接所述漂移区(11)，并且与所述主体区(22)间隔开。
4.根据前述权利要求中的任一项所述的方法，
其中，在所述二极管状态下操作所述晶体管器件还包括在源极节点(S)和漏极节点(D)之间施加电压，以使得所述至少一个晶体管单元的所述主体区(22)和所述漂移区(11)之间的pn结被正向偏置。
5.根据前述权利要求中的任一项所述的方法，其中，所述晶体管器件具有电压阻断能力，并且其中，所述偏置电压(VDEP)的幅值小于所述电压阻断能力的20％。
6.根据前述权利要求中的任一项所述的方法，
其中，施加所述偏置电压(VDEP)包括通过偏置电压源(6)提供所述偏置电压(VDEP)并且闭合连接在所述偏置电压源(6)与所述漂移区(11)和所述补偿区(21)之一之间的第一开关(5)。
7.根据前述权利要求中的任一项所述的方法，
其中，所述晶体管器件是集成在半导体主体(100)中的垂直晶体管器件，并且
其中，所述偏置电压(VDEP)经由布置在所述半导体主体(100)的第一表面(101)的顶部上的接触部而连接在所述补偿区(21)和所述漂移区(11)之间。
8.根据前述权利要求中的任一项所述的方法，还包括：
在所述二极管状态下操作所述超结晶体管器件之前，在反向导电状态下操作所述晶体管器件，其中，在所述反向导电状态下操作所述超结晶体管器件包括：
向所述至少一个晶体管单元(10)的栅极电极(31)施加驱动电势，以使得在所述至少一个晶体管单元(10)的所述主体区(22)中存在导电沟道，以及
在所述主体区(22)和所述漂移区(11)之间施加电压，在所述主体区(22)和所述漂移区(11)之间施加的所述电压具有与在所述二极管状态下的极性相同的极性。
9.根据前述权利要求中的任一项所述的方法，还包括：
在所述二极管状态之后在阻断状态下操作所述超结晶体管器件，
其中，在所述阻断状态下操作所述超结晶体管器件包括向所述至少一个晶体管单元(10)的栅极电极(31)施加驱动电势，以使得所述至少一个晶体管单元(10)的所述主体区(22)中的导电沟道被中断，以及
在所述主体区(22)和所述漂移区(11)之间施加电压，在所述主体区(22)和所述漂移区(11)之间施加的所述电压具有与所述二极管状态下在所述主体区(22)和所述漂移区(11)之间的电压的极性相反的极性。
10.根据权利要求9所述的方法，
其中，电感性负载(Z)与所述晶体管器件并联连接，并且电子开关(SW)与所述晶体管器件串联连接，并且
其中，将所述晶体管器件的操作状态从所述二极管状态改变为所述阻断状态包括将所述电子开关(SW)的开关状态从断开状态改变为导通状态。
11.根据权利要求10或11中的任一项所述的方法，还包括：
在所述阻断状态之后，在反向导电状态和正向导电状态之一下操作所述晶体管器件，
其中，在所述反向导电状态或所述正向导电状态下操作所述晶体管器件包括将所述补偿区(21)连接到所述源极节点(S)。
12.一种晶体管装置，包括：
晶体管器件，包括耦合到偏置节点(Q)的偏置区(21；25)和包括源极区(12)、主体区(22)和漂移区(11)的至少一个晶体管单元(10)；以及
第一电子开关(5)，连接在所述偏置区(21；25)和所述偏置节点(Q)之间，
其中，所述晶体管器件和所述第一电子开关(5)被集成在共同的半导体主体(100)中。
13.根据权利要求12所述的晶体管装置，还包括：
第二电子开关(7)，集成在所述共同的半导体主体(100)中，其中，所述第二电子开关(7)连接在所述补偿区(21)和所述源极区(12)之间。
14.根据权利要求12或13所述的晶体管装置，
其中，所述偏置区(21)是至少一个所述晶体管单元的补偿区(21)，并且
其中，所述补偿区(21)与所述至少一个晶体管单元(10)的所述主体区(22)间隔开。
15.根据权利要求12或13所述的晶体管装置，
其中，所述至少一个晶体管单元(10)还包括补偿区(21)，并且
其中，所述偏置区(25)与所述补偿区(21)和所述主体区(22)间隔开。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652658A (zh) * 2021-01-28 2021-04-13 四川大学 一种含有隔离p-top区的槽栅超结IGBT

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3783665A1 (en) * 2019-08-22 2021-02-24 Infineon Technologies Austria AG Superjunction transistor device with soft switching behavior
US12490485B2 (en) * 2020-01-20 2025-12-02 Infineon Technologies Austria Ag Superjunction transistor device
CN113782608A (zh) * 2021-09-03 2021-12-10 杭州芯迈半导体技术有限公司 集成tmbs结构的超结mos器件及其制造方法
CN117174757B (zh) * 2023-11-02 2024-03-26 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070267690A1 (en) * 2006-05-19 2007-11-22 Ho-Yuan Yu DMOSFET with current injection
US20120306464A1 (en) * 2011-05-31 2012-12-06 Infineon Technologies Austria Ag Circuit Arrangement with an Adjustable Transistor Component
US20130069710A1 (en) * 2011-09-21 2013-03-21 Infineon Technologies Austria Ag Power transistor with controllable reverse diode
US20140063882A1 (en) * 2012-08-30 2014-03-06 Infineon Technologies Austria Ag Circuit Arrangement with Two Transistor Devices
US20150179633A1 (en) * 2013-12-23 2015-06-25 Infineon Technologies Austria Ag Reverse Blocking Transistor Device
CN105006489A (zh) * 2014-04-16 2015-10-28 英飞凌科技股份有限公司 半导体二极管

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5216801B2 (ja) 2010-03-24 2013-06-19 株式会社東芝 半導体装置
US8823081B2 (en) * 2012-09-21 2014-09-02 Infineon Technologies Austria Ag Transistor device with field electrode
US9257503B2 (en) * 2013-10-23 2016-02-09 Infineon Technologies Austria Ag Superjunction semiconductor device and method for producing thereof
JP6551156B2 (ja) * 2015-10-29 2019-07-31 富士電機株式会社 スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ
EP3624201B1 (en) * 2018-09-17 2022-11-02 Infineon Technologies Austria AG Transistor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070267690A1 (en) * 2006-05-19 2007-11-22 Ho-Yuan Yu DMOSFET with current injection
US20120306464A1 (en) * 2011-05-31 2012-12-06 Infineon Technologies Austria Ag Circuit Arrangement with an Adjustable Transistor Component
US20130069710A1 (en) * 2011-09-21 2013-03-21 Infineon Technologies Austria Ag Power transistor with controllable reverse diode
US20140063882A1 (en) * 2012-08-30 2014-03-06 Infineon Technologies Austria Ag Circuit Arrangement with Two Transistor Devices
US20150179633A1 (en) * 2013-12-23 2015-06-25 Infineon Technologies Austria Ag Reverse Blocking Transistor Device
CN105006489A (zh) * 2014-04-16 2015-10-28 英飞凌科技股份有限公司 半导体二极管

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652658A (zh) * 2021-01-28 2021-04-13 四川大学 一种含有隔离p-top区的槽栅超结IGBT
CN112652658B (zh) * 2021-01-28 2022-04-12 四川大学 一种含有隔离p-top区的槽栅超结IGBT

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