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CN111627919B - 半导体存储装置 - Google Patents

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CN111627919B CN201910681128.1A CN201910681128A CN111627919B CN 111627919 B CN111627919 B CN 111627919B CN 201910681128 A CN201910681128 A CN 201910681128A CN 111627919 B CN111627919 B CN 111627919B
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Abstract

实施方式提供一种能够实现高集成化及高速化的半导体存储装置。一实施方式的半导体存储装置具备：衬底；多个栅极电极，在与衬底的表面交叉的第1方向上排列；第1半导体层，在第1方向上延伸，且与多个栅极电极对向；栅极绝缘膜，设置于栅极电极与第1半导体层之间；第2半导体层，设置于比多个栅极电极更靠衬底侧，且连接于第1半导体层的与第1方向交叉的第2方向的侧面；及第1接触件，在第1方向上延伸，且连接于第2半导体层。第2半导体层具备：第1区域，连接于第1半导体层的第2方向的侧面，且包含P型杂质；及第1接触区域，连接于第1接触件，且N型杂质的浓度比第1区域大。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-36825号(申请日：2019年2月28日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：衬底；多个栅极电极，在与衬底的表面交叉的第1方向上排列；半导体层，在第1方向上延伸，且与多个栅极电极对向；及栅极绝缘膜，设置于栅极电极与半导体层之间。
发明内容
实施方式提供一种能够实现高集成化及高速化的半导体存储装置。
一实施方式的半导体存储装置具备：衬底；多个栅极电极，在与衬底的表面交叉的第1方向上排列；第1半导体层，在第1方向上延伸，且与多个栅极电极对向；栅极绝缘膜，设置于栅极电极与第1半导体层之间；第2半导体层，设置于比多个栅极电极更靠衬底侧，且连接于第1半导体层的与第1方向交叉的第2方向的侧面；及第1接触件，在第1方向上延伸，且连接于第2半导体层。第2半导体层具备：第1区域，连接于第1半导体层的第2方向的侧面，且包含P型杂质；及第1接触区域，连接于第1接触件，且N型杂质的浓度比第1区域大。
另一实施方式的半导体存储装置具备：衬底；多个栅极电极，在与衬底的表面交叉的第1方向上排列；第1半导体层，在第1方向上延伸且与多个栅极电极对向；栅极绝缘膜，设置于栅极电极与第1半导体层之间；第2半导体层，设置于比多个栅极电极更靠衬底侧，且连接于第1半导体层的与第1方向交叉的第2方向的侧面；及第1接触件，在第1方向上延伸，且连接于第2半导体层。第2半导体层具备：第1区域，连接于第1半导体层的第2方向的侧面；及第1接触区域，连接于第1接触件，且N型杂质的浓度比第1区域大。衬底或第2半导体层具备连接于第1区域的第2区域。该第2区域与第1区域在第1方向上的位置不同，且P型杂质的浓度比第1区域大。
附图说明
图1是第1实施方式的半导体存储装置的示意性等效电路图。
图2是表示第1实施方式的半导体存储装置的局部构成的示意性立体图。
图3是图2的局部放大图。
图4表示第1实施方式的半导体存储装置的局部构成的示意性俯视图。
图5是图4的局部放大图。
图6是与图5的A-A′线对应的示意性剖视图。
图7是表示第1实施方式的半导体存储装置的局部构成的示意性剖视图。
图8～图22是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
图23是第2实施方式的半导体存储装置的示意性剖视图。
图24是第3实施方式的半导体存储装置的示意性剖视图。
图25是第4实施方式的半导体存储装置的示意性剖视图。
图26是第5实施方式的半导体存储装置的示意性剖视图。
图27～图32是表示第5实施方式的半导体存储装置的制造方法的示意性剖视图。
图33是第6实施方式的半导体存储装置的示意性剖视图。
图34～图40是表示第6实施方式的半导体存储装置的制造方法的示意性剖视图。
图41是第7实施方式的半导体存储装置的示意性剖视图。
图42是第8实施方式的半导体存储装置的示意性剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只是一例，并非意图限定本发明而表示。
另外，在本说明书中，将相对于衬底的表面平行的指定方向称为X方向，将相对于衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着指定面的方向称为第1方向，将沿着该指定面且与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向中的任一方向对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表达是以衬底作为基准。例如，在所述第1方向与衬底的表面交叉的情况下，将沿着该第1方向远离衬底的朝向称为上，将沿着第1方向靠近衬底的朝向称为下。另外，在针对某一构成称下表面或下端的情况下，意指该构成的衬底侧的面或端部，在称上表面或上端的情况下，意指与该构成的衬底相反一侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，在本说明书中，在针对圆筒状或圆环状部件或贯通孔等称“径向”的情况下，意指在与这些圆筒或圆环的中心轴垂直的平面中，靠近该中心轴的方向或远离该中心轴的方向。另外，在称“径向的厚度”等的情况下，意指在这样的平面中，从中心轴到内周面为止的距离与从中心轴到外周面为止的距离的差量。
另外，在本说明书中，在针对构成、部件等称指定方向的“宽度”或“厚度”的情况下，有时意指通过SEM(Scanning electron microscopy，扫描电子显微术)或TEM(Transmission electron microscopy，透射电子显微术)等所观察到的截面等的宽度或厚度。
[第1实施方式]
[构成]
图1是第1实施方式的半导体存储装置的示意性等效电路图。为了方便说明，图1中省略一部分构成。
本实施方式的半导体存储装置具备存储单元阵列MA及控制存储单元阵列MA的周边电路PC。
存储单元阵列MA具备多个存储块MB。这些多个存储块MB分别具备多个子块SB。这些多个子块SB分别具备多个存储组件MU。这些多个存储组件MU的一端分别经由位线BL而连接于周边电路PC。另外，这些多个存储组件MU的另一端分别经由共通的源极接触件LI及源极线SL而连接于周边电路PC。
存储组件MU具备串联连接于位线BL与源极接触件LI之间的漏极选择晶体管STD、存储器串MS及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
存储器串MS具备串联连接的多个存储单元MC。存储单元MC为具备半导体膜、栅极绝缘膜及栅极电极的场效应型晶体管。半导体膜作为通道区域发挥功能。栅极绝缘膜具备能够存储数据的存储器部。该存储器部例如为氮化硅膜(SiN)或浮栅等电荷蓄积膜。在该情况下，存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而变化。栅极电极连接于字线WL。字线WL是与属于1个存储器串MS的多个存储单元MC对应地设置，且共通地连接于1个存储块MB中的全部存储器串MS。
选择晶体管(STD、STS)为具备半导体膜、栅极绝缘膜及栅极电极的场效应型晶体管。半导体膜作为通道区域发挥功能。漏极选择晶体管STD的栅极电极连接于漏极选择线SGD。漏极选择线SGD是与子块SB对应地设置，且共通地连接于1个子块SB中的全部漏极选择晶体管STD。源极选择晶体管STS的栅极电极连接于源极选择线SGS。源极选择线SGS共通地连接于1个存储块MB中的全部源极选择晶体管STS。
周边电路PC例如产生读出动作、写入动作、删除动作所需要的电压，并施加到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)。周边电路PC例如包含与存储单元阵列MA设置于同一芯片上的多个晶体管及配线。
图2是本实施方式的半导体存储装置的示意性立体图。图3是图2的局部放大图。为了方便说明，在图2及图3中省略一部分构成。
如图2所示，本实施方式的半导体存储装置具备：衬底S；多个导电层110，在Z方向上排列；多个半导体层120，在Z方向上延伸且与多个导电层110对向；及栅极绝缘膜130，设置于导电层110与半导体层120之间。另外，该半导体存储装置具备：半导体层140，设置于比多个导电层110更靠下方，且共通地连接于多个半导体层120的外周面；及导电层150，在Z方向及X方向上延伸，且连接于半导体层140。
衬底S例如为包含单晶硅(Si)等的半导体衬底。衬底S例如具备如下双重阱构造，即，在半导体衬底的表面具有包含N型杂质的N型阱NW，进而在该N型阱NW中具有包含P型杂质的P型阱PW。
导电层110例如包含氮化钛(TiN)及钨(W)的积层膜等。导电层110例如作为字线WL(图1)及连接于该字线WL的多个存储单元MC的栅极电极、或漏极选择线SGD(图1)及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。导电层110的X方向的端部经由在Z方向上延伸的接触件111而连接于周边电路PC(图1)。
在导电层110与半导体层140之间，设置有导电层112。导电层112例如包含含有磷(P)等N型杂质的多晶硅(Si)等。导电层112作为源极选择线SGS(图1)及连接于该源极选择线SGS的多个源极选择晶体管STS(图1)的栅极电极发挥功能。
于在Z方向上相邻的多个导电层110之间、导电层110与导电层112之间、及导电层112与半导体层140之间，设置有氧化硅(SiO2)等绝缘层101。导电层110、导电层112及绝缘层101具有以指定图案形成的多个贯通孔，该贯通孔的内周面与半导体层120的外周面对向。
半导体层120作为1个存储组件MU(图1)中所包含的多个存储单元MC、漏极选择晶体管STD、及源极选择晶体管STS的通道区域发挥功能。半导体层120具有在Z方向上延伸的大致圆筒状的形状。半导体层120例如为非掺杂的多晶硅(Si)等半导体层。另外，在半导体层120的中心部分嵌入有氧化硅(SiO2)等绝缘层121。另外，半导体层120的下端部连接于半导体层140。另外，半导体层120的上端经由半导体层122及接触件123而连接于位线BL。半导体层122例如为注入有例如磷(P)等n型杂质的导电性半导体膜。接触件123例如包含钨(W)、铜(Cu)等。
栅极绝缘膜130具有覆盖半导体层120的外周面及底面的大致圆筒状的形状。例如如图3所示，栅极绝缘膜130具备从半导体层120侧到导电层110侧所设置的隧道绝缘膜131、电荷蓄积膜132、及阻挡绝缘膜133。隧道绝缘膜131例如为氧化硅(SiO2)等绝缘膜。电荷蓄积膜132例如为氮化硅(SiN)等绝缘膜。阻挡绝缘膜133例如可以为氧化硅(SiO2)等绝缘膜，也可以为绝缘性积层膜。此外，在图3中，表示了栅极绝缘膜130为绝缘性电荷蓄积膜的示例。然而，栅极绝缘膜130也可以包含含有杂质的多晶硅(Si)等导电性电荷蓄积膜(浮栅)。
半导体层140(图2)例如包含含有硼(B)等P型杂质的多晶硅等。半导体层140连接于衬底S的表面的P型阱PW。在半导体层140的与导电层150的接触部分，设置有包含磷(P)等N型杂质的接触区域141。此外，在P型阱PW的与导电层150的接触部分，设置有包含磷(P)等N型杂质的接触区域142。
导电层150在Z方向及X方向上延伸，且在下端部连接于衬底S及半导体层140。导电层150例如包含氮化钛(TiN)及钨(W)的积层膜等。导电层150作为源极接触件LI发挥功能。
接下来，参照图4～图7，对存储单元阵列MA的更具体的构成进行说明。为了方便说明，在图4～图7中省略一部分构成。
图4是本实施方式的半导体存储装置的示意性俯视图。
如图4所示，在衬底S上，设置有多个存储单元阵列MA。在图示的例子中，在衬底S上在X方向排列设置有2个存储单元阵列MA。存储单元阵列MA具备在Y方向上配设的多个存储块MB。另外，这些多个存储块MB具备在Y方向上配设的多个块构造BS。另外，这些多个块构造BS具备在Y方向上配设的多个子块SB。
在存储单元阵列MA中设置有：区域R1，供设置存储单元MC；区域R2，设置于存储单元阵列MA的X方向的两端部且在Y方向上延伸；及区域R3，设置于存储单元阵列MA的Y方向的两端部且在X方向上延伸。在区域R2中，例如设置接触件111等。
图5是图4的局部放大图，表示所述区域R1的一部分。
在区域R1中，交替地排列有多个块构造BS及块分断构造ST。
块构造BS具备隔着绝缘部SHE在Y方向上相邻的2个子块SB。在各子块SB中，多个半导体层120呈错位状配设。这些多个半导体层120分别连接于位线BL，作为存储组件MU(图1)发挥功能。
块分断构造ST具备导电层150、及设置于导电层150与块构造BS之间的氧化硅(SiO2)等绝缘层151。导电层150及绝缘层151的X方向长度例如也可以为块构造BS的X方向长度以上。
位线BL在X方向上设置有多条，且在Y方向上延伸。位线BL分别针对1个子块SB连接于1个半导体层120。
图6是将图5所示的构造沿着A-A′线切断并在箭头的方向上观察所得的示意性剖视图。
如图6所示，在本实施方式中，导电层150的下端部152沿着P型阱PW的上表面及绝缘层151的下表面朝Y方向突出，在下表面连接于P型阱PW，在Y方向的侧面连接于半导体层140。另外，半导体层140的接触区域141及P型阱PW的接触区域142设置于从与导电层150的下端部152的接触面起大致各向同性地扩展的范围。在图示的例子中，接触区域141的上端到达半导体层140的上表面。此外，导电层112的Z方向的厚度比导电层110的Z方向厚度大。
图7是表示区域R3(图4)的一部分截面的剖视图。在本实施方式中，在区域R3中，设置有在Z方向上积层的多个牺牲层110A。牺牲层110A例如包含氮化硅(SiN)等。牺牲层110A与导电层110设置于同一层。也就是说，于在Z方向上相邻的2个绝缘层101之间，设置有导电层110及牺牲层110A。另外，在区域R3中，设置有在Z方向上排列的牺牲层140A及半导体层140B。牺牲层140A例如包含氮化硅(SiN)等。半导体层140B例如包含含有硼(B)等P型杂质的多晶硅(Si)等。牺牲层140A及半导体层140B与半导体层140设置于同一层。也就是说，在最下层的绝缘层101与P型阱PW之间，设置有导电层110及牺牲层110A。
[制造方法]
接下来，参照图8～图22，对本实施方式的半导体存储装置的制造方法进行说明。
如图8所示，在该制造方法中，在衬底S的P型阱PW上，形成牺牲层140A、半导体层140B、绝缘层101及导电层112。另外，在它们的上方，交替地形成多个绝缘层101及多个牺牲层110A。该步骤例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法进行。
接下来，如图9所示，形成开口op1。开口op1是在Z方向上延伸，贯通牺牲层140A、半导体层140B、绝缘层101、导电层112、多个绝缘层101及牺牲层110A而使衬底S的P型阱PW露出的开口。该步骤例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)等方法进行。
接下来，如图10所示，在开口op1的内周面及底面，形成栅极绝缘膜130、半导体层120及绝缘层121。该步骤例如通过CVD等方法进行。另外，在该步骤中，例如进行用来将半导体层120的结晶构造改质的热处理等。
接下来，如图11所示，形成开口op2。开口op2是在X方向及Z方向上延伸，且将多个绝缘层101、多个牺牲层110A、导电层112及绝缘层101在Y方向上分断而使半导体层140B露出的开口。该步骤例如通过RIE等方法进行。
接下来，如图12所示，在导电层112的Y方向的侧面及半导体层140B的上表面形成氧化层113。该步骤例如在不使氮化硅氧化而是选择性地使多晶硅氧化的条件下进行。
接下来，如图13所示，去除牺牲层110A。该步骤例如在使用磷酸的湿式蚀刻等及不去除氧化硅而是选择性地去除氮化硅的条件下进行。
接下来，如图14所示，形成导电层110。该步骤例如通过CVD等而进行。
接下来，如图15所示，将导电层110的一部分去除，而将多个导电层110在Z方向上分断。该步骤例如通过湿式蚀刻等而进行。
接下来，如图16所示，在开口op2的侧面及底面形成绝缘层151及半导体层150A。该步骤例如通过CVD等方法进行。
接下来，如图17所示，将绝缘层151及半导体层150A中形成于开口op2底面的部分去除，去除半导体层140B的一部分，而使牺牲层140A的上表面露出。该步骤例如通过RIE等方法进行。
接下来，如图18所示，将牺牲层140A去除，而使P型阱PW的上表面、半导体层140B的下表面及栅极绝缘膜130的外周面露出。该步骤例如通过在不去除硅及氧化硅而是选择性地去除氮化硅的条件下进行湿式蚀刻等而进行。
接下来，如图19所示，将栅极绝缘膜130的一部分去除，而使半导体层120的外周面的一部分露出。该步骤例如通过湿式蚀刻等而进行。
接下来，如图20所示，在P型阱PW的上表面、半导体层140B的下表面及半导体层120的外周面形成硅等，而形成半导体层140。该步骤例如通过CVD等而进行。
接下来，如图21所示，将半导体层140的一部分去除，而使绝缘层151的侧面露出。该步骤例如通过湿式蚀刻等方法进行。
接下来，如图22所示，将磷等N型杂质注入到半导体层140及P型阱PW，而形成半导体层140的接触区域141及P型阱PW的接触区域142。该步骤例如可以通过离子注入等方法进行，也可以通过气相掺杂等方法进行。
然后，通过利用CVD等方法在开口op2的内部形成源极接触件LI，而形成图6等所示的构造。
[效果]
已知有一种半导体存储装置，具备：多个栅极电极，在Z方向上排列；半导体层，在Z方向上延伸，且与多个栅极电极对向；及栅极绝缘膜，设置于栅极电极与半导体层之间。这种半导体存储装置例如通过如参照图9及图10所说明般，形成贯通多个牺牲层或导电层的开口op1，并在该开口op1的内周面形成栅极绝缘膜及半导体层而制造。
在这种方法中，例如如图10所示，在所述贯通孔的下端部也形成有栅极绝缘膜。因此，为了将半导体层的下端部连接于配线等，必须将栅极绝缘膜的一部分去除。作为以去除栅极绝缘膜的一部分为目标的方法，例如考虑于在开口op1的内部形成栅极绝缘膜之后，通过RIE等方法将形成于开口op1底面的栅极绝缘膜的一部分去除，然后形成半导体层。
然而，存在伴随半导体存储装置的高集成化而开口op1的纵横比增大的倾向，这种方法变得越来越困难。
因此，在第1实施方式中，如参照图2等所说明般，将半导体层120的外周面连接于半导体层140，而并非将半导体层120的下端连接于半导体层140。这种构造可以通过如参照图19所说明般，经由设置于块构造BS间的开口op2将栅极绝缘膜130去除而实现。因此，与将半导体层120的下端连接于半导体层140的情况相比，能够更容易地进行高集成化。
在这种构造中，例如也考虑将半导体层140设为N型半导体层。在这种半导体存储装置中，存在读出动作时从源极线SL对存储单元MC供给电子的情况，可以通过采用N型半导体层作为半导体层140，而使存储单元MC-源极线SL间的电阻减小。
然而，在这种半导体存储装置中，存在删除动作时对存储单元MC供给空穴的情况。假设在采用N型半导体层作为半导体层140的情况下，例如也考虑通过源极选择晶体管STS产生GIDL(Gate Induced Drain Leakage，栅致漏极泄漏)，由此产生空穴。然而，为了通过这种方法进行删除动作，必须控制源极选择晶体管STS的通道区域中的N型杂质的分布，但有时难以进行这种控制。另外，利用GIDL的删除动作存在不适合高速化的情况。
因此，在第1实施方式中，将半导体层140设为P型半导体层。根据这种构造，可以在删除动作时从半导体层140供给空穴，能够相对高速地进行删除动作。另外，源极选择晶体管STS的通道区域中的N型杂质的分布的控制也不会产生问题。
在这种构造中，在读出动作时对导电层112施加电压而在半导体层140的上表面形成电子的通道，并经由该通道将半导体层120与150连接。在这种形态中，存在半导体层120-导电层150间的电阻值变大的情况。
因此，在第1实施方式中，如参照图5等所说明般，于在Y方向上相邻的2个导电层150(源极接触件LI)之间设置有块构造BS。根据这种构成，能够相对减小半导体层120-导电层150间的距离。由此，能够抑制读出动作时的半导体层120-导电层150间的电阻值，而相对高速地进行读出动作。
[第2实施方式]
接下来，参照图23，对第2实施方式进行说明。图23是用来对第2实施方式的半导体存储装置进行说明的示意性剖视图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，第2实施方式的半导体存储装置具备半导体层200来代替半导体层140(图2、图6)。
半导体层200基本上与半导体层140同样地构成，但具备连接于P型阱PW及半导体层120外周面的半导体区域201以及设置于半导体区域201上方的半导体区域202。
半导体区域201包含硼(B)等P型杂质，作为P型半导体发挥功能。
半导体区域202作为N型或I型半导体发挥功能。半导体区域202中的P型杂质的浓度至少比P型阱PW及半导体区域201中的P型杂质的浓度小。半导体区域202连接于接触区域141。
根据本实施方式的半导体存储装置，能够发挥与第1实施方式的半导体存储装置相同的效果。
另外，在本实施方式的半导体存储装置中，半导体区域202中的P型杂质的浓度比半导体区域201中的P型杂质的浓度小。因此，能够进一步减小读出动作时半导体层120-导电层150间的电阻值。
此外，本实施方式的半导体存储装置可以通过与第1实施方式的半导体存储装置大致相同的方法来制造。但，在制造本实施方式的半导体存储装置时，于在半导体层140B中包含N型杂质、或不包含杂质的条件下进行参照图8所说明的步骤。
[第3实施方式]
接下来，参照图24，对第3实施方式进行说明。图24是用来对第3实施方式的半导体存储装置进行说明的示意性剖视图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第3实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，第3实施方式的半导体存储装置具备半导体层210来代替半导体层140(图2、图6)。
半导体层210基本上与半导体层140同样地构成，但具备连接于P型阱PW及半导体层120外周面的半导体区域211以及设置于半导体区域211上方的半导体区域212。
半导体区域211作为I型半导体发挥功能。半导体区域211中的P型杂质的浓度至少比P型阱PW中的P型杂质的浓度小。另外，半导体区域211中的N型杂质的浓度至少比半导体区域212中的N型杂质的浓度小。
半导体区域212包含磷(P)等N型杂质，作为N型半导体发挥功能。半导体区域212连接于接触区域141。
根据本实施方式的半导体存储装置，能够发挥与第1实施方式的半导体存储装置相同的效果。
另外，在本实施方式的半导体存储装置中，半导体区域212作为N型半导体发挥功能。因此，能够进一步减小读出动作时半导体层120-导电层150间的电阻值。
此外，本实施方式的半导体存储装置可以通过与第1实施方式的半导体存储装置大致相同的方法来制造。但，在制造本实施方式的半导体存储装置时，在半导体层140B中包含N型杂质的条件下进行参照图8所说明的步骤。另外，对于参照图20所说明的步骤，在通过该步骤所形成的硅不包含杂质的条件下进行。
[第4实施方式]
接下来，参照图25，对第4实施方式进行说明。图25是用来对第4实施方式的半导体存储装置进行说明的示意性剖视图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第4实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，第4实施方式的半导体存储装置具备在P型阱PW中进一步设置有包含N型杂质的N型阱NW′的三重阱构造的衬底。另外，第4实施方式的半导体存储装置具备半导体层220来代替半导体层140(图2、图6)。
半导体层220基本上与半导体层140同样地构成，但具备连接于N型阱NW′及半导体层120外周面的半导体区域221以及设置于半导体区域221上方的半导体区域222。
半导体区域221作为I型半导体发挥功能。半导体区域221中的N型杂质的浓度至少比N型阱NW′中的N型杂质的浓度小。另外，半导体区域221中的P型杂质的浓度至少比半导体区域222中的P型杂质的浓度小。
半导体区域222包含硼(B)等P型杂质，作为P型半导体发挥功能。半导体区域222连接于接触区域141。
根据本实施方式的半导体存储装置，能够发挥与第1实施方式的半导体存储装置相同的效果。
另外，在本实施方式的半导体存储装置中，半导体区域221连接于N型阱NW′。因此，能够进一步减小读出动作时半导体层120-导电层150间的电阻值。
此外，本实施方式的半导体存储装置可以通过与第1实施方式的半导体存储装置大致相同的方法来制造。但，在制造本实施方式的半导体存储装置时，在半导体层140B中包含P型杂质的条件下进行参照图8所说明的步骤。另外，对于参照图20所说明的步骤，在通过该步骤所形成的硅不包含杂质的条件下进行。
[第5实施方式]
[构成]
接下来，参照图26，对第6实施方式进行说明。图26是用来对第5实施方式的半导体存储装置进行说明的示意性剖视图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第5实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，第5实施方式的半导体存储装置具备导电层230来代替导电层150(图2、图6)。
如图26所示，在本实施方式中，导电层230的侧面及底面的一部分由绝缘层232覆盖。导电层230的下端部231经由P型阱PW的接触区域142而连接于半导体层140的接触区域141。在图示的例子中，接触区域141的上端到达半导体层140的上表面。
此外，第5实施方式的半导体存储装置基本上与第1实施方式同样地构成。然而，在第2～第4实施方式中也可以采用这种构成。
[制造方法]
接下来，参照图27～图32，对本实施方式的半导体存储装置的制造方法进行说明。
在该制造方法中，例如，进行参照图8～图11所说明的步骤。
接下来，如图27所示，将半导体层140B的一部分去除，而使牺牲层140A的上表面露出。该步骤例如与参照图17所说明的步骤同样地进行。
接下来，如图28所示，形成半导体层140。该步骤例如与参照图18～图22所说明的步骤同样地进行。
接下来，如图29所示，在导电层112及半导体层140的Y方向侧面形成氧化层113。该步骤例如在不使氮化硅氧化，而是选择性地使多晶硅氧化的条件下进行。
接下来，如图30所示，将牺牲层110A去除而形成导电层110。该步骤例如与参照图13～图15所说明的步骤同样地进行。
接下来，如图31所示，在开口op2的侧面及底面形成绝缘层232及半导体层230A。该步骤例如通过CVD等方法进行。
接下来，如图32所示，将绝缘层232及半导体层230A中形成于开口op2的底面的部分去除，而使P型阱PW的上表面露出。该步骤例如通过RIE等方法进行。
然后，通过利用CVD等方法在开口op2的内部形成导电层230，而形成图26所示的构造。
[第6实施方式]
[构成]
接下来，参照图33，对第6实施方式进行说明。图33是用来对第6实施方式的半导体存储装置进行说明的示意性剖视图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第6实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，第6实施方式的半导体存储装置不具有导电层112。
此外，第6实施方式的半导体存储装置基本上与第1实施方式同样地构成。然而，在第2～第4实施方式中也可以采用这种构成。
[制造方法]
接下来，参照图34～图40，对本实施方式的半导体存储装置的制造方法进行说明。
在该制造方法中，例如进行参照图8～图12所说明的步骤。但，在参照图8所说明的步骤中，形成氧化硅等牺牲层233、硅等牺牲层234及氧化硅等牺牲层235来代替氮化硅等牺牲层140A。另外，不形成导电层112。
接下来，如图34所示，将氧化层113的一部分去除，而使牺牲层234的上表面露出。该步骤例如与参照图17所说明的步骤同样地进行。
接下来，如图35所示，将牺牲层234去除，而使牺牲层233的上表面、牺牲层235的下表面及栅极绝缘膜130的外周面露出。该步骤例如与参照图18所说明的步骤同样地进行。
接下来，如图36所示，在牺牲层233的上表面、牺牲层235的下表面、栅极绝缘膜130的外周面及开口op2的侧面，形成氧化硅等保护膜150B。该步骤例如通过CVD等而进行。另外，该步骤是在保护膜150B中形成于开口op2侧面的部分的Y方向厚度比其它部分的厚度大的条件下进行。
接下来，如图37所示，将保护膜150B的一部分、栅极绝缘膜130的一部分、牺牲层233及牺牲层235去除，而使P型阱PW的上表面、半导体层140B的下表面及半导体层120的外周面的一部分露出。该步骤例如通过湿式蚀刻等而进行。
接下来，如图38所示，在P型阱PW的上表面、半导体层140B的下表面及半导体层120的外周面的一部分形成半导体层140。该步骤例如与参照图20～图22所说明的步骤同样地进行。
接下来，如图39所示，将保护膜150B去除，在P型阱PW的上表面及半导体层140的侧面形成氧化层113。该步骤例如在不使氮化硅氧化，而是选择性地使多晶硅氧化的条件下进行。
接下来，如图40所示，将牺牲层110A去除而形成导电层110。该步骤例如与参照图12～图14所说明的步骤同样地进行。
然后，通过进行与参照图31及图32所说明的步骤相同的步骤，并利用CVD等方法在开口op2的内部形成源极接触件LI，而形成图33所示的构造。
[第7实施方式]
接下来，参照图41，对第7实施方式进行说明。图41是用来对第7实施方式的半导体存储装置进行说明的示意性剖视图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第7实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，在第7实施方式中，在导电层150与绝缘层151之间设置有半导体层153。半导体层153包含含有磷(P)等N型杂质的多晶硅(Si)等。半导体层153连接于导电层150、半导体层140及P型阱PW。半导体层153的下端部分作为半导体层140的接触区域发挥功能。
此外，第7实施方式的半导体存储装置基本上与第1实施方式同样地构成。然而，在第2～第4实施方式中也可以采用这种构成。
此外，本实施方式的半导体存储装置可以通过与第1实施方式的半导体存储装置大致相同的方法来制造。但，在制造本实施方式的半导体存储装置时，不进行参照图21所说明的步骤。
[第8实施方式]
接下来，参照图42对第8实施方式进行说明。图42是用来对第7实施方式的半导体存储装置进行说明的示意性立体图。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第8实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但，在第8实施方式中，在衬底S与存储单元阵列MA之间设置有构成周边电路PC的多个晶体管Tr。另外，第8实施方式的半导体存储装置具备半导体层250来代替半导体层140(图2、图6)。
半导体层250基本上与半导体层140同样地构成，但除了半导体层140中所包含的半导体区域以外，还包含以与P型阱PW相同的浓度包含与P型阱PW相同的杂质的半导体区域251。
此外，第8实施方式的半导体存储装置基本上与第1实施方式同样地构成。然而，在第2～第4实施方式中也可以采用这种构成。例如，在第4实施方式中采用这种构成的情况下，半导体区域251也可以按与N型阱NW′相同的浓度包含与N型阱NW′(图25)相同的杂质。
[其它]
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可以在不脱离发明的主旨的范围内，进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
S 衬底
110 导电层
120 半导体层
130 栅极绝缘膜
140 半导体层
141 接触区域
142 接触区域
150 导电层

Claims (6)

1.一种半导体存储装置，具备：
衬底；
多个栅极电极，在与所述衬底的表面交叉的第1方向上排列；
第1半导体层，在所述第1方向上延伸，且与所述多个栅极电极对向；
栅极绝缘膜，设置于所述栅极电极与所述第1半导体层之间；
第2半导体层，设置于比所述多个栅极电极更靠所述衬底侧，且连接于所述第1半导体层的与所述第1方向交叉的第2方向的侧面；及
第1接触件，在所述第1方向上延伸，且连接于所述第2半导体层；且
所述栅极绝缘膜包含：第1端部，在所述第1方向上延伸到所述第2半导体层中；所述第1端部的侧面在所述第2方向上面向所述第2半导体层，
所述第2半导体层具备：
第1区域，连接于所述第1半导体层的所述第2方向的侧面，且包含P型杂质；及
第1接触区域，连接于所述第1接触件，且N型杂质的浓度比所述第1区域大。
2.根据权利要求1所述的半导体存储装置，其中
所述衬底具备P型阱，
所述第2半导体层连接于所述P型阱。
3.一种半导体存储装置，具备：
衬底；
多个栅极电极，在与所述衬底的表面交叉的第1方向上排列；
第1半导体层，在所述第1方向上延伸，且与所述多个栅极电极对向；
栅极绝缘膜，设置于所述栅极电极与所述第1半导体层之间；
第2半导体层，设置于比所述多个栅极电极更靠所述衬底侧，且连接于所述第1半导体层的与所述第1方向交叉的第2方向的侧面；及
第1接触件，在所述第1方向上延伸，且连接于所述第2半导体层；且
所述第2半导体层具备：
第1区域，连接于所述第1半导体层的所述第2方向的侧面；及
第1接触区域，连接于所述第1接触件，且N型杂质的浓度比所述第1区域大；且
所述衬底或所述第2半导体层具备连接于所述第1区域的第2区域，
所述第2区域与所述第1区域在所述第1方向上的位置不同，且P型杂质的浓度比所述第1区域大。
4.根据权利要求3所述的半导体存储装置，其中
所述衬底或所述第2半导体层具备连接于所述第1区域的第3区域，
所述第3区域与所述第1区域及所述第2区域在所述第1方向上的位置不同，且N型杂质的浓度比所述第1区域及所述第2区域大。
5.根据权利要求3所述的半导体存储装置，其中
所述衬底具备P型阱，
所述第2区域为所述P型阱的一部分。
6.根据权利要求1至5中任一项所述的半导体存储装置，具备在所述第1方向上延伸且连接于所述第2半导体层的第2接触件，且
所述第2半导体层具备连接于所述第2接触件且N型杂质的浓度比所述第1区域大的第2接触区域，
所述多个栅极电极、所述第1半导体层及所述栅极绝缘膜在所述第2方向上，设置于所述第1接触件与所述第2接触件之间。
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