CN111613600B

CN111613600B - 包括桥接管芯的系统级封装

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Publication number: CN111613600B
Application number: CN201911034952.4A
Authority: CN
Inventors: 金钟薰; 成基俊; 金基范
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2019-02-22
Filing date: 2019-10-29
Publication date: 2023-09-22
Anticipated expiration: 2039-10-29
Also published as: KR102728328B1; TW202040769A; US11322446B2; TW202036832A; KR20200102928A; US20200273800A1; TWI810380B; TWI836000B; CN111613600A

Abstract

包括桥接管芯的系统级封装。一种系统级封装包括再分配线RDL结构、第一半导体芯片、第二半导体芯片和桥接管芯。该RDL结构包括第一RDL图案，第一半导体芯片的第一芯片焊盘电连接至第一RDL图案。第二半导体芯片层叠在第一半导体芯片上，使得第二半导体芯片突出越过第一半导体芯片的侧表面，其中，设置在突起上的第二芯片焊盘通过桥接管芯电连接到第一RDL图案。

Description

包括桥接管芯的系统级封装

技术领域

本公开涉及半导体封装技术，更具体地，涉及包括桥接管芯的系统级封装。

背景技术

近来，大量努力集中在将多个半导体芯片集成到单个半导体封装中。即，已尝试增加封装集成密度以实现利用多功能操作高速处理大量数据的高性能半导体封装。例如，系统级封装(SiP)技术可被视为实现高性能半导体封装的有吸引力的候选。包括在各个SiP中的多个半导体芯片并排设置。然而，这可导致难以减小SiP的宽度。因此，已提出将多个半导体芯片设置在SiP封装中的各种技术以减小SiP的尺寸。

发明内容

根据实施方式，一种系统级封装包括：再分配线(RDL)结构，其包括第一RDL图案；以及第一半导体芯片，其设置在RDL结构上，使得第一半导体芯片的电连接到第一RDL图案的第一芯片焊盘面向RDL结构。该系统级封装还包括第二半导体芯片，该第二半导体芯片层叠在第一半导体芯片上，使得第二半导体芯片突出越过第一半导体芯片的侧表面，其中，设置在第二半导体芯片的突起上的第二芯片焊盘面向RDL结构。该系统级封装还包括设置在RDL结构上以支撑第二半导体芯片的突起的桥接管芯，其中，该桥接管芯包括由第一通孔穿透的主体，其中，第一通孔将第二芯片焊盘电连接到第一RDL图案。

根据另一实施方式，一种系统级封装包括第一子封装以及安装在第一子封装上的第二子封装。第一子封装包括：再分配线(RDL)结构，其包括第一RDL图案；以及第一半导体芯片，其设置在RDL结构上，使得第一半导体芯片的电连接到第一RDL图案的第一芯片焊盘面向RDL结构。第一子封装还包括第二半导体芯片，该第二半导体芯片层叠在第一半导体芯片上，使得第二半导体芯片突出越过第一半导体芯片的侧表面，其中，设置在第二半导体芯片的突起上的第二芯片焊盘面向RDL结构。第一子封装还包括桥接管芯，该桥接管芯设置在RDL结构上以支撑第二半导体芯片的突起，其中，桥接管芯包括由第一通孔穿透的主体，其中，第一通孔将第二芯片焊盘电连接到第一RDL图案。第一子封装另外包括模制层，该模制层设置在RDL结构上以覆盖第一半导体芯片和桥接管芯并且围绕第二半导体芯片。第一子封装还包括穿透模制层以电连接到RDL结构的模制通孔(TMV)，其中，第二子封装设置在模制层上并且电连接到TMV。

附图说明

图1是示出根据实施方式的系统级封装(SiP)的横截面图。

图2是示出图1的一部分(包括桥接管芯)的放大横截面图。

图3是示出将图2所示的半导体芯片彼此连接的电路径的立体图。

图4是聚焦于图1的桥接管芯的放大横截面图。

图5是示出图4的桥接管芯中所包括的柱状凸块阵列的平面图。

图6是示出图1所示的半导体芯片之间的连接部分的放大横截面图。

图7是示出根据另一实施方式的SiP的横截面图。

图8是示出根据另一实施方式的SiP的横截面图。

图9是示出图8的一部分(包括模制通孔)的横截面图。

图10是示出采用包括根据实施方式的至少一个SiP的存储卡的电子系统的框图。

图11是示出包括根据实施方式的至少一个SiP的另一电子系统的框图。

具体实施方式

本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。

将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或者意指特定顺序。

还将理解，当元件或层被称为在另一元件或层“上”、“上方”、“下面”、“下方”或“外侧”时，该元件或层可与另一元件或层直接接触，或者可存在中间元件或层。用于描述元件或层之间的关系的其它词语应该以类似的方式解释(例如，“在...之间”与“直接在...之间”或者“相邻”与“直接相邻”)。

诸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“顶部”、“底部”等的空间相对术语可用于描述元件和/或特征与另一元件和/或特征的关系(例如，如图中所示)。将理解，除了附图中所描绘的取向之外，空间相对术语旨在涵盖装置在使用和/或操作中的不同取向。例如，当附图中的装置翻转时，被描述为在其它元件或特征下面和/或之下的元件将被取向为在其它元件或特征上面。装置可按照其它方式取向(旋转90度或处于其它取向)并且相应地解释本文中所使用的空间相对描述符。

系统级封装(SiP)可对应于半导体封装，并且半导体封装可包括诸如半导体芯片或半导体管芯的电子器件。半导体芯片或半导体管芯可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片、专用集成电路(ASIC)芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或系统芯片(SoC)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。半导体封装可适用于物联网(IoT)。

贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。

图1是示出根据实施方式的系统级封装(SiP)10的横截面图。

参照图1，SiP 10可被配置为包括再分配线(RDL)结构100、第一半导体芯片300、第二半导体芯片400和桥接管芯500。

第一半导体芯片300可设置在RDL结构100上。第二半导体芯片400可层叠在第一半导体芯片300的与RDL结构100相对的表面上以与第一半导体芯片300交叠。第二半导体芯片400可层叠在第一半导体芯片300上以具有突起435，突起435对应于从与第一半导体芯片300的侧表面对准的垂直线横向突出的伸出物(overlang)。桥接管芯500可设置在RDL结构100上以支撑第二半导体芯片400的突起435。桥接管芯500可设置在第二半导体芯片400的突起435与RDL结构100之间，并且可被设置为在与突起435相同的方向上与第一半导体芯片300横向间隔开。

SiP 10还可包括形成在RDL结构100上的模制层700。模制层700可形成为覆盖第一半导体芯片300和桥接管芯500。模制层700可延伸以覆盖第二半导体芯片400。模制层700可形成为围绕并保护第二半导体芯片400并露出第二半导体芯片400的与第一半导体芯片300相对的第二表面402。在模制层700形成为露出第二半导体芯片400的第二表面402的情况下，来自第二半导体芯片400和第一半导体芯片300的由于SiP 10的操作而生成的热可通过第二半导体芯片400的第二表面402更容易地消散到外部空间。模制层700可由各种模制材料或包封材料中的任一种形成。例如，模制层700可由环氧模制料(EMC)材料形成。

图2是示出图1的一部分(包括桥接管芯500)的放大横截面图。

参照图1和图2，RDL结构100可包括第一RDL图案120。第一RDL图案120可以是具有与第一半导体芯片300的一部分交叠的第一端以及与桥接管芯500的一部分交叠的第二端的导电图案。

第一半导体芯片300可包括第一组的芯片焊盘310。第一半导体芯片300可设置在RDL结构100上，使得第一半导体芯片300的第一芯片焊盘312电连接到第一RDL图案120的第一端。第一芯片焊盘312可以是第一组的芯片焊盘310中的任一个。第一半导体芯片300可按照倒装芯片形式安装在RDL结构100上，使得第一半导体芯片300的第一组的芯片焊盘310面向RDL结构100。

第一组的内连接器610可设置在第一半导体芯片300与RDL结构100之间以将第一半导体芯片300电连接到RDL结构100。第一组的内连接器610可以是导电凸块或焊料凸块。第五内连接器612可接合到第一RDL图案120的一部分以将第一芯片焊盘312电连接到第一RDL图案120。第五内连接器612可以是第一组的内连接器610中的任一个。

第二半导体芯片400可包括设置在第二半导体芯片400的突起435上的第二组的芯片焊盘410。第二半导体芯片400可按照倒装芯片形式安装在第一半导体芯片300上。因此，设置在突起435上的第二芯片焊盘412可面向RDL结构100。由于第二芯片焊盘412设置在突起435上，所以第二芯片焊盘412可能不与第一半导体芯片300垂直地交叠以在第一半导体芯片300的外侧区域中露出。第二芯片焊盘412可以是第二组的芯片焊盘410中的任一个。

桥接管芯500可设置在RDL结构100上以与第二半导体芯片400的突起435交叠。桥接管芯500可被配置为包括主体510以及穿透主体510的多个通孔520。尽管图中未示出，绝缘层可另外设置在主体510与各个通孔520之间以将通孔520与主体510电绝缘。第一通孔522可被设置为与第二芯片焊盘412交叠，并且可电连接到第二半导体芯片400的第二芯片焊盘412。第一通孔522可以是通孔520中的任一个。第一通孔522可被设置为与第一RDL图案120的第二端交叠，并且可电连接到与第一通孔522交叠的第一RDL图案120。第一通孔522可被设置为在垂直方向上将第二芯片焊盘412电连接到第一RDL图案120。

桥接管芯500还可包括多个柱状凸块530。第一柱状凸块532可设置在主体510上以从主体510的顶表面突出。第一柱状凸块532可连接到第一通孔522的顶部。第一柱状凸块532可以是柱状凸块530中的任一个。

第三组的内连接器630可设置在桥接管芯500与第二半导体芯片400之间以将桥接管芯500电连接到第二半导体芯片400。桥接管芯500可通过第三组的内连接器630接合到第二半导体芯片400，并且可通过第三组的内连接器630电连接到第二半导体芯片400。第二内连接器632可将第二芯片焊盘412电连接到第一柱状凸块532。第二内连接器632可以是第三组的内连接器630中的任一个。桥接管芯500还可包括设置在主体510的底表面上的通孔焊盘540。第一通孔焊盘542可连接到第一通孔522的底部。第一通孔焊盘542可以是通孔焊盘540中的任一个。

第二组的内连接器620可设置在桥接管芯500与RDL结构100之间以将桥接管芯500电连接到RDL结构100。桥接管芯500可通过第二组的内连接器620接合到RDL结构100，并且可通过第二组的内连接器620电连接到RDL结构100。第一内连接器622可接合并且电联接到第一通孔焊盘542。第一内连接器622可以是第二组的内连接器620中的任一个。第一内连接器622可接合到第一RDL图案120的一部分以将第一通孔焊盘542电连接到第一RDL图案120。

图3是示出将图2所示的第一半导体芯片300和第二半导体芯片400彼此电连接的第一电路径P1的立体图。

参照图2和图3，桥接管芯500在结构上支撑第二半导体芯片400的突起435并且还提供将第二半导体芯片400电连接到第一半导体芯片300的第一电路径P1的一部分。第一电路径P1可被配置为包括第二半导体芯片400的第二芯片焊盘412、第二内连接器632、第一柱状凸块532、第一通孔522、第一通孔焊盘542、第一内连接器622、第一RDL图案120、第五内连接器612和第一半导体芯片300的第一芯片焊盘312。

第一半导体芯片300可以是执行数据的逻辑运算的处理器。例如，第一半导体芯片300可包括诸如执行逻辑运算的应用处理器的系统芯片(SoC)。第二半导体芯片400可以是存储数据的存储器半导体芯片。存储器半导体芯片可用作高速缓存存储器芯片，其暂时存储并提供在SoC的逻辑运算中使用的数据。第二半导体芯片400可被配置为包括DRAM装置。

第一半导体芯片300的第一组的芯片焊盘310可均匀地设置在第一半导体芯片300的第一表面301的整个区域上，如图3所示。第二半导体芯片400的第二组的芯片焊盘410可设置在第二半导体芯片400的突起435上。第二半导体芯片400的第二组的芯片焊盘410可设置在第二半导体芯片400的相对于第一半导体芯片300外伸(不交叠)的部分(即，突起435)上。第二半导体芯片400的第二组的芯片焊盘410可设置在第二半导体芯片400的外围区域430上。设置有第二组的芯片焊盘410的外围区域430可位于第二半导体芯片400的突起435的第一表面401上。

第二半导体芯片400可与第一半导体芯片300部分地交叠。第二半导体芯片400的除了突起435之外的其它区域可与第一半导体芯片300交叠。第二半导体芯片400的所述其它区域可由第一半导体芯片300共享。因此，第二半导体芯片400的第二组的芯片焊盘410可能不设置在第二半导体芯片400的所述其它区域上。

第一芯片焊盘312可通过第一电路径P1电连接到第二半导体芯片400的第二芯片焊盘412。第一芯片焊盘312可以是第一组的芯片焊盘310中的一个。尽管图3将第一电路径P1示出为单个路径，但SiP 10可包括多个第一电路径P1。在这种情况下，第一组的芯片焊盘310可分别通过多个第一电路径P1电连接到第二组的芯片焊盘410。在实施方式中，多个第一电路径P1中的每一个可被配置为包括第二半导体芯片400的第二组的芯片焊盘410中的一个、第三组的内连接器630中的一个、柱状凸块530中的一个、通孔520中的一个、通孔焊盘540中的一个、第二组的内连接器620中的一个、第一RDL图案120中的一个、第一组的内连接器610中的一个以及第一半导体芯片300的第一组的芯片焊盘310中的一个。由于第二半导体芯片400通过多个第一电路径P1电连接到第一半导体芯片300，所以可在第一半导体芯片300和第二半导体芯片400之间提供多个输入/输出(I/O)路径。即，由于两个相邻的半导体芯片通过与I/O路径对应的多个短信号路径彼此电连接，所以与通过单个路径相比，可通过多个路径在两个相邻的半导体芯片之间同时发送相对更多的数据。因此，可使用并行路径以给定速度从第一半导体芯片300向第二半导体芯片400发送更大量的数据，或者反之亦然。如果第一半导体芯片300是逻辑芯片(例如，处理器芯片)并且第二半导体芯片400是存储器芯片，则第一半导体芯片300可与充当高性能高速缓存存储器的第二半导体芯片400一起操作。因此，可改进包括第一半导体芯片300和第二半导体芯片400的SiP 10的操作速度和性能。

再参照图2，第二半导体芯片400还可包括第三芯片焊盘411，第三芯片焊盘411设置在突起435上以与第二芯片焊盘412间隔开。桥接管芯500还可包括第二柱状凸块531，第二柱状凸块531被设置为基本上与第三芯片焊盘411交叠。桥接管芯500还可包括第二通孔521，第二通孔521电连接到第二柱状凸块531并且被设置为与第一通孔522间隔开。桥接管芯500还可包括电连接到第二通孔521的第二通孔焊盘541。

RDL结构100还可包括第二RDL图案110，第二RDL图案110被设置为与第一RDL图案120间隔开。第二RDL图案110可被设置为具有与第二通孔焊盘541交叠的部分。第二RDL图案110可通过第五RDL图案140电连接到第一外连接器210。第一外连接器210可以是连接到RDL结构100的多个外连接器200中的一个。外连接器200可充当将SiP 10电连接到外部装置的连接端子或连接引脚。外连接器200可以是诸如焊球的连接构件。

RDL结构100还可包括设置在第五RDL图案140与第二RDL图案110之间的第一介电层191。第一RDL图案120和第二RDL图案110可设置在第一介电层191的顶表面上，并且第五RDL图案140可设置在第一介电层191的底表面上。第五RDL图案140可基本上穿透第一介电层191以连接到第二RDL图案110。RDL结构100还可包括第二介电层193，第二介电层193设置在第一介电层191的与外连接器200相对的顶表面上以将第二RDL图案110与第一RDL图案120电隔离。RDL结构100还可包括第三介电层195，第三介电层195设置在第一介电层191的与第一半导体芯片300相对的底表面上以将第五RDL图案140与SiP 10的外部空间电隔离。第一外连接器210可基本上穿透第三介电层195以连接到第五RDL图案140。

第六内连接器621可接合到第二RDL图案110以将第二通孔焊盘541电连接到第二RDL图案110。第六内连接器621可以是将桥接管芯500电连接到RDL结构100的第二组的内连接器620中的任一个。第七内连接器631可将第二柱状凸块531电连接到第三芯片焊盘411。第七内连接器631可以是将桥接管芯500电连接到第二半导体芯片400的第三组的内连接器630中的任一个。

参照图2和图3，第二电路径P2可被设置为包括第一外连接器210、第五RDL图案140、第二RDL图案110、第六内连接器621、第二通孔焊盘541、第二通孔521、第二柱状凸块531、第七内连接器631和第三芯片焊盘411。第二电路径P2可以是将第二半导体芯片400电连接到第一外连接器210的路径。与第一电路径P1不同，第二电路径P2可能不电连接到第一半导体芯片300。第一电路径P1可将第一半导体芯片300和第二半导体芯片400彼此电连接，使得第一半导体芯片300和第二半导体芯片400彼此通信。相比之下，第二电路径P2可用作将电源电压或接地电压供应给第二半导体芯片400的电路径。

再参照图2，RDL结构100还可包括第三RDL图案130，第三RDL图案130被设置为与第一RDL图案120和第二RDL图案110间隔开。第三RDL图案130可被设置为与第一半导体芯片300交叠。第三RDL图案130可通过第六RDL图案150电连接到第二外连接器230。第一半导体芯片300还可包括第四芯片焊盘313，第四芯片焊盘313被设置为与第一芯片焊盘312间隔开。第三内连接器613可被设置为将第四芯片焊盘313电连接到第三RDL图案130。第三内连接器613可以是将第一半导体芯片300电连接到RDL结构100的第一组的内连接器610中的任一个。

第三电路径P3可被设置为包括第四芯片焊盘313、第三内连接器613、第三RDL图案130、第六RDL图案150和第二外连接器230。第三电路径P3可以是将第一半导体芯片300电连接到第二外连接器230的电路径。第一半导体芯片300可通过第三电路径P3与外部装置通信，或者可通过第三电路径P3从外部装置接收电力。

图4是示出图1的一部分(包括桥接管芯500)的放大横截面图。图5是示出图4所示的桥接管芯500的柱状凸块530的平面图。

参照图1和图4，桥接管芯500的主体510可对应于诸如硅基板的半导体基板。当桥接管芯500的主体510由硅材料制成时，可使用应用于硅晶圆的光刻工艺来形成通孔520。桥接管芯500的通孔520可对应于具有直径D1的硅通孔(TSV)。直径D1可小于穿透模制层的模制通孔(TMV)的直径。因此，可增加具有有限尺寸的主体510中形成的通孔520的数量。

如图3所示，第二组的芯片焊盘410可密集地设置在第二半导体芯片400的突起435上。桥接管芯500的电连接到第二组的芯片焊盘410的柱状凸块530可包括至少两个凸块，如图5所示。在这种情况下，桥接管芯500的通孔520可对准以与第二组的芯片焊盘410交叠，使得柱状凸块530与第二半导体芯片400的第二组的芯片焊盘410交叠。由于使用TSV工艺形成桥接管芯500的通孔520，所以例如与TMV的直径相比，通孔520可形成为具有值相对小的直径D1。因此，可使桥接管芯500的分别与多个I/O端子、电源端子和接地端子对应的通孔520的数量最大化。即，即使第二组的芯片焊盘410密集地设置，也可形成桥接管芯500的通孔520，使得通孔520被设置为具有与第二组的芯片焊盘410相同的间距大小。因此，即使第二组的芯片焊盘410密集地设置，也可将第二组的芯片焊盘410垂直地连接到桥接管芯500的相应通孔520，而不在第二半导体芯片400上形成任何再分配线。

如果通孔520的直径D1减小，则通孔520的垂直长度也可减小。当通孔520形成为穿透具有厚度T3的主体510时，由于由通孔520填充的过孔的纵横比的限制，在减小通孔520的直径D1方面可存在限制。为了减小桥接管芯500的通孔520的直径D1，可能有必要减小主体510的厚度T3以满足形成通孔520的过孔的纵横比的限制。为了增加主体510中形成的通孔520的数量，可能有必要将主体510的厚度T3减小为小于第一半导体芯片300的厚度T1。在这种情况下，可减小桥接管芯500的通孔520的直径D1。

为了桥接管芯500在结构上支撑第二半导体芯片400，桥接管芯500的总厚度T2被设定为等于第一半导体芯片300的厚度T1可能是有效的。例如，小于第一半导体芯片300的厚度T1的主体510的厚度T3可由桥接管芯500的柱状凸块530的厚度T4和桥接管芯500的通孔焊盘540的厚度T5补偿。即，通过适当地调节桥接管芯500的柱状凸块530的厚度T4，桥接管芯500的总厚度T2可被调节为等于第一半导体芯片300的厚度T1。桥接管芯500的总厚度T2可包括桥接管芯500的柱状凸块530的厚度T4、桥接管芯500的通孔焊盘540的厚度T5和主体510的厚度T3。

柱状凸块530可分别直接接合到第三组的内连接器630。第一柱状凸块532的直径D2可大于通孔520的直径D1。因此，用作第三组的内连接器630的焊料凸块可分别直接接合到桥接管芯500的柱状凸块530。为了桥接管芯500的通孔焊盘540直接接合到第二组的内连接器620，通孔焊盘540的直径D3可大于通孔520的直径D1。

图6是示出图1所示的第一半导体芯片300和第二半导体芯片400之间的连接部分的放大横截面图。

参照图1和图6，第二半导体芯片400可与第一半导体芯片300部分地交叠，并且第二半导体芯片400的突起435可由桥接管芯500支撑。第二半导体芯片400的突起435通过第三组的内连接器630接合到桥接管芯500，并且虚拟凸块690可用于支撑第二半导体芯片400的与突起435相对的边缘436。由于虚拟凸块690支撑第二半导体芯片400的边缘436，所以可防止第二半导体芯片400倾斜。由于当第二半导体芯片400的突起435接合到桥接管芯500时虚拟凸块690设置在第一半导体芯片300与第二半导体芯片400之间，所以第二半导体芯片400可维持水平高度。

虚拟凸块690可以是焊料凸块。虚拟凸块690可附接到第二半导体芯片400的第一表面401。虚拟接合焊盘691可形成在第二半导体芯片400的第一表面401上。在这种情况下，虚拟凸块690可接合到虚拟接合焊盘691。虚拟接合焊盘691可形成在设置在第二半导体芯片400的第一表面401上的钝化层425上。虚拟接合焊盘691可使用金属溅射工艺形成在钝化层425上。钝化层425可形成为覆盖第二半导体芯片400的主体420(由硅材料制成)并将其电绝缘。因此，虚拟凸块690可与第二半导体芯片400的内部电路电绝缘。虚拟凸块690可与第一半导体芯片300的与RDL结构100相对的第二表面302接触。

图7是示出根据另一实施方式的SiP 11的横截面图。

参照图7，SiP 11可被配置为包括RDL结构100、第一半导体芯片300、第二半导体芯片400、桥接管芯500和模制层700。第二半导体芯片400可与第一半导体芯片300部分地交叠，并且第二半导体芯片400的突起435可由桥接管芯500支撑。粘合层690L可设置在第一半导体芯片300与第二半导体芯片400之间。粘合层690L可支撑第二半导体芯片400。当第二半导体芯片400的突起435接合到桥接管芯500并由桥接管芯500支撑时，粘合层690L可防止第二半导体芯片400倾斜。粘合层690L可帮助第二半导体芯片400维持水平高度。

粘合层690L可附接到第二半导体芯片400的第一表面401和第一半导体芯片300的第二表面302。粘合层690L可将第二半导体芯片400接合到第一半导体芯片300。

图8是示出根据另一实施方式的SiP 12的横截面图。图9是示出图8的一部分(包括模制通孔(TMV)2800)的横截面图。

参照图8，SiP 12可被实现为具有层叠封装(PoP)形状。SiP 12可被配置为包括第一子封装SP1以及安装在第一子封装SP1上的第二子封装SP2。第一子封装SP1可被配置为包括RDL结构2100、第一半导体芯片2300、第二半导体芯片2400、桥接管芯2500、模制层2700和TMV 2800。

RDL结构2100可被配置为包括第一RDL图案2120、第二RDL图案2110、第三RDL图案2130、第四RDL图案2170、第五RDL图案2140、第六RDL图案2150、第七RDL图案2180和第八RDL图案2190。RDL结构2100还可包括第一介电层2191、第二介电层2193和第三介电层2195。第一RDL图案2120、第二RDL图案2110、第三RDL图案2130、第四RDL图案2170和第七RDL图案2180可设置在第一介电层2191的顶表面上。第二介电层2193可设置在第一介电层2191的顶表面上以将第一RDL图案2120、第二RDL图案2110、第三RDL图案2130、第四RDL图案2170和第七RDL图案2180彼此电绝缘。第五RDL图案2140、第六RDL图案2150和第八RDL图案2190可设置在第一介电层2191的与第二介电层2193相对的底表面上。第三介电层2195可形成在第一介电层2191的底表面上以将第五RDL图案2140、第六RDL图案2150和第八RDL图案2190彼此电绝缘。

RDL结构2100可对应于电连接到第一半导体芯片2300和第二半导体芯片2400的互连结构。在另一实施方式中，印刷电路板(PCB)可用作互连结构。

外连接器2200可附接到RDL结构2100。外连接器2200可包括彼此间隔开并且彼此电绝缘的第一外连接器2210、第二外连接器2230和第三外连接器2270。

第一半导体芯片2300可包括系统芯片(SoC)，并且第二半导体芯片2400可包括第一存储器半导体芯片。第二子封装SP2可包括第二存储器半导体芯片，第二存储器半导体芯片连接到与第一半导体芯片2300对应的SoC。第二存储器半导体芯片可包括NAND型闪存装置或DRAM装置。第一存储器半导体芯片可充当临时存储器装置或缓冲存储器装置，并且第二存储器半导体芯片可充当主存储器装置。

第一半导体芯片2300可包括多个芯片焊盘2310。第一半导体芯片2300的芯片焊盘2310可包括第一芯片焊盘2312、第四芯片焊盘2313和第五芯片焊盘2317。

第一半导体芯片2300可通过多个内连接器2610电连接到RDL结构2100。内连接器2610可包括第三内连接器2613、第四内连接器2617和第五内连接器2612。

第二半导体芯片2400可包括突起2435，突起2435对应于从与第一半导体芯片2300的侧表面对准的垂直线横向突出的伸出物。第二半导体芯片2400包括设置在突起2435上的多个芯片焊盘2410。

桥接管芯2500可在结构上支撑第二半导体芯片2400的突起2435。桥接管芯2500可被配置为包括主体2510、通孔2520、柱状凸块2530和通孔焊盘2540。

桥接管芯2500可通过内连接器2620电连接到RDL结构2100。桥接管芯2500可通过其它内连接器2630电连接到第二半导体芯片2400。

多个虚拟凸块2690可设置在第一半导体芯片300与第二半导体芯片400之间以维持第二半导体芯片400的水平高度。

TMV 2800可基本上穿透模制层2700以电连接到RDL结构2100。第二子封装SP2可设置在模制层2700上并且可通过互连器2250电连接到TMV 2800。互连器2250可以是诸如焊球的连接构件。尽管图中未示出，第二子封装SP2可被设置为包括：半导体管芯，其包括集成电路；内部互连线，其用于半导体管芯中的组件之间的电连接；以及模制层，其保护半导体管芯。

参照图9，与TMV 2800中的任一个对应的第一TMV 2817可连接到第四RDL图案2170的一端。第四RDL图案2170的另一端可通过第四内连接器2617电连接到第一半导体芯片2300的第五芯片焊盘2317。第一TMV 2817可通过与互连器2250中的任一个对应的第一互连器2257电连接到第二子封装SP2。第一互连器2257、第一TMV 2817、第四RDL图案2170、第四内连接器2617和第五芯片焊盘2317可构成第四电路径P4。第四电路径P4可以是将第二子封装SP2连接到第一半导体芯片2300的信号路径。

与TMV 2800中的任一个对应的第二TMV 2818可将第七RDL图案2180电连接到与互连器2250中的任一个对应的第二互连器2258。第七RDL图案2180可连接到第八RDL图案2190，并且第八RDL图案2190可连接到第三外连接器2270。因此，第二互连器2258、第二TMV2818、第七RDL图案2180、第八RDL图案2190和第三外连接器2270可构成第五电路径P5。第五电路径P5可以是将电源电压或接地电压供应给第二子封装SP2的电路径。

如上所述，根据实施方式，第二半导体芯片400(或2400)可层叠在第一半导体芯片300(或2300)上以减小SiP 10、11或12的宽度或大小。根据SiP 10、11或12，由于第二半导体芯片400(或2400)使用桥接管芯500(或2500)电连接到第一半导体芯片300(或2300)，所以可在第一半导体芯片300(或2300)上层叠第二半导体芯片400(或2400)。

对半导体芯片施加热的工艺可使半导体芯片(具体地，存储器芯片)的特性劣化。例如，当热施加到DRAM装置时，DRAM装置的存储器单元的数据保持时间减少，从而减小DRAM装置的刷新循环时间。另外，如果热施加到NAND型闪存装置，则NAND型闪存装置的存储器单元的数据保持时间也可减小。

根据本教导的实施方式的SiP 10、11和12可被实现为包括内连接器，内连接器附接到RDL结构100以用于半导体芯片之间以及外部装置与半导体芯片之间的互连。因此，可省略或减少使用于形成再分配线的聚合物层固化的热工艺(或退火工艺)。结果，SiP 10、11和12的性能可改进。例如，如果在形成RDL结构100之后第一半导体芯片300和第二半导体芯片400层叠在RDL结构100上以形成SiP 10、11或12，则当执行热工艺(或退火工艺)以使用于形成RDL图案的聚合物层固化时，可防止热施加到第一半导体芯片300和第二半导体芯片400。

图10是示出包括采用根据实施方式的系统级封装(SiP)中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据以及读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的SiP中的至少一个。

存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。

图11是示出包括根据实施方式的SiP中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。

在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的SiP中的至少一个。输入/输出单元8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。

存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。

电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。

电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。

如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDAM(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。

出于例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可进行各种修改、添加和替换。

Claims

1.一种系统级封装，该系统级封装包括：

再分配线RDL结构，该RDL结构包括第一RDL图案；

第一半导体芯片，该第一半导体芯片设置在所述RDL结构上，使得所述第一半导体芯片的电连接到所述第一RDL图案的第一芯片焊盘面向所述RDL结构；

第二半导体芯片，该第二半导体芯片层叠在所述第一半导体芯片上，使得所述第二半导体芯片突出越过所述第一半导体芯片的侧表面，其中，设置在所述第二半导体芯片的突起上的第二芯片焊盘面向所述RDL结构；以及

桥接管芯，该桥接管芯设置在所述RDL结构上以支撑所述第二半导体芯片的所述突起，其中，所述桥接管芯包括由第一通孔穿透的主体，其中，所述第一通孔将所述第二芯片焊盘电连接到所述第一RDL图案，

其中，所述桥接管芯还包括：

第一柱状凸块，该第一柱状凸块设置在所述主体的顶表面上并且电连接到所述第一通孔，其中，所述第一柱状凸块的直径大于所述第一通孔的直径；以及

通孔焊盘，该通孔焊盘设置在所述主体的与所述第一柱状凸块背对的底表面上并且电连接到所述第一通孔，其中，所述通孔焊盘的直径大于所述第一通孔的直径，并且

其中，所述桥接管芯的所述主体的厚度小于所述第一半导体芯片的厚度；并且

其中，所述第一柱状凸块、所述第一通孔和所述通孔焊盘的组合厚度等于所述第一半导体芯片的厚度。

2.根据权利要求1所述的系统级封装，其中，

所述第二半导体芯片包括被配置为存储数据的存储器半导体芯片；并且

所述第一半导体芯片是系统芯片SoC，该SoC被配置为通过第一电路径接收存储在所述存储器半导体芯片中的数据，该第一电路径包括所述第二芯片焊盘、所述第一通孔、所述第一RDL图案和所述第一芯片焊盘。

3.根据权利要求1所述的系统级封装，该系统级封装还包括：

第一内连接器，该第一内连接器将所述通孔焊盘电连接到所述第一RDL图案；以及

第二内连接器，该第二内连接器将所述第一柱状凸块电连接到所述第二芯片焊盘。

4.根据权利要求3所述的系统级封装，该系统级封装还包括虚拟凸块，该虚拟凸块与所述第二内连接器间隔开并且设置在所述第一半导体芯片与所述第二半导体芯片之间以支撑所述第二半导体芯片。

5.根据权利要求4所述的系统级封装，其中，

所述第二半导体芯片还包括虚拟接合焊盘，该虚拟接合焊盘设置在所述第二半导体芯片的面向所述第一半导体芯片的表面上；并且

所述虚拟凸块接合到所述虚拟接合焊盘。

6.根据权利要求3所述的系统级封装，该系统级封装还包括设置在所述第一半导体芯片与所述第二半导体芯片之间并且与所述第二内连接器间隔开的粘合层，其中，该粘合层被配置为支撑所述第二半导体芯片。

7.根据权利要求1所述的系统级封装，其中，

所述第二半导体芯片还包括第三芯片焊盘，该第三芯片焊盘设置在所述突起上并且与所述第二芯片焊盘间隔开；

所述RDL结构还包括第二RDL图案，该第二RDL图案与所述第一RDL图案间隔开并且电连接到第一外连接器；并且

所述桥接管芯还包括第二通孔和第二柱状凸块，所述第二通孔与所述第一通孔间隔开并且通过所述第二RDL图案将所述第三芯片焊盘电连接到所述第一外连接器，所述第二柱状凸块电连接到所述第二通孔。

8.根据权利要求7所述的系统级封装，其中，所述第一外连接器、所述第二RDL图案、所述第二通孔、所述第二柱状凸块和所述第三芯片焊盘构成将电力供应给所述第二半导体芯片或者将所述第二半导体芯片接地的第二电路径。

9.根据权利要求1所述的系统级封装，其中，

所述桥接管芯的所述主体包括硅材料；并且

所述桥接管芯的所述第一通孔包括硅通孔TSV。

10.根据权利要求1所述的系统级封装，其中，

所述RDL结构还包括第三RDL图案，该第三RDL图案与所述第一RDL图案间隔开并且电连接到第二外连接器；并且

所述第一半导体芯片还包括第四芯片焊盘，该第四芯片焊盘通过第三内连接器电连接到所述第三RDL图案。

11.根据权利要求1所述的系统级封装，该系统级封装还包括模制层，该模制层设置在所述RDL结构上以覆盖所述第一半导体芯片和所述桥接管芯并且围绕所述第二半导体芯片。

12.一种系统级封装，该系统级封装包括：

第一子封装；以及

安装在所述第一子封装上的第二子封装，

其中，所述第一子封装包括：

再分配线RDL结构，该RDL结构包括第一RDL图案；

第二半导体芯片，该第二半导体芯片层叠在所述第一半导体芯片上，使得所述第二半导体芯片突出越过所述第一半导体芯片的侧表面，其中，设置在所述第二半导体芯片的突起上的第二芯片焊盘面向所述RDL结构；

桥接管芯，该桥接管芯设置在所述RDL结构上以支撑所述第二半导体芯片的所述突起，其中，所述桥接管芯包括由第一通孔穿透的主体，其中，所述第一通孔将所述第二芯片焊盘电连接到所述第一RDL图案；

模制层，该模制层设置在所述RDL结构上以覆盖所述第一半导体芯片和所述桥接管芯并且围绕所述第二半导体芯片；以及

模制通孔TMV，该TMV穿透所述模制层以电连接到所述RDL结构，

其中，所述第二子封装设置在所述模制层上并且电连接到所述TMV，

其中，所述桥接管芯还包括：

13.根据权利要求12所述的系统级封装，其中，

所述第二半导体芯片包括被配置为存储数据的第一存储器半导体芯片；

所述第一半导体芯片是系统芯片SoC，该SoC被配置为通过第一电路径接收存储在所述第一存储器半导体芯片中的数据，该第一电路径包括所述第二芯片焊盘、所述第一通孔、所述第一RDL图案和所述第一芯片焊盘；并且

所述第二子封装包括电连接到所述SoC的第二存储器半导体芯片。

14.根据权利要求12所述的系统级封装，其中，

所述RDL结构还包括第四RDL图案，该第四RDL图案与所述第一RDL图案间隔开；

所述第一半导体芯片还包括第五芯片焊盘，该第五芯片焊盘通过第四内连接器电连接到所述第四RDL图案；并且

所述TMV电连接到所述第四RDL图案。

15.根据权利要求12所述的系统级封装，该系统级封装还包括将所述TMV电连接到所述第二子封装的互连器。

16. 根据权利要求12所述的系统级封装，该系统级封装还包括：

17.根据权利要求16所述的系统级封装，该系统级封装还包括虚拟凸块，该虚拟凸块与所述第二内连接器间隔开并且设置在所述第一半导体芯片和所述第二半导体芯片之间以支撑所述第二半导体芯片。