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CN111599919A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN111599919A
CN111599919A CN201910670593.5A CN201910670593A CN111599919A CN 111599919 A CN111599919 A CN 111599919A CN 201910670593 A CN201910670593 A CN 201910670593A CN 111599919 A CN111599919 A CN 111599919A
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Abstract

本技术涉及具有氧化抑制层的电容器及其制造方法，本技术的电容器可包括：基板上的存储节点接触插塞；上述存储节点接触插塞上的下部电极；上述下部电极上的电介质层；上述电介质层上的上部电极；上述下部电极与上述电介质层之间的第一界面层；以及上述存储节点接触插塞与上述下部电极之间的第二界面层。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，详细地，涉及具有氧化抑制物质的半导体装置及其制造方法。
背景技术
半导体装置的电容器(capacitor)可包括下部电极、电介质层以及上部电极。电介质层的厚度随着半导体装置的集成率的增加而减少。若电介质层的厚度减少，则泄漏电流(leakage current)可增加。若为了减少泄漏电流而增加电介质层的厚度，则等效氧化层厚度(Equivalent Oxide Thickness；EOT)会增加。
发明内容
本发明的实施例提供可防止下部电极的氧化的半导体装置及其制造方法。
本发明实施例的电容器可包括：基板上的存储节点接触插塞；上述存储节点接触插塞上的下部电极；上述下部电极上的电介质层；上述电介质层上的上部电极；上述下部电极与电介质层之间的第一界面层；以及上述存储节点接触插塞与下部电极之间的第二界面层。
本发明实施例的电容器制造方法可包括：在形成有存储节点接触结构件的下部结构件上形成模具结构件的步骤；对上述模具结构件进行蚀刻来形成使上述存储节点接触结构件露出的开口的步骤；在形成有上述开口的模具结构件上形成氧化抑制物质的步骤；在上述氧化抑制物质上形成填充上述开口的下部电极的步骤；选择性地去除上述氧化抑制物质而形成包围上述下部电极的初始界面层的步骤；去除上述模具结构件而使上述初始界面层露出的步骤；为了使形成于上述下部电极的侧壁的初始界面层转化为绝缘性界面层而在上述初始界面层上形成电介质层的步骤；以及在上述电介质层上形成上部电极的步骤。
在本技术中，在形成下部电极及电介质层之前形成氧化抑制物质，从而可防止在形成电介质层的过程中下部电极被氧化的情况。
在本技术中，绝缘性界面层具有高介电常数及高带隙，因此，可增加电容器的电容。
附图说明
图1为示出一实施例的电容器的图。
图2A及图2B为示出另一实施例的半导体装置的图。
图3A至图3J为用于说明一实施例的半导体装置的制造方法的一例的图。
图4A至图4D为用于说明另一实施例的半导体装置的制造方法的一例的图。
(附图标记的说明)
201：下部结构件 300：电容器结构件
310：下部电极 311：第一支撑件
312：第二支撑件 320：电介质层
330：上部电极 340：界面层
341：导电性界面层
具体实施方式
参照作为本发明的理想简图的剖视图、俯视图及框图对在本说明书中记载的实施例进行说明。因此，示例图的形态可根据制造技术和/或允许的误差等而变形。因此，本发明的实施例并不局限于所示的特定形态，而是还包括根据制造工艺生成的形态的变化。因此，示出在附图中的区域具有简要属性，示出在附图中的区域的形状用于示出元件的区域的特定形态，并不是用于限定发明的范围。
图1为示出一实施例的电容器的图。
参照图1，电容器100可包括下部电极101、电介质层102以及上部电极103。电容器100还可包括下部电极101与电介质层102之间的界面层104。
下部电极101可包含含金属物质。例如，下部电极101可包含金属、金属氮化物、导电性金属氧化物或它们的组合。下部电极101可包含钛(Ti)、钛氮化物(TiN)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)、铱(Ir)、钌氧化物(RuO2)、铱氧化物(IrO2)或它们的组合。在另一实施例中，下部电极101可包含含硅物质。下部电极101可包含硅层、硅锗层或它们的组合。在另一实施例中，下部电极101可包含含硅物质和含金属物质的叠层(stack，堆叠)。
上部电极103可含有含硅物质、含锗物质、含金属物质或它们的组合。上部电极103可包含金属(Metal)、金属氮化物(Metal nitride)、金属碳化物(Metal carbide)、导电性金属氧化物或它们的组合。上部电极103可包含钛(Ti)、钛氮化物(TiN)、钽氮化物(TaN)、钛碳氮化物(TiCN)、钽碳氮化物(TaCN)、钨(W)、钨氮化物(WN)、钌(Ru)、铱(Ir)、钌氧化物(RuO2)、铱氧化物(IrO2)或它们的组合。上部电极103可包含硅层(Si layer)、锗层(Gelayer)、硅锗层(SiGe layer)或它们的组合。上部电极103可通过在硅层上层叠硅锗层(Si/SiGe)来形成。上部电极103可通过在锗层上层叠硅锗层(Ge/SiGe)来形成。上部电极103可包含含硅物质和含金属物质的叠层。上部电极103可层叠硅锗层和金属氮化物来形成。上部电极103可在钛氮化物上层叠硅锗层和钨氮化物(TiN/SiGe/WN)来形成。
电介质层102可包括单层(single layered)结构、多层(multi-layered)结构、层压(laminated)结构。电介质层102可以为掺杂(doping)结构或互混(intermixing)结构。电介质层102可包含高介电常数物质(High-k material)。电介质层102的介电常数可大于硅氧化物(SiO2)。硅氧化物可具有约3.9的介电常数，电介质层102可包含具有4以上的介电常数的物质。高介电常数物质可具有约20以上的介电常数。高介电常数物质可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。在另一实施例中，电介质层102还可由包含两层以上的上述中所提及的高介电常数物质的复合层形成。电介质层102可由锆基氧化物(Zr-base oxide)形成。电介质层102可以为包含锆氧化物(ZrO2)的层叠结构。包含锆氧化物(ZrO2)的层叠结构可包含ZA(ZrO2/Al2O3)或ZAZ(ZrO2/Al2O3/ZrO2)。ZA可以为在锆氧化物上层叠铝氧化物的结构。ZAZ可以为依次层叠锆氧化物、铝氧化物及锆氧化物的结构。ZrO2、ZA及ZAZ可称为锆基氧化物基层(ZrO2-base layer)。在另一实施例中，电介质层102可由铪基氧化物(Hf-base oxide)形成。电介质层102可以为包含铪氧化物(HfO2)的层叠结构。包含铪氧化物(HfO2)的层叠结构可包含HA(HfO2/Al2O3)或HAH(HfO2/Al2O3/HfO2)。HA可以为在铪氧化物上层叠铝氧化物的结构。HAH可以为依次层叠铪氧化物、铝氧化物及铪氧化物的结构。HfO2、HA及HAH可称为铪基氧化物基层(HfO2-base layer)。
在ZA、ZAZ、HA及HAH中，铝氧化物(Al2O3)的带隙(bandgap)可大于锆氧化物(ZrO2)及铪氧化物(HfO2)。铝氧化物(Al2O3)的介电常数可小于锆氧化物(ZrO2)及铪氧化物(HfO2)。因此，电介质层102可包含高介电常数物质与高带隙(high bandgap)物质的叠层，上述高带隙(high bandgap)物质的带隙比上述高介电常数物质高。除铝氧化物之外，电介质层102还可包含作为其他高带隙物质的硅氧化物(SiO2)。电介质层102可通过包含高带隙物质来抑制泄漏电流。高带隙物质可极其薄。高带隙物质可比高介电常数物质薄。
在另一实施例中，电介质层102可包括交替层叠高介电常数物质和高带隙物质的层压结构。例如，可包含ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在如上所述的层压结构中，铝氧化物(Al2O3)可极其薄。
在另一实施例中，电介质层102可包括在第一高介电常数物质中掺杂第二高介电常数物质的结构。例如，可包含在锆氧化物(ZrO2)中掺杂钛氧化物(TiO2)的钛氧化物掺杂锆氧化物(TiO2-doped ZrO2)。
在另一实施例中，电介质层102可包括互不相同的高介电常数物质互混的结构。例如，可包含锆氧化物(ZrO2)、钛氧化物(TiO2)及铝氧化物(Al2O3)互混的TiZrAlO。
界面层104可形成于下部电极101与电介质层102之间。界面层104可以为用于抑制下部电极101的氧化的氧化抑制物质(anti-oxidation material)。界面层104可比电介质层102薄。界面层104可以为比下部电极101不易氧化的物质。
界面层104和电介质层102可包含相同种类的物质。即，电介质层102可包含第一物质，界面层104也可包含第一物质。电介质层102可以为第一物质的氧化物，界面层104也可以为第一物质的氧化物。第一物质可包含铪(Hf)、锆(Zr)、铌(Nb)、钼(Mo)、钨(W)或钽(Ta)。例如，电介质层102可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。界面层104可以为铪氧化物(Hf-oxide，HfOx)、锆氧化物(Zr-oxide，ZrOx)、铌氧化物(Nb-oxide，NbOx)、钼氧化物(Mo-oxide，MoOx)、钨氧化物(tungsten-oxide，WOx)或钽氧化物(Ta-oxide，TaOx)。作为界面层104的第一物质的氧化物可以为第一物质的氮化物转化(converting)为氧化物的物质。即，界面层104可以为第一物质的氮化物暴露于氧化工艺中而被氧化的氧化物。电介质层102可以为通过蒸镀法而形成的第一物质的氧化物。
在另一实施例中，界面层104可包含第一物质，电介质层102可包含与第一物质不同的第二物质。界面层104可以为第一物质的氧化物，电介质层102可以为第二物质的氧化物。第一物质可包含铪(Hf)、锆(Zr)、铌(Nb)、钼(Mo)、钨(W)或钽(Ta)。第二物质可包含铪(Hf)、锆(Zr)、铝(Al)、钛(Ti)、钽(Ta)、铌(Nb)、锶(Sr)或它们的组合。例如，界面层104可以为铪氧化物(Hf-oxide)、锆氧化物(Zr-oxide)、铌氧化物(Nb-oxide)、钼氧化物(Mo-oxide)、钨氧化物(tungsten-oxide)或钽氧化物(Ta-oxide)。电介质层102可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。作为界面层104的第一物质的氧化物可以为第一物质的氮化物转化为氧化物的物质。即，界面层104可以为第一物质的氮化物暴露于氧化工艺中而被氧化的氧化物。电介质层102可以为通过蒸镀法而形成的第二物质的氧化物。
在形成电介质层102时，界面层104可抑制下部电极101的氧化。界面层104可具有高介电常数及高带隙(high band gap)，由此，可抑制泄漏电流。
界面层104可以为选自ZrN、HfN、NbN、MoN、WN、TaN或它们的组合的氮化物在形成电介质层102时被氧化的物质。
在另一实施例中，界面层104可包含层叠第一物质的氮化物和第一物质的氧化物的叠层。第一物质可包含铪(Hf)、锆(Zr)、铌(Nb)、钼(Mo)、钨(W)或钽(Ta)。第一物质的氮化物可包含ZrN、HfN、NbN、MoN、WN或TaN，第一物质的氧化物可包含铪氧化物(Hf-oxide，HfOx)、锆氧化物(Zr-oxide，ZrOx)、铌氧化物(Nb-oxide，NbOx)、钼氧化物(Mo-oxide，MoOx)、钨氧化物(tungsten-oxide，WOx)或钽氧化物(Ta-oxide，TaOx)。作为一例，界面层104可包含ZrN/ZrOx的叠层。第一物质的氮化物可具有高于下部电极101的功函数(work function)。
图2A及图2B为示出另一实施例的半导体装置的图。图2A的下部电极310可以为柱(Pillar)形状，图2B的下部电极310可以为圆筒(cylinder)形状。
参照图2A及图2B，半导体装置200可包括下部结构件201。下部结构件201可以为包括基板202以及基板202上的绝缘层203的层叠结构。下部结构件201可包括多个存储节点接触(Storage node contact)结构件。存储节点接触结构件可通过贯通绝缘层203来与基板202连接。存储节点接触结构件可以为下部插塞(plug)204及上部插塞205的叠层。下部插塞204可包括硅插塞，上部插塞205可包括金属插塞。虽未图示，在下部结构件201还可形成多个埋入式字线(wordline)及多个位线(bitline)。多个埋入式字线可形成于基板202内，多个位线可形成于存储节点接触结构件之间。
半导体装置200还可包括电容器结构件300。电容器结构件300可称为上部结构件。电容器结构件300可形成于下部结构件201上。电容器结构件300可包括下部电极310、电介质层320以及上部电极330。电容器结构件300还可包括界面层340。
界面层340可形成于下部电极310与电介质层320之间。
图2A的下部电极310可以为柱形状(Pillar-shape)。下部电极310可包括圆筒式电极(cylinder type electrode)301以及柱式电极(pillar type electrode)302。柱式电极302可形成于圆筒式电极301的内部。圆筒式电极301与柱式电极302可以为同一物质或互不相同的物质。圆筒式电极301与柱式电极302均可以为金属基物质(metal-base material)。金属基物质可指含金属物质。在另一实施例中，圆筒式电极301可以为金属基物质，柱式电极302可以为硅基物质(silicon-base material)。硅基物质可指含硅物质。例如，圆筒式电极301与柱式电极302均可以为钛氮化物(TiN)。圆筒式电极301可以为钛氮化物(TiN)，柱式电极302可以为掺杂多晶硅(Doped polysilicon)。掺杂多晶硅可指掺杂有导电性杂质的多晶硅。图2B的下部电极310可以呈圆筒形状(cylinder-shape)。
多个下部电极310的外壁可被第一支撑件311及第二支撑件312支撑。第一支撑件311及第二支撑件312可称为多层支撑件(multi-level supporter)。在另一实施例中，多层支撑件可以为至少3层以上。第一支撑件311及第二支撑件312可包含硅氮化物(Si3N4)、硅碳氮化物(SiCN)。
上部电极330可以为单层(single-layered)或多层。上部电极330可包含含硅物质、含锗物质、含金属物质或它们的组合。上部电极330可包含金属(Metal)、金属氮化物(Metal nitride)、金属碳化物(Metal carbide)、导电性金属氧化物或它们的组合。上部电极330可包含钛(Ti)、钛氮化物(TiN)、钽氮化物(TaN)、钛碳氮化物(TiCN)、钽碳氮化物(TaCN)、钨(W)、钨氮化物(WN)、钌(Ru)、铱(Ir)、钌氧化物(RuO2)、铱氧化物(IrO2)或它们的组合。上部电极330可包含硅层(Si Layer)、锗层(Ge layer)、硅锗层(SiGe layer)或它们的组合。上部电极330可通过在硅层上层叠硅锗层(Si/SiGe)来形成。上部电极330可通过在锗层上层叠硅锗层(Ge/SiGe)来形成。上部电极330可包含含硅物质和含金属物质的叠层。上部电极330可层叠硅锗层和金属氮化物来形成。上部电极330可在钛氮化物上层叠硅锗层和钨氮化物(TiN/SiGe/WN)来形成。
电介质层320可以为单层结构、多层结构、层压结构、掺杂结构或互混结构。电介质层320可包含高介电常数物质(High-k material)。电介质层320的介电常数可大于硅氧化物(SiO2)。硅氧化物可具有约3.9的介电常数，电介质层320可包含具有4以上的介电常数的物质。高介电常数物质可具有约20以上的介电常数。高介电常数物质可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。在另一实施例中，电介质层320还可由包含两层以上的上述中所提及的高介电常数物质的复合层形成。电介质层320可由锆基氧化物(Zr-base oxide)形成。电介质层320可以为包含锆氧化物(ZrO2)的层叠结构。包含锆氧化物(ZrO2)的层叠结构可包含ZA(ZrO2/Al2O3)或ZAZ(ZrO2/Al2O3/ZrO2)。ZA可以为在锆氧化物上层叠铝氧化物的结构。ZAZ可以为依次层叠锆氧化物、铝氧化物及锆氧化物的结构。ZrO2、ZA及ZAZ可称为锆基氧化物基层(ZrO2-base layer)。在另一实施例中，电介质层320可由铪基氧化物(Hf-base oxide)形成。电介质层320可以为包含铪氧化物(HfO2)的层叠结构。包含铪氧化物(HfO2)的层叠结构可包含HA(HfO2/Al2O3)或HAH(HfO2/Al2O3/HfO2)。HA可以为在铪氧化物上层叠铝氧化物的结构。HAH可以为依次层叠铪氧化物、铝氧化物及铪氧化物的结构。HfO2、HA及HAH可称为铪基氧化物基层(HfO2-base layer)。
在ZA、ZAZ、HA及HAH中，铝氧化物(Al2O3)的带隙可大于锆氧化物(ZrO2)及铪氧化物(HfO2)。铝氧化物(Al2O3)的介电常数可小于锆氧化物(ZrO2)及铪氧化物(HfO2)。因此，电介质层320可包含高介电常数物质及高带隙物质的叠层，上述高带隙物质的带隙比上述高介电常数物质高。除铝氧化物之外，电介质层320还可包含作为其他高带隙物质的硅氧化物(SiO2)。电介质层320可通过包含高带隙物质来抑制泄漏电流。高带隙物质可极其薄。高带隙物质可比高介电常数物质薄。
在另一实施例中，电介质层320可包括交替层叠高介电常数物质和高带隙物质的层压结构。例如，ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在如上所述的层压结构中，铝氧化物(Al2O3)可极其薄。
界面层340可形成于下部电极310与电介质层320之间。界面层340可以为抑制下部电极310的氧化的氧化抑制物质(anti-oxidation material)。界面层340可比电介质层320薄。界面层340可以为比下部电极310不易氧化的物质。
界面层340和电介质层320可包含相同种类的物质。即，电介质层320可包含第一物质，界面层340也可包含第一物质。电介质层320可以为第一物质的氧化物，界面层340也可以为第一物质的氧化物。第一物质可包含铪(Hf)、锆(Zr)、铌(Nb)、钼(Mo)、钨(W)或钽(Ta)。例如，电介质层320可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。界面层340可以为铪氧化物(Hf-oxide，HfOx)、锆氧化物(Zr-oxide，ZrOx)、铌氧化物(Nb-oxide，NbOx)、钼氧化物(Mo-oxide，MoOx)、钨氧化物(tungsten-oxide，WOx)或钽氧化物(Ta-oxide，TaOx)。作为界面层340的第一物质的氧化物可以为第一物质的氮化物转化为氧化物的物质。即，界面层340可以为第一物质的氮化物暴露于氧化工艺中而被氧化的氧化物。电介质层320可以为通过蒸镀法而形成的第一物质的氧化物。
在另一实施例中，界面层340可包含第一物质，电介质层320可包含与第一物质不同的第二物质。界面层340可以为第一物质的氧化物，电介质层320可以为第二物质的氧化物。第一物质可包含铪(Hf)、锆(Zr)、铌(Nb)、钼(Mo)、钨(W)或钽(Ta)。第二物质可包含铪(Hf)、锆(Zr)、铝(Al)、钛(Ti)、钽(Ta)、铌(Nb)、锶(Sr)或它们的组合。例如，界面层340可以为铪氧化物(Hf-oxide)、锆氧化物(Zr-oxide)、铌氧化物(Nb-oxide)、钼氧化物(Mo-oxide)、钨氧化物(tungsten-oxide)或钽氧化物(Ta-oxide)。电介质层320可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。作为界面层340的第一物质的氧化物可以为第一物质的氮化物转化为氧化物的物质。即，界面层340可以为第一物质的氮化物暴露于氧化工艺中而被氧化的氧化物。电介质层320可以为通过蒸镀法而形成的第二物质的氧化物。
在形成电介质层320时，界面层340可抑制下部电极310的氧化。界面层340可具有高介电常数及高带隙(high band gap)，由此，可抑制泄漏电流。
界面层340可以为选自ZrN、HfN、NbN、MoN、WN、TaN或它们的组合的氮化物在形成电介质层320时被氧化的物质。
在另一实施例中，界面层340可包含层叠第一物质的氮化物和第一物质的氧化物的叠层。第一物质可包含铪(Hf)、锆(Zr)、铌(Nb)、钼(Mo)、钨(W)或钽(Ta)。第一物质的氮化物可包含ZrN、HfN、NbN、MoN、WN或TaN，第一物质的氧化物可包含铪氧化物(Hf-oxide，HfOx)、锆氧化物(Zr-oxide，ZrOx)、铌氧化物(Nb-oxide，NbOx)、钼氧化物(Mo-oxide，MoOx)、钨氧化物(tungsten-oxide，WOx)或钽氧化物(Ta-oxide，TaOx)。作为一例，界面层340可包含ZrN/ZrOx的叠层。第一物质的氮化物为导电性物质，可具有大于下部电极310的功函数。界面层340可以呈包围下部电极310的表面的形状。
在存储节点接触插塞的上部插塞205与下部电极310之间可形成导电性界面层341。导电性界面层341可以为使上部插塞205与下部电极310电连接的物质。导电性界面层341可与下部电极310的底面相接触。导电性界面层341与界面层340同样地包含第一物质，界面层340可以为第一物质的氧化物，导电性界面层341可以为第一物质的氮化物。导电性界面层341可包含ZrN、HfN、NbN、MoN、TaN或它们的组合。导电性界面层341可具有大于下部电极310的功函数。
如上所述，界面层340可位于下部电极310与电介质层320之间而可抑制下部电极310的氧化。同时，界面层340可与电介质层320一同起到增加电容器结构件300的电容的作用。
此外，即使因下部电极310的弯曲(bending)而在相邻的下部电极310之间产生桥接(brigde)，界面层340也可有效地阻隔下部电极310之间的电流而抑制因桥接引起的不良。
界面层340由于具有高的功函数，因此可通过改善与电介质层320的导带偏移(conduction band offset)来抑制电容器的泄漏电流。
图3A至图3J为用于说明一实施例的半导体装置的制造方法的一例的图。
如图3A所示，可形成下部结构件11L。下部结构件11L可包括半导体基板、多个半导体器件以及多个层间绝缘膜。下部结构件11L可包括配置多个存储单元的区域。下部结构件11L对应于图2的下部结构件201。下部结构件11L可包括基板11、基板11上的存储节点接触插塞。存储节点接触插塞可以为下部插塞L1与上部插塞L2的叠层。存储节点接触插塞可贯通层间绝缘层L3而与基板11连接。
在下部结构件11L上可形成有模具结构件M10。模具结构件M10可包括在下部结构件11L上依次层叠的第一模具层12、第一支撑件层13、第二模具层14、第二支撑件层15。例如，第一模具层12及第二模具层14可以为硅氧化物(SiO2)。第一模具层12及第二模具层14可利用化学气相沉积(CVD)或物理气相沉积(PVD)等蒸镀工艺而形成。
第一支撑件层13及第二支撑件层15可由相对于第一模具层12及第二模具层14具有蚀刻选择性的物质形成。第一支撑件层13及第二支撑件层15可包含硅氮化物或硅碳氮化物(SiCN)。第二支撑件层15可形成为比第一支撑件层13更厚。第一支撑件层13及第二支撑件层15可形成为比第一模具层12及第二模具层14更薄。
如图3B所示，可形成多个开口16。开口16可通过利用掩模层(未图示)的模具结构件M10的蚀刻来形成。为了形成开口16，将掩模层作为蚀刻阻挡层来依次蚀刻第二支撑件层15、第二模具层14、第一支撑件层13及第一模具层12。为了形成开口16，可利用干式蚀刻、湿式蚀刻或它们的组合。开口16可称为用于形成下部电极(或存储节点)的孔。开口16可具有高纵横比(high aspect ratio)。开口16可具有至少1:1以上的纵横比。例如，开口16可具有1:10以上的高纵横比。纵横比可指宽(width)比高(height)的比率。
可通过如上所述的一系列蚀刻工艺来形成包括多个开口16的模具结构件M10。
如图3C所示，可在开口16内形成氧化抑制物质17'。氧化抑制物质17'可共形地(conformal)形成于形成有开口16的模具结构件M10上。氧化抑制物质17'可包含比下部电极(图3E的BE)不易氧化的物质。氧化抑制物质17'即使在后续工艺中被氧化，也可包含具有低氧扩散率(Oxygen diffusivity)特性的物质。此外，氧化抑制物质17'即使在后续工艺中被氧化，也可包含在被氧化的状态下具有高介电常数和高带隙的物质。此外，氧化抑制物质17'可包含具有导电性的同时具有功函数比下部电极(图3E的BE)大(high work function)的物质。氧化抑制物质17'可包含ZrN、HfN、NbN、MoN、WN、TaN或它们的组合。氧化抑制物质17'和电介质层(图3I的20)可包含相同的第一物质。此时，氧化抑制物质17'可以为第一物质的氮化物，电介质层(图3I的20)可以为第一物质的氧化物。
氧化抑制物质17'可在氮化物相(nitride phase)中具有低电阻状态，可在氧化物相(oxide phase)中具有高的介电常数及高的带隙(band gap)。
例如，氧化抑制物质17'可包含锆氮化物(Zr-nitride)，锆氮化物在氮化物相中处于低电阻状态，但在氧化物相中可具有高介电常数及高带隙。氮化物相锆氮化物可指暴露于氧化工艺之前的锆氮化物，氧化物相锆氮化物可指暴露在氧化工艺的锆氮化物。作为氮化物相锆氮化物的例，可包含ZrN，作为氧化物相锆氮化物的例，可包含ZrOx。
如图3D所示，可在氧化抑制物质17'上依次形成第一导电物质18'和第二导电物质19'。第一导电物质18'与第二导电物质19'可填充开口16的内部。
第一导电物质18'和第二导电物质19'可包含多晶硅、金属、金属氮化物、导电性金属氧化物、金属硅化物、贵金属或它们的组合。第一导电物质18'和第二导电物质19'可包含钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钛铝氮化物(TiAlN)、钨(W)或钨氮化物(WN)、钌(Ru)、钌氧化物(RuO2)、铱(Ir)、铱氧化物(IrO2)、铂(Pt)及它们的组合中的至少一种。在本实施例中，第一导电物质18'和第二导电物质19'均可包含钛氮化物(TiN)。第一导电物质18'和第二导电物质19'可包含通过原子层沉积(ALD)而形成的钛氮化物(ALD-TiN)。
在另一实施例中，第一导电物质18'和第二导电物质19'可包括钛氮化物与钨的层叠结构。在另一实施例中，第一导电物质18'和第二导电物质19'可包括钛氮化物与多晶硅的层叠结构。
在另一实施例中，第一导电物质18'与第二导电物质19'作为相同的物质而可形成为一个层。即，可利用第一导电物质18'及第二导电物质19'中的一个导电物质填充开口16。
如图3E所示，可形成下部电极BE。为了形成下部电极BE，可执行下部电极分离工艺。下部电极分离工艺可包括回蚀(etchback)工艺或/和化学机械抛光(CMP)工艺。可通过下部电极分离工艺而从第二支撑件层15上去除氧化抑制物质17'、第一导电物质18'及第二导电物质19'。
下部电极BE可包括圆筒式电极18以及柱式电极19。圆筒式电极18可通过第一导电物质18'的蚀刻而形成，柱式电极19可通过第二导电物质19'的蚀刻而形成。在下部电极BE的外壁可形成初始界面层17。初始界面层17可通过氧化抑制物质17'的蚀刻而形成。初始界面层17可呈包围下部电极BE的外壁的形状。初始界面层17的底部可与下部结构件11L的上部插塞L2相接触。下部电极BE可通过初始界面层17来不与第一支撑件层13及第二支撑件层15相接触。下部电极BE可通过初始界面层17来不与第一模具层12、第二模具层14相接触。
初始界面层17可呈包围下部电极BE的形状。
如图3F所示，可形成第二支撑件15。为了形成第二支撑件15，可利用支撑件掩模层SM而对第二支撑件层15的一部分进行蚀刻。可通过第二支撑件层15的蚀刻而形成支撑件开口S1及第二支撑件15。
第二支撑件15可隔着界面层17与下部电极BE的上部侧壁相接触。第二模具层14的一部分界面可通过第二支撑件15露出。第二支撑件15可呈包围下部电极BE的外侧壁的一部分的形状。如上所述的第二支撑件15可在去除第二模具层14的后续工艺中防止纵横比大的下部电极BE倾倒。
如图3G所示，可去除第二模具层14。例如，第二模具层14可通过湿式浸渍(Wetdip-out)工艺来去除。用于去除第二模具层14的湿式化学药品(Wet chemical)可通过支撑件开口S1而供给。湿式化学药品可使用HF、NH4F/NH4OH、H2O2、HCl、HNO3、H2SO4等化学药品中的一种或一种以上。
例如，在第二模具层14由硅氧化物形成的情况下，第二模具层14可通过利用包含氢氟酸的化学药品的湿式浸渍工艺来去除。当去除第二模具层14时，相对于第二模具层14具有蚀刻选择性的第二支撑件15不被去除而残留。由此，相邻的下部电极BE可被第二支撑件15支撑，因此，可防止下部电极BE倾倒。
如图3H所示，可形成第一支撑件13。可利用支撑件掩模层SM而对第一支撑件层13的一部分进行蚀刻。可通过第一支撑件层13的蚀刻而形成第一支撑件13。
在形成第一支撑件13之后，可去除第一模具层12。例如，第一模具层12可通过湿式浸渍工艺来去除。用于去除第一模具层12的湿式化学制品可通过支撑件开口S1而供给。湿式化学药品可使用HF、NH4F/NH4OH、H2O2、HCl、HNO3、H2SO4等化学药品中的一种或一种以上。
例如，在第一模具层12由硅氧化物形成的情况下，第一模具层12可通过利用包含氢氟酸的化学药品的湿式浸渍工艺来去除。当去除第一模具层12时，相对于第一模具层12具有蚀刻选择性的第二支撑件15及第一支撑件13不被去除而残留。由此，相邻的下部电极BE可被第二支撑件15及第一支撑件13支撑，因此，可防止下部电极BE倾倒。
随着第二模具层14及第一模具层12被去除，初始界面层17的外壁可均露出。下部电极BE的上部可被第二支撑件15支撑。下部电极BE的中间部可被第一支撑件13支撑。
当进行如上所述的一系列浸渍工艺时，初始界面层17保护下部电极BE而使其不受损害(attack)。
接着，可去除支撑件掩模层SM。
如图3I所述，可形成电介质层20。电介质层20可形成于下部电极BE及第一支撑件15、第二支撑件13上。电介质层20的一部分可覆盖下部结构件11L。电介质层20可包含介电常数大于硅氧化物的高介电常数物质。高介电常数物质(High-k material)可包含铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。在另一实施例中，电介质层20可由包括两层以上的上述中所提及的高介电常数物质的复合层形成。
在本实施例中，电介质层20可由充分降低等效氧化层厚度EOT的同时具有良好的泄漏电流特性的氧化锆基物质形成。例如，可包含ZAZ(ZrO2/Al2O3/ZrO2)。在另一实施例中，电介质层20可包含HAH(HfO2/Al2O3/HfO2)。
在另一实施例中，电介质层20可包含TZAZ(TiO2/ZrO2/Al2O3/ZrO2)、TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2)、ZAZT(ZrO2/Al2O3/ZrO2/TiO2)、TZ(TiO2/ZrO2)或ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)。在如TZAZ、TZAZT、ZAZT、TZ、ZAZAT的电介质层叠层中，TiO2可被Ta2O5替代。
电介质层20可利用台阶覆盖性(step coverage)优秀的化学气相沉积或原子层沉积(ALD)形成。
在形成如上所述的电介质层20的过程中，初始界面层17可被氧化。即便如此，下部电极BE不会被氧化。可通过使初始界面层17氧化来形成绝缘性界面层17S和导电性界面层17L。绝缘性界面层17S可形成于下部电极BE与电介质层20之间，导电性界面层17L可形成于上部插塞L2与下部电极BE之间。绝缘性界面层17S可指通过初始界面层17的氧化来形成的初始界面层17的氧化物，导电性界面层17L可指不被氧化而残留的初始界面层17。
例如，在初始界面层17为锆氮化物(ZrN)的情况下，绝缘性界面层17S可以为锆氧化物(ZrOx)，导电性界面层17L可以为锆氮化物(ZrN)。导电性界面层17L可使上部插塞L2与下部电极BE电连接。
导电性界面层17L可包含HfN、NbN、MoN、WN、TaN或它们的组合。绝缘性界面层17S可包含HfOx、NbOx、WOx、TaOx或MoOx。
在另一实施例中，在下部电极BE与绝缘性界面层17S之间还可形成有导电性界面层(未图示)。例如，当形成电介质层20时，界面层17的表面的一部分被氧化来以薄的厚度形成界面性绝缘层17S，界面层17的剩余部分不被氧化而作为导电性界面层来残留。
在另一实施例中，绝缘性界面层17S可包含ZrON、HfON、NbON、WON、TaON或MoON。
如图3J所示，上部电极21可形成于电介质层20上。上部电极21可填充相邻的下部电极BE之间。上部电极21可包含金属基物质。例如，上部电极21可包含钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钛铝氮化物(TiAlN)、钨(W)、钨氮化物(WN)、钌(Ru)、钌氧化物(RuO2)、铱(Ir)、铱氧化物(IrO2)、铂(Pt)或它们的组合。上部电极21可利用低压化学气相沉积(LPCVD)、等离子化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)或原子层沉积(ALD)形成。上部电极21可包含通过原子层沉积而形成的钛氮化物(ALD-TiN)。
在另一实施例中，上部电极21可以为多层结构。上部电极21可依次层叠第一含金属物质、硅锗及第二含金属物质来形成。第一含金属物质和第二含金属物质可包含钛(Ti)、钛氮化物(TiN)、钽(TaN)、钽氮化物(TaN)、钛铝氮化物(TiAlN)、钨(W)、钨氮化物(WN)、钌(Ru)、钌氧化物(RuO2)、铱(Ir)、铱氧化物(IrO2)、铂(Pt)或它们的组合。例如，第一含金属物质可以为钛氮化物，第二含金属物质可以为层叠钨氮化物与钨的WN/W。硅锗可掺杂有硼。
在本实施例中，上部电极21可包含填隙(gap fill)物质以及低电阻物质。填隙物质可包含硅锗(SiGe)，低电阻物质可包含钨氮化物(WN)。填隙物质可无空隙地填充下部电极BE之间的窄的缝隙。低电阻物质可降低上部电极21的电阻。
图4A至图4D为示出用于说明另一实施例的半导体装置的制造方法的一例的图。图4A至图4D作为图2B所示的电容器的制造方法的一例，可与图3A至图3J相似地执行。
首先，可通过图3A至图3C所示的一系列工序来在具有开口16的模具结构件M10上形成氧化抑制物质17'。
接着，如图4A所示，可在氧化抑制物质17'上形成下部电极物质18A。下部电极物质18A可与图3D的第一导电物质18'相同。
可在下部电极物质18A上形成追加氧化抑制物质17"。追加氧化抑制物质17"与氧化抑制物质17'可以为相同物质。追加氧化抑制物质17"及氧化抑制物质17'可包含HfN、NbN、MoN、WN、TaN或它们的组合。
如图4B所示，可执行下部电极分离工序。由此，可通过下部电极物质18A的分离来形成圆筒形状的下部电极BE，可通过追加氧化抑制物质17"和氧化抑制物质17'的分离来形成多个初始界面层17。多个初始界面层17可呈包围下部电极BE的形状。
接着，可执行在图3F至图3H中所示的一系列工序。
由此，如图4C所示，可形成支撑下部电极BE的外壁的第二支撑件15及第一支撑件13。
接着，如图4D所示，可形成电介质层20。在形成电介质层20的过程中，多个初始界面层17可被氧化。由此，在下部电极BE的圆筒的内侧界面及圆筒的外侧界面形成多个绝缘性界面层17S。在下部电极BE与上部插塞L2之间，初始界面层可不被氧化而作为导电性界面层17L来残留。绝缘性界面层17S可包含HfOx、NbOx、WOx、TaOx或MoOx。导电性界面层17L可包含HfN、NbN、MoN、WN、TaN或它们的组合。
接着，如图3J所示，在电介质层20上可形成上部电极21。
如上所述的本发明并不局限于上述实施例及附图，可在不脱离本发明的技术思想的范围内进行各种取代、变形及变更，这对于本发明所属技术领域的普通技术人员而言是显而易见的。

Claims (20)

1.一种电容器，包括：
基板上的存储节点接触插塞；
上述存储节点接触插塞上的下部电极；
上述下部电极上的电介质层；
上述电介质层上的上部电极；
上述下部电极与上述电介质层之间的第一界面层；以及
上述存储节点接触插塞与上述下部电极之间的第二界面层。
2.根据权利要求1所述的电容器，其中，
上述第一界面层和上述第二界面层含有第一物质，上述第一界面层包含第一物质的绝缘性物质，上述第二界面层包含上述第一物质的导电性物质。
3.根据权利要求1所述的电容器，其中，
上述第一界面层和上述第二界面层含有第一物质，上述第一界面层包含上述第一物质的氧化物，上述第二界面层包含上述第一物质的氮化物。
4.根据权利要求1所述的电容器，其中，
上述第一界面层和上述第二界面层含有从Zr、Hf、Nb、Mo、W或Ta中选择的至少一种的第一物质，上述第一界面层包含上述第一物质的氧化物，上述第二界面层包含上述第一物质的氮化物。
5.根据权利要求1所述的电容器，其中，
上述第一界面层和上述第二界面层含有从Zr、Hf、Nb、Mo、W或Ta中选择的至少一种的第一物质，上述第二界面层包含上述第一物质的氮化物，上述第一界面层包含从上述第一物质的氮化物被氧化而得的上述第一物质的氧化物。
6.根据权利要求1所述的电容器，其中，
上述第一界面层和上述电介质层含有相同种类的第一物质，上述第一界面层和上述电介质层包含上述第一物质的氧化物。
7.根据权利要求1所述的电容器，其中，
上述第一界面层包含第一物质的氧化物，上述电介质层包含第二物质的氧化物，上述第一物质与上述第二物质为互不相同的物质。
8.根据权利要求1所述的电容器，其中，
上述第一界面层包围上述下部电极的表面，上述第二界面层与上述下部电极的底面相接触。
9.根据权利要求1所述的电容器，其中，
上述下部电极呈圆筒形状或柱形状。
10.根据权利要求1所述的电容器，其中，
还包括用于支撑上述下部电极的外壁的支撑件，上述第一界面层的一部分位于上述下部电极与上述支撑件之间。
11.一种电容器制造方法，包括：
在形成有存储节点接触结构件的下部结构件上形成模具结构件的步骤；
对上述模具结构件进行蚀刻来形成使上述存储节点接触结构件露出的开口的步骤；
在形成有上述开口的模具结构件上形成氧化抑制物质的步骤；
在上述氧化抑制物质上形成位于上述开口内的下部电极的步骤；
选择性地去除上述氧化抑制物质而形成包围上述下部电极的初始界面层的步骤；
去除上述模具结构件而使上述初始界面层露出的步骤；
为了使形成于上述下部电极的侧壁的初始界面层转化为绝缘性界面层而在上述初始界面层上形成电介质层的步骤；以及
在上述电介质层上形成上部电极的步骤。
12.根据权利要求11所述的电容器制造方法，其中，
在上述初始界面层上形成电介质层的步骤包括使上述初始界面氧化的步骤，上述绝缘性界面层包含上述初始界面层的氧化物。
13.根据权利要求11所述的电容器制造方法，其中，
在上述初始界面层上形成电介质层的步骤包括使上述初始界面层残留在上述下部电极与上述存储节点接触结构件之间的步骤，上述残留的初始界面层具有导电性。
14.根据权利要求11所述的电容器制造方法，其中，
上述绝缘性界面层和上述电介质层含有相同种类的第一物质，上述绝缘性界面层和上述电介质层包含上述第一物质的氧化物。
15.根据权利要求11所述的电容器制造方法，其中，
上述绝缘性界面层包含第一物质的氧化物，上述电介质层包含第二物质的氧化物，上述第一物质与上述第二物质为互不相同的物质。
16.根据权利要求11所述的电容器制造方法，其中，
上述氧化抑制物质包含第一物质的氮化物，上述绝缘性界面层包含上述第一物质的氧化物。
17.根据权利要求11所述的电容器制造方法，其中，
上述氧化抑制物质包含第一物质的氮化物，上述绝缘性界面层包含从上述第一物质的氮化物被氧化而得的上述第一物质的氧化物。
18.根据权利要求11所述的电容器制造方法，其中，
上述氧化抑制物质和绝缘性界面层含有从Zr、Hf、Nb、Mo、W或Ta中选择的至少一种的第一物质，上述绝缘性界面层包含上述第一物质的氧化物，上述氧化抑制物质包含上述第一物质的氮化物。
19.根据权利要求11所述的电容器制造方法，其中，
上述下部电极呈圆筒形状或柱形状。
20.根据权利要求11所述的电容器制造方法，其中，
上述模具结构件包括多个模具层和多个支撑件层。
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* Cited by examiner, † Cited by third party
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600183B1 (en) * 1997-07-01 2003-07-29 Texas Instruments Incorporated Integrated circuit capacitor and memory
TW200404362A (en) * 2002-09-12 2004-03-16 Mitsubishi Electric Corp Semiconductor device
US20070257370A1 (en) * 2006-05-03 2007-11-08 Samsung Electronics Co., Ltd. Multilayer electrode structures including capacitor structures having aluminum oxide diffusion barriers and methods of forming the same
US20140027924A1 (en) * 2012-07-30 2014-01-30 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
US20160380044A1 (en) * 2015-06-25 2016-12-29 Samsung Electronics Co., Ltd. Capacitors and semiconductor devices including the same
CN108630686A (zh) * 2017-03-17 2018-10-09 爱思开海力士有限公司 半导体器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600183B1 (en) * 1997-07-01 2003-07-29 Texas Instruments Incorporated Integrated circuit capacitor and memory
TW200404362A (en) * 2002-09-12 2004-03-16 Mitsubishi Electric Corp Semiconductor device
US20070257370A1 (en) * 2006-05-03 2007-11-08 Samsung Electronics Co., Ltd. Multilayer electrode structures including capacitor structures having aluminum oxide diffusion barriers and methods of forming the same
US20140027924A1 (en) * 2012-07-30 2014-01-30 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
US20160380044A1 (en) * 2015-06-25 2016-12-29 Samsung Electronics Co., Ltd. Capacitors and semiconductor devices including the same
CN108630686A (zh) * 2017-03-17 2018-10-09 爱思开海力士有限公司 半导体器件及其制造方法

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