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CN111566814B - 包含无缝单向金属层填充物的三维多级器件及其制造方法 - Google Patents

包含无缝单向金属层填充物的三维多级器件及其制造方法 Download PDF

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CN111566814B CN201980006532.7A CN201980006532A CN111566814B CN 111566814 B CN111566814 B CN 111566814B CN 201980006532 A CN201980006532 A CN 201980006532A CN 111566814 B CN111566814 B CN 111566814B
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Abstract

一种单元层堆叠的竖直重复体在衬底上方形成，单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层。存储器堆叠结构穿过竖直重复体形成。存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道。通过在竖直重复体内相对于绝缘层和成核促进剂层选择性地移除牺牲材料层来形成背侧凹陷部。通过使金属材料从成核促进剂层的物理暴露的表面选择性地生长同时抑制金属材料从绝缘层的物理暴露的表面生长来在背侧凹陷部中形成导电层。

Description

包含无缝单向金属层填充物的三维多级器件及其制造方法
相关申请
本申请要求提交于2018年11月8日的美国非临时专利申请序列号16/183,920的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及具有通过无缝单向金属层填充工艺形成的导电层的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供一种三维存储器器件，包括：单元层堆叠的竖直重复体，所述竖直重复体位于衬底上方，所述单元层堆叠包括绝缘层、导电层和成核促进剂层；以及存储器堆叠结构，所述存储器堆叠结构延伸穿过所述竖直重复体，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道。
根据本公开的另一方面，提供一种形成三维存储器器件的方法，其包括：在衬底上方形成单元层堆叠的竖直重复体，所述单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层；穿过所述竖直重复体形成存储器堆叠结构，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道；通过在所述竖直重复体内相对于所述绝缘层和所述成核促进剂层选择性地移除所述牺牲材料层来形成背侧凹陷部；以及通过使金属材料从所述成核促进剂层的物理暴露的表面选择性地生长同时抑制所述金属材料从所述绝缘层的物理暴露的表面生长来在所述背侧凹陷部中形成导电层。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成单元层堆叠的竖直重复体之后的示例性结构的示意性竖直剖面图，该单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A’为图7A的示意性竖直剖面图的平面。
图8A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图8B是图8A的示例性结构的区的放大视图。
图9A是根据本公开的实施方案的在形成导电层之后的示例性结构的示意性竖直剖面图。
图9B是图9A的示例性结构的区的放大视图。
图10A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图10B是图10A的示例性结构的俯视图。竖直平面A-A’为图10A的示意性竖直剖面图的平面。
图11是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
图12A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
图12B是图12A的示例性结构的俯视图。竖直平面A-A’为图12A的示意性竖直剖面图的平面。
图13是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的替代性构型的示意性竖直剖面图。
具体实施方式
如上文所讨论的，本公开的实施方案涉及具有通过无缝单向金属层填充物形成的导电层的三维存储器器件及其制造方法，其各个方面在下文有所描述。本公开的实施方案可用于形成各种结构，包括多级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可使用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另有说明，否则元件之间的“接触”是指元件之间的直接接触，该直接接触提供由元件共享的边缘或表面。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的三维存储器器件的各种实施方案包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造包含竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每一者均可以包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以使用附加掩模。有源区730可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化电介质层770的平面化顶表面可以与电介质衬里(761,762)的顶部表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
参考图2，单元层堆叠的竖直重复体可在衬底(9,10)的顶部表面上方形成，该单元层堆叠包括绝缘层32、牺牲材料层42和成核促进剂层45。如本文所用，一组元件的“竖直重复体”是指其中多个组在竖直方向上重复的结构，每个组包括元件的相应实例。在竖直重复体中的每组元件内，元件沿竖直方向的次序相同。如本文所用，“成核促进剂”是指可在其上进行金属材料的选择性沉积过程以使金属材料沉积在其上，同时金属材料不会沉积在绝缘表面上的材料。成核促进剂可包括金属材料或非金属材料(例如导电材料，诸如金属、半导体材料或电绝缘材料)。如本文所用，“成核促进剂层”是指成核促进剂的层。
每个绝缘层32包括绝缘材料和/或基本上由绝缘材料组成。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的材料可以是氧化硅。绝缘层32可以通过例如化学气相沉积(CVD)来沉积。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。每个绝缘层32的厚度可以在15nm至60nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，所有绝缘层32可以具有相同厚度。
在每个单元层堆叠内，牺牲材料层42可以直接位于单元层堆叠的绝缘层上，或者成核促进剂层45可以直接位于单元层堆叠的绝缘层上。在绝缘层32是每个单元层堆叠的最底层的情况下，每个单元层堆叠可以从下到上包括如下顺序：一系列绝缘层32、牺牲材料层42和成核促进剂层45，或者一系列绝缘层32、成核促进剂层45和牺牲材料层42。
牺牲材料层42包括可以相对于绝缘层32的材料和成核促进剂层45的材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。可以用于牺牲材料层42的牺牲材料的非限制性示例包括氮化硅和半导体材料(诸如非晶硅，多晶硅和硅锗合金)。在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层42可以包括氮化硅。牺牲材料层42可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)形成。每个牺牲材料层42的厚度可在15nm至60nm的范围内，但是也可采用更小和更大的厚度。在一个实施方案中，所有牺牲材料层42可以具有相同厚度。
成核促进剂层45包括可以在移除牺牲材料层42之后随后执行的选择性金属材料沉积期间用作成核层的金属或非金属材料。成核促进剂层45具有与牺牲材料层不同的组成。
在一个实施方案中，成核促进剂层45可以包括含金属元素的材料和/或基本上由含金属元素的材料组成。含金属元素的材料可以包括元素金属、金属硅化物、导电金属氮化物或导电金属氧化物。例如，含金属元素的材料可以包括W、Ti、Ta、Co、Ru、Mo、硅化钨、硅化钛、硅化钽、氮化钛硅、氮化钨碳、氧化钛、氮化钽、氮化钨或它们的组合(诸如合金或多层堆叠)。
在另一个实施方案中，成核促进剂层45可以包括基本上不含任何金属元素的非金属材料和/或基本上由该非金属材料组成。非金属材料可以包括硅、锗、硅锗合金、硼或它们的组合(诸如合金或多层堆叠)。
成核促进剂层45可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)形成。每个成核促进剂层45的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，所有成核促进剂层45可以具有相同厚度。在一个实施方案中，在每个单元层堆叠内，每个成核促进剂层45的厚度可以小于牺牲材料层42的厚度的25％，诸如小于15％。
竖直重复体内的每个成核促进剂层45与竖直重复体内的绝缘层32中的相应一个绝缘层直接接触并且与竖直重复体内的牺牲材料层42中的相应一个牺牲材料层直接接触。在一个实施方案中，竖直重复体内的每个成核促进剂层45与竖直重复体内的绝缘层32中的相应一个绝缘层的底部表面直接接触。在一个实施方案中，竖直重复体内的每个成核促进剂层45与竖直重复体内的绝缘层32中的相应一个绝缘层的顶部表面直接接触。
在一个实施方案中，单元层堆叠由绝缘层32、牺牲材料层42和成核促进剂层45组成。在一个实施方案中，竖直重复体内的单元层堆叠中除最顶部单元层堆叠或最底部单元层堆叠之外的每个单元层堆叠与单元层堆叠中的相应覆盖单元层堆叠直接接触并且与单元层堆叠中的相应下层单元层堆叠直接接触。
任选地，绝缘帽盖层70可形成在竖直重复体(32,42,45)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，在竖直重复体(32,42,45)的外围区形成阶梯式表面，该外围区在本文称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在通过形成阶梯式表面从中移除竖直重复体(32,42,45)的部分的体积内形成阶梯式腔体。“阶梯式腔体”是指具有阶梯式表面的腔体。
平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，元件的“级”被定义为限定在包括元件的最顶部表面的第一水平平面和包括元件的最底部表面的第二水平平面之间的体积。
竖直重复体(32,42,45)内除最顶部牺牲材料层42之外的每个牺牲材料层42在平台区中比竖直重复体(32,42,45)内的任何覆盖牺牲材料层42横向延伸远。平台区包括竖直重复体(32,42,45)的阶梯式表面，该阶梯式表面从竖直重复体(32,42,45)内的最底层持续延伸到竖直重复体(32,42,45)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可以具有单一单元层堆叠的高度。在另一个实施方案中，可以沿着第一水平方向形成多个楼梯“列”，使得每个竖直阶梯具有多个单元层堆叠的高度。每列楼梯可以彼此竖直地偏移，使得单元层堆叠的每个最顶层(其可以是成核促进剂层45、牺牲材料层42或绝缘层32)在楼梯的相应列中具有物理上暴露的顶部表面。在例示性示例中，对于随后要形成的存储器堆叠结构的每个块形成两列楼梯，使得一列楼梯向奇数个成核促进剂层45(从底部开始计数)提供物理暴露的顶部表面，而另一列楼梯向偶数个成核促进剂层45(从底部开始计数)提供物理暴露的顶部表面。使用三列楼梯、四列楼梯或更多列楼梯的构型也可以被使用，并且这些楼梯在单元层堆叠的物理暴露的表面之间具有相应的一组竖直偏移。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理上暴露的表面不具有悬垂。在一个实施方案中，每列楼梯内的竖直阶梯可沿第一水平方向排列，并且各列楼梯可沿垂直于第一水平方向的第二水平方向排列。在一个实施方案中，第一水平方向可以垂直于存储器阵列区100和接触区300之间的边界。
通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从包括绝缘帽盖层70的顶部表面的水平平面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过竖直重复体(32,42,45)进行转移。图案化的光刻材料堆叠中开口下方的竖直重复体(32,42,45)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的竖直重复体(32,42,45)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及竖直重复体(32,42,45)的位于接触区300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过竖直重复体(32,42,45)的整体。支撑开口19延伸穿过竖直重复体(32,42,45)内的层的子集。用于蚀刻穿过竖直重复体(32,42,45)的材料的各向异性蚀刻工艺的化学属性可交替以优化竖直重复体(32,42,45)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从竖直重复体(32,42,45)的顶部表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口49是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、竖直重复体(32,42,45)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、竖直重复体(32,42,45)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶部表面的凹陷深度可在0nm至30nm的范围内，但是也可使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，可以在包括最底部牺牲材料层42的顶部表面的水平平面上方形成每个基座沟道部分11的顶部表面。在这种情况下，随后可以通过用相应导电材料层替换最底部牺牲材料层42来形成源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，阻挡介电层52可以包括从外到内介电金属氧化物层(诸如氧化铝层)和氧化硅层的层堆叠。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可例如通过从绝缘帽盖层70的顶表面上方的凹陷蚀刻来去除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶部表面上方的水平部分可以通过可使用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5H，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在的话)、存储器堆叠结构55、电介质核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构(11,55,62,63)。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
参照图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构(11,55,62,63)和支撑柱结构20之后的示例性结构。存储器开口填充结构(11,55,62,63)的实例可以形成在图4A和图4B的结构的每个存储器开口49内。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是各种实施方案的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
存储器堆叠结构55中的每个位于相应存储器开口49内，该相应存储器开口延伸穿过单元层堆叠的竖直重复体(32,42,45)并且由该竖直重复体(32,42,45)横向围绕。在一个实施方案中，存储器堆叠结构55内的每个存储器膜50包括阻挡电介质52，该阻挡电介质与单元层堆叠的竖直重复体(32,42,45)内的多个绝缘层32、多个牺牲材料层42和多个成核促进剂层45直接接触。存储器堆叠结构55内的每个存储器膜50还包括接触阻挡电介质52的电荷存储层54，以及接触电荷存储层54并且接触竖直半导体沟道60中的相应一个竖直半导体沟道的隧穿电介质56。支撑柱结构20延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分65。
参考图7A和图7B，接触级介电层73可以形成在绝缘层32和牺牲材料层42的竖直重复体(32,42,45)上方和存储器堆叠结构55和支撑柱结构20上方。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层73可以包括氧化硅。接触级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过接触级介电层73、竖直重复体(32,42,45)和/或使用各向异性蚀刻的后向阶梯式介电材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至衬底(9,10)的顶部表面，并且横向延伸穿过存储器阵列区100和接触区300。
在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择级隔离结构72可沿第一水平方向hd1横向延伸。每个背侧沟槽79可以具有均匀宽度，该宽度沿长度方向(即，沿第一水平方向hd1)不变。每个漏极选择级隔离结构72沿垂直于第一水平方向hd1的竖直平面可具有均匀的竖直横截面轮廓，该竖直横截面轮廓随沿第一水平方向hd1平移而不变。多行存储器堆叠结构55可以位于相邻一对背侧沟槽79和漏极选择级隔离结构72之间，或者定位在相邻一对漏极选择级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图8A和图8B，可例如使用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32和成核促进剂层45的材料选择性地蚀刻牺牲材料层42的牺牲材料。图9A示出了图8的示例性结构的区。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的牺牲材料可以相对于绝缘层32的材料、成核促进剂层45的材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
相对于材料和存储器膜50的最外层选择性地移除牺牲材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺相对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的牺牲材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由绝缘层32的水平表面和成核促进剂层45的水平表面竖直地界定。在一个实施方案中，背侧凹陷部43可由覆盖绝缘层32的底部水平表面和下层成核促进剂层45的顶部水平表面竖直地界定。在另一个实施方案中，背侧凹陷部43可由下层绝缘层32的顶部水平表面和覆盖成核促进剂层45的底部水平表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
在使用基座沟道部分11的情况下，可通过将半导体材料热转换和/或等离子体转换成介电材料来将基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以使用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。在不使用基座沟道部分11的情况下，可以省略用于形成管状介电间隔物116和平面的介电部分616的处理步骤。
参考图9A和图9B，通过选择性金属沉积工艺将金属填充材料沉积在成核促进剂层45的物理暴露的表面上。选择性金属沉积工艺使用仅在金属表面上分解而不在介电表面上分解的金属前体气体。选择性金属沉积工艺使金属材料从成核促进剂层45的物理暴露的表面选择性地生长同时抑制金属材料从绝缘层32的物理暴露的表面生长。在选择性金属沉积工艺中，金属表面诱导金属前体气体进行表面分解并且用作来自金属前体气体的分解产物的成核位点。介电表面(诸如绝缘层32的表面)不会诱导金属前体气体进行表面分解，并且因此防止来自金属前体气体的分解产物成核。因此，金属填充材料的生长仅从成核促进剂层45的物理暴露的表面进行。
选择性金属沉积工艺可以使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺。金属填充材料可以基本上由元素金属组成，或者可以包括成核材料部分和块体金属填充材料部分的组合，该成核材料部分包括元素金属和掺杂剂元素的合金，该块体金属填充材料部分基本上由元素金属组成。在一个实施方案中，金属填充材料可以基本上由选自钨、钌、钴和钼的至少一种金属组成。在一个实施方案中，金属填充材料的整体可以基本上由选自钨、钌、钴和钼的单一元素金属组成。在另一个实施方案中，金属填充材料可以包括成核材料部分，该成核材料部分除元素金属之外包括硅或硼作为掺杂剂元素并且直接形成在成核促进剂层45的表面上；并且还可以包括块体金属填充材料部分，该块体金属填充材料部分基本上由元素金属组成并且形成在成核材料部分上。例如，成核材料部分可以包括掺杂有硅或硼的钨，并且块体金属填充材料部分可以基本上由钨组成。
在非限制性例示性示例中，硅可用于成核促进剂层45。在这种情况下，硅可直接引发W的化学气相沉积(CVD)或原子层沉积(ALD)成核(使用WF6和H2作为金属前体气体和还原气体)。在成核过程期间将约3nm的硅转换成钨材料部分。因此，如果厚度大于4nm的硅层用于每个成核促进剂层45，则可在钨材料部分沉积之后存在残余硅层。通常，每个成核促进剂层45的厚度可选择成使得每个成核促进剂层45的薄剩余部分在绝缘层32和包括沉积的金属材料的每个导电材料部分之间持续延伸。如果厚度小于3nm的硅层用于每个成核促进剂层45，则成核促进剂层45的整体可在成核期间被消耗，并且每个导电材料部分可直接接触至少一个绝缘层32。另选地，替代钨，钌可通过使用含钌前体气体在硅上成核。
在另选的实施方案中，可通过在升高的温度下将成核促进剂层45暴露于含金属的前体气体来增加从成核促进剂层45消耗的材料(诸如硅)的量。例如，如果将硅用于成核促进剂层45并且如果将钨沉积在背侧凹陷部43中，则可通过在400摄氏度至600摄氏度范围内的升高的温度下使成核促进剂层45暴露于WCl5、WCl6或WF6长达1秒至30秒范围内的持续时间来完全消耗成核促进剂层45中的硅。成核促进剂层45的硅层可转换成薄钨成核层，并且可采用任何保形钨沉积工艺将附加钨沉积在薄钨成核层上。
在另一个例示性示例中，硼可用于成核促进剂层45。在这种情况下，成核促进剂层45可通过在250摄氏度至350摄氏度范围内的升高温度下在沉积表面上热分解B2H6来形成。用作成核促进剂层45的硼层可使钨或其它金属直接成核。
选择性地沉积的金属填充材料从成核促进剂层45的物理暴露的表面基本上保形且各向同性地生长。选择性地沉积的金属填充材料的位于背侧凹陷部43中的部分构成导电层46。在一个实施方案中，导电层46中的每个包括选自钨、钌、钴和钼的至少一种金属和/或基本上由该至少一种金属组成。背侧沟槽内的选择性地沉积的金属填充材料的部分构成导电材料部分46P。
在一个实施方案中，选择性地沉积的金属填充材料可从每个背侧凹陷部43内的成核促进剂层45的物理暴露的表面以完美保形性生长，使得每个背侧凹陷部43的整个体积完全填充有导电层46中的相应一个导电层。更典型地，在选择性金属沉积工艺中沉积的选择性地沉积的金属填充材料的保形性不太完美，并且背侧凹陷部43中的选择性地沉积的金属填充材料的厚度随着与背侧沟槽79中的最近侧一个背侧沟槽的水平距离而减小。因为牺牲材料层43形成为在整个过程中具有相应均匀厚度的平面层，所以背侧凹陷部43中的每个具有相应均匀高度。背侧凹陷部43中的选择性地沉积的金属填充材料的作为与背侧沟槽79的横向距离的函数的横向减小的厚度致使形成可变厚度的空隙47，该可变厚度的空隙具有随着与背侧沟槽79中的最近侧一个背侧沟槽的横向距离而增加的相应可变厚度。导电层46可接触靠近背侧沟槽79的绝缘层32中的相应一个绝缘层，并且可与靠近存储器堆叠结构55的绝缘层32中的相应一个绝缘层间隔开。在一个实施方案中，可变厚度空隙47可接触存储器堆叠结构55的外侧壁的被导电层46环绕并接触的相应部分。在一个实施方案中，可变厚度空隙47可接触阻挡电介质52和管状介电间隔物116(如果存在的话)的部分。
每个导电材料部分46P可包括多个凸形表面。每个导电材料部分46P的凸形表面的总数可以与包括绝缘层32、导电层42和成核促进剂层45的单元层堆叠的竖直重复体内的成核促进剂层45的总数相同。每个导电材料部分46P可邻接一组导电层46，而在其间没有任何微结构界面。换句话讲，每个导电材料部分46P和第二导电层46可形成为单一连续结构。
多个导电层46可形成在多个背侧凹陷部43中，并且导电材料部分46P可形成在背侧沟槽79的每个侧壁上。在一个实施方案中，每个牺牲材料层42可用导电层46和可变厚度空隙47(如果存在的话)替换。背侧腔体79’可存在于每个背侧沟槽79的未填充有导电材料部分46P的部分内。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116(如果存在的话)。
各种实施方案的每个导电层46竖直地生长直至背侧凹陷部43的高度，该高度与被移除以形成背侧凹陷部43的牺牲材料层42的厚度相同。常规方法从背侧凹陷部的所有表面各向同性地沉积导电层，并且因此可具有背侧凹陷部高度的一半的最大竖直生长距离。相比之下，各种实施方案的方法提供金属填充材料的生长距离，该生长距离可以为约背侧凹陷部的高度。因此，各种实施方案的导电层46的金属填充材料的晶粒可以比通过从背侧凹陷部的所有表面各向同性沉积导电材料形成的导电层的晶粒大得多。
参考图10，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁回蚀刻导电材料部分46P的沉积的金属材料。在移除导电材料部分46P时，导电层46彼此断开。每个导电层46可以是导电线结构。每个导电层46可用作位于同一级处的多个控制栅极电极和与位于同一级处的多个控制栅极电极电互连的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
参考图11，可以通过保形沉积工艺将绝缘材料层形成在背侧沟槽79中和接触级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。
执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在竖直重复体(32,46,45)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以将覆盖竖直重复体(32,46,45)的接触级介电层73用作停止层来平面化该至少一种导电材料。如果使用化学机械平面化(CMP)工艺，则接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
参考图12A和图12B，附加的接触通孔结构(88,86,8P)可以穿过接触级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级介电层73形成。字线接触通孔结构86可穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参考图13，可通过使每个单元层堆叠中层的次序交替而从示例性结构得出示例性结构的替代性构型。具体地，如通过图2的处理步骤形成的每个单元层堆叠从下到上包括绝缘层32、成核促进剂层45和牺牲材料层45。通过在图8A和图8B的处理步骤处相对于绝缘层32和成核促进剂层45选择性地移除牺牲材料层42来形成背侧凹陷部43。导电层46(和可变厚度的空隙47，如果存在的话)可在图9A和图9B的处理步骤处在背侧凹陷部43的体积内形成。在这种情况下，如在图12A和图12B的处理步骤处完成的三维存储器器件可以包括具有单元层堆叠的多个重复体的竖直重复体(32,45,46)，该单元层堆叠从下到上包括绝缘层32、成核促进剂层45和导电层46。
参考所有附图并且根据本公开的各种实施方案，提供一种三维存储器器件，包括：单元层堆叠的竖直重复体(32,46,45)，该竖直重复体位于衬底(9,10)上方，该单元层堆叠包括绝缘层32、导电层46和成核促进剂层45；以及存储器堆叠结构55，该存储器堆叠结构延伸穿过竖直重复体(32,46,45)，其中存储器堆叠结构55中的每个包括存储器膜50以及竖直半导体沟道60。
在一个实施方案中，竖直重复体(32,46,45)内的每个成核促进剂层45与竖直重复体(32,46,45)内的绝缘层32中的相应一个绝缘层直接接触并且与竖直重复体(32,46,45)内的导电层46中的相应一个导电层直接接触。
在一个实施方案中，竖直重复体(32,46,45)内的每个成核促进剂层45与竖直重复体(32,46,45)内的绝缘层32中的相应一个绝缘层的底部表面直接接触。另选地，竖直重复体(32,46,45)内的每个成核促进剂层45与竖直重复体(32,46,45)内的绝缘层32中的相应一个绝缘层的顶部表面直接接触。
在一个实施方案中，单元层堆叠(32,46,45)由绝缘层32、导电层46和成核促进剂层45组成。
在一个实施方案中，竖直重复体(32,46,45)内的单元层堆叠中除最顶部单元层堆叠或最底部单元层堆叠之外的每个单元层堆叠与单元层堆叠中的相应覆盖单元层堆叠直接接触并且与单元层堆叠中的相应下层单元层堆叠直接接触。
在一个实施方案中，竖直重复体(32,46,45)内的成核促进剂层45中的每个包括含金属元素的材料。在一个实施方案中，含金属元素的材料选自W、Ti、Ta、Co、Ru、Mo、硅化钨、硅化钛、硅化钽、氮化钛硅、氮化钨碳、氧化钛、氮化钽、氮化钨或它们的组合(诸如合金或多层堆叠)。
在一个实施方案中，竖直重复体(32,46,45)内的成核促进剂层45中的每个包括基本上不含任何金属元素的非金属材料。在一个实施方案中，非金属材料包括选自硅、锗、硅-锗合金和硼的材料。
在一个实施方案中，导电层46中的每个包括选自钨、钌、钴和钼的至少一种金属。
在一个实施方案中，在每个单元层堆叠内，成核促进剂层45的厚度小于导电层46的厚度(诸如导电层46的最大厚度)的25％。
在一个实施方案中，存储器堆叠结构55中的每个位于相应存储器开口49内，该相应存储器开口延伸穿过单元层堆叠的竖直重复体(32,46,45)并且由该竖直重复体横向围绕。
在一个实施方案中，存储器堆叠结构55内的每个存储器膜50包括：阻挡电介质52，该阻挡电介质与单元层堆叠的竖直重复体(32,46,45)内的多个绝缘层32、多个导电层46和多个成核促进剂层45直接接触；电荷存储层54，该电荷存储层接触阻挡电介质52；以及隧穿电介质56，该隧穿电介质接触电荷存储层54并且接触竖直半导体沟道60中的相应一个竖直半导体沟道。
在一个实施方案中，单元层堆叠的竖直重复体(32,46,45)包括平台区，其中竖直重复体内除最顶部导电层之外的每个导电层46比竖直重复体(32,46,45)内的任何覆盖导电层横向延伸远；平台区包括竖直重复体(32,46,45)的阶梯式表面，该阶梯式表面从竖直重复体(32,46,45)内的最底层持续延伸到竖直重复体(32,46,45)内的最顶层；以及支撑柱结构20延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分65。
示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可定位在单体三维NAND串阵列的第二器件层级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包含集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路(具体体现为该至少一个半导体器件700的子集)。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每个的至少一个端部部分60基本上垂直于衬底(9,10)的顶部表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(具体体现为存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。
各种实施方案的导电层46在导电材料内不含金属接缝，因为金属填充材料的生长是单向的，即，在背侧凹陷部43中的每个内向上或向下。导电层46的平均晶粒尺寸可远大于通过导电材料从背侧凹陷部的所有物理暴露的表面全向生长而形成的导电层的平均晶粒尺寸，该背侧凹陷部具有各种实施方案的器件的背侧凹陷部43的相当的大小，因为各种实施方案的导电层46的生长距离为通过全向生长形成的导电层的生长距离的约两倍。此外，如果使用成核层，则每个导电层46内的成核层所占据的厚度仅为通过全向生长形成的导电层中的成核层总厚度的一半，因为成核层仅形成在导电层46的一侧(即，底侧或顶侧)上。因此，根据各种实施方案的器件的导电层46并且根据各种实施方案制造的器件的导电层提供比在相同体积中形成的通过全向生长形成的导电层更低的电阻。此外，根据各种实施方案的器件的导电层46并且根据各种实施方案制造的器件的导电层有助于三维存储器器件的缩放。
本公开的实施方案的无缝导电层46提供附加的非限制性优点。首先，缺乏接缝降低了导电层46中金属材料的电阻率，例如像通过形成较大的晶粒。其次，在钨用于导电层46的情况下，钨材料部分中的接缝用作残余氟(其为用于从六氟化钨前体沉积钨的CVD/ALD工艺的副产物)的捕获区。本公开的无缝导电层46移除了此类残余氟的捕获区。捕获的氟原子可以随时间推移缓慢地扩散进入关键器件层中并且蚀刻各种器件部件。可通过移除此类氟捕获区来显著地减少与氟相关的可靠性问题。第三，现有技术导电层中的接缝易于被在金属凹陷部蚀刻工艺中使用的蚀刻剂化学物质渗透。在这种情况下，蚀刻剂化学物质可以容易地通过接缝渗透到现有技术导电层的内部部分中，尤其是在使用湿化学品的情况下。通过消除本公开的导电层46中的接缝，可避免或减少现有技术方法中的蚀刻剂化学物质渗透问题。
单向金属生长提供了附加优点。在相邻的存储器开口对之间的横向间隔距离变得太小(例如，小于背侧凹陷部的高度)的情况下，存储器开口填充结构之间的背侧凹陷部的间隙部分可以被“夹断”，因为现有技术导电层的金属材料从存储器开口填充结构的侧壁表面的横向生长可以闭合间隙部分。由于相对于字线高度(其为背侧凹陷部的高度)的更大存储器开口直径，相邻的存储器开口对之间的较小横向间隔距离可出现。在此类情况下，不存在向与背侧沟槽间隔开的现有技术背侧凹陷部的内部部分的前体输送。缺乏向现有技术背侧凹陷部的内部部分的前体输送导致在现有技术导电层(例如，字线)的中心区中形成空隙，这导致与氟相关的问题和电阻率增加。如果相邻的存储器开口对之间的横向间隔距离比导电层的高度收缩得快得多，则现有技术导电层中空隙的形成将加剧。本公开的实施方案的方法减少或防止金属从存储器开口填充结构的侧壁(诸如阻挡电介质52的侧壁)生长，并且因此减少或防止导电层46中的夹断和空隙形成。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，包括：
单元层堆叠的竖直重复体，所述竖直重复体位于衬底上方，所述单元层堆叠包括绝缘层、导电层和成核促进剂层；和
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述竖直重复体，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道；
其中所述存储器堆叠结构内的每个存储器膜包括：
阻挡电介质，所述阻挡电介质与所述单元层堆叠的所述竖直重复体内的多个绝缘层、多个导电层和多个成核促进剂层直接接触；
电荷存储层，所述电荷存储层接触所述阻挡电介质；和
隧穿电介质，所述隧穿电介质接触所述电荷存储层并且接触所述竖直半导体沟道中的相应一个竖直半导体沟道。
2.根据权利要求1所述的三维存储器器件，其中所述竖直重复体内的每个成核促进剂层与所述竖直重复体内的所述绝缘层中的相应一个绝缘层直接接触并且与所述竖直重复体内的所述导电层中的相应一个导电层直接接触。
3.根据权利要求2所述的三维存储器器件，其中所述竖直重复体内的每个成核促进剂层与所述竖直重复体内的所述绝缘层中的所述相应一个绝缘层的底部表面直接接触。
4.根据权利要求2所述的三维存储器器件，其中所述竖直重复体内的每个成核促进剂层与所述竖直重复体内的所述绝缘层中的所述相应一个绝缘层的顶部表面直接接触。
5.根据权利要求1所述的三维存储器器件，其中所述单元层堆叠由所述绝缘层、所述导电层和所述成核促进剂层组成。
6.根据权利要求1所述的三维存储器器件，其中所述竖直重复体内的所述单元层堆叠中除最顶部单元层堆叠或最底部单元层堆叠之外的每个单元层堆叠与所述单元层堆叠中的相应覆盖单元层堆叠直接接触并且与所述单元层堆叠中的相应下层单元层堆叠直接接触。
7.根据权利要求1所述的三维存储器器件，其中所述竖直重复体内的所述成核促进剂层中的每个包括含金属元素的材料。
8.根据权利要求1所述的三维存储器器件，其中所述竖直重复体内的所述成核促进剂层中的每个包括非金属材料，所述非金属材料包括硼或硅。
9.根据权利要求1所述的三维存储器器件，其中所述导电层中的每个包括选自钨、钌、钴和钼的至少一种金属。
10.根据权利要求1所述的三维存储器器件，其中在每个单元层堆叠内，成核促进剂层的厚度小于导电层的厚度的25％。
11.根据权利要求1所述的三维存储器器件，其中所述存储器堆叠结构中的每个位于相应存储器开口内，所述相应存储器开口延伸穿过所述单元层堆叠的所述竖直重复体并且由所述竖直重复体横向围绕。
12.根据权利要求1所述的三维存储器器件，其中：
所述单元层堆叠的所述竖直重复体包括平台区，其中所述竖直重复体内除最顶部导电层之外的每个导电层比所述竖直重复体内的任何覆盖导电层横向延伸更远；
所述平台区包括所述竖直重复体的阶梯式表面，所述阶梯式表面从所述竖直重复体内的最底层持续延伸至所述竖直重复体内的最顶层；和
支撑柱结构延伸穿过所述阶梯式表面并穿过覆盖所述阶梯式表面的后向阶梯式介电材料部分。
13.一种形成三维存储器器件的方法，包括：
在衬底上方形成单元层堆叠的竖直重复体，所述单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层；
穿过所述竖直重复体形成存储器堆叠结构，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道；
通过在所述竖直重复体内相对于所述绝缘层和所述成核促进剂层选择性地移除所述牺牲材料层来形成背侧凹陷部；和
通过使金属材料从所述成核促进剂层的物理暴露的表面选择性地生长同时抑制所述金属材料从所述绝缘层的物理暴露的表面生长来在所述背侧凹陷部中形成导电层。
14.根据权利要求13所述的方法，其中所述竖直重复体内的每个成核促进剂层直接形成在所述牺牲材料层中的相应一个牺牲材料层的顶部表面上。
15.根据权利要求13所述的方法，其中所述竖直重复体内的每个牺牲材料层直接形成在所述成核促进剂层中的相应一个成核促进剂层的顶部表面上。
16.根据权利要求13所述的方法，其中所述单元层堆叠由所述绝缘层、所述牺牲材料层和所述成核促进剂层组成。
17.根据权利要求13所述的方法，其中所述竖直重复体内的所述成核促进剂层中的每个包括含金属元素的材料。
18.根据权利要求13所述的方法，其中所述竖直重复体内的所述成核促进剂层中的每个包括基本上不含任何金属元素的非金属材料。
19.根据权利要求13所述的方法，其中所述导电层中的每个包括选自钨、钌、钴和钼的至少一种金属。
20.一种三维存储器器件，包括：
单元层堆叠的竖直重复体，所述竖直重复体位于衬底上方，所述单元层堆叠包括绝缘层、导电层和成核促进剂层；和
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述竖直重复体，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道；
其中：
所述单元层堆叠的所述竖直重复体包括平台区，其中所述竖直重复体内除最顶部导电层之外的每个导电层比所述竖直重复体内的任何覆盖导电层横向延伸更远；
所述平台区包括所述竖直重复体的阶梯式表面，所述阶梯式表面从所述竖直重复体内的最底层持续延伸至所述竖直重复体内的最顶层；和
支撑柱结构延伸穿过所述阶梯式表面并穿过覆盖所述阶梯式表面的后向阶梯式介电材料部分。
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