CN111565037B - 二选一数据选择器 - Google Patents

Abstract

本发明提供了二选一数据选择器。该二选一数据选择器包括：或非逻辑电路，被配置为接收选择信号和反相第一输入，并产生中间结果；以及与或非逻辑电路，被配置为接收选择信号、第二输入和或非逻辑电路的中间结果，并产生反相输出。

Description

二选一数据选择器

技术领域

本发明涉及二选一数据选择器。

背景技术

数据选择器所占用的面积与用于实现数据选择器的晶体管的数量成正比。因此，随着晶体管总数减少，数据选择器所占用的面积同样会减少。数据选择器面积的减小将直接转变为芯片面积的减小和成本的节约。

发明内容

本发明提供了一种新型的二选一数据选择器的电路实现，其能够减少二选一数据选择器的晶体管的数量从而减少芯片面积。

根据本发明的一个方面，提供了一种二选一数据选择器，包括：或非逻辑电路，被配置为接收选择信号和反相第一输入，并产生中间结果；以及与或非逻辑电路，被配置为接收选择信号、第二输入和或非逻辑电路的中间结果，并产生反相输出。

优选地，在选择信号是逻辑0的情况下，反相输出是反相第一输入，在选择信号是逻辑1的情况下，反相输出是反相第二输入。

优选地，或非逻辑电路包括：第一PMOS晶体管，其栅极端子被配置为接收选择信号，其中，第一PMOS晶体管的源极端子被耦接至电源端子；第二PMOS晶体管，其栅极端子被配置为接收反相第一输入，其源极端子被耦接至第一PMOS晶体管的漏极端子，并且其漏极端子被耦接至第一节点；第一NMOS晶体管，其栅极端子被配置为接收选择信号并且其漏极端子被耦接至第一节点；以及第二NMOS晶体管，其栅极端子被配置为接收反相第一输入并且其漏极端子被耦接至第一节点，其中，第一NMOS晶体管和第二NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，或非逻辑电路被配置为在第一节点产生中间结果。

优选地，与或非逻辑电路包括：第三PMOS晶体管，其栅极端子被配置为接收或非逻辑电路的中间结果，其中，第三PMOS晶体管的源极端子被耦接至电源端子；第四PMOS晶体管，其栅极端子被配置为接收选择信号，其源极端子被耦接至第三PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；第五PMOS晶体管，其栅极端子被配置为接收第二输入，其源极端子被耦接至第三PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；第三NMOS晶体管，其栅极端子被配置为接收或非逻辑电路的中间结果并且其漏极端子被耦接至第二节点；第四NMOS晶体管，其栅极端子被配置为接收选择信号并且其漏极端子被耦接至第二节点；以及第五NMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第四NMOS晶体管的源极端子，其中，第三NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，与或非逻辑电路被配置为在第二节点产生反相输出。

附图说明

当结合附图考虑实施例的以下具体描述时，可以获得对本发明内容更好的理解。在各附图中使用了相同或相似的附图标记来表示相同或者相似的部件。各附图连同下面的具体描述一起包含在本说明书中并形成说明书的一部分，用来例示说明本发明的实施例和解释本发明的原理和优点。

图1示出了二选一数据选择器的真值表。

图2示出了二选一数据选择器的逻辑图。

图3示出了MUX2二选一数据选择器的结构框图。

图4示出了MUXI2二选一数据选择器的结构框图。

图5示出了其中一个输入为反相的二选一数据选择器的结构框图。

图6示出了本发明的实施例的二选一数据选择器的结构框图。

图7示出了本发明的实施例的二选一数据选择器的CMOS电路图。

具体实施方式

以下对实施例的详细描述呈现了本发明的特定实施例的各种细节。然而，本发明可以以权利要求所定义和涵盖的多种不同方式实施。在本说明书中，相同的附图标记可表示相同或功能相似的元件。

数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的器件。二选一数据选择器的逻辑表达式为sel为选择信号，a0为第一输入，a1为第二输入。图1示出了二选一数据选择器的真值表，图2示出了二选一数据选择器的逻辑图。当选择信号sel为逻辑0时，输出X为第一输入a0。当选择信号sel为逻辑1时，输出X为第二输入a1。

图3示出了MUX2二选一数据选择器的结构框图。如图3所示，MUX2二选一数据选择器包括一个AOI22逻辑电路和两个反相器INV逻辑电路。输入端A0接收第一输入a0，输入端A1接收第二输入a1。AOI22逻辑电路的输出为因此，MUX2二选一数据选择器的输出为该MUX2二选一数据选择器占用的芯片面积大，并且延时大，速度慢。

图4示出了MUXI2二选一数据选择器的结构框图。如图4所示，MUXI2二选一数据选择器包括一个AOI22逻辑电路和一个反相器INV逻辑电路。输入端A0接收第一输入a0，输入端A1接收第二输入a1，输出为图3中的输出X的反相。该MUXI2二选一数据选择器的延时小，但在某些情况下占用的芯片面积仍然较大。

图5示出了其中一个输入为反相的二选一数据选择器的结构框图。如图5所示，该二选一数据选择器包括一个AOI22逻辑电路和两个反相器INV逻辑电路。输入端A0接收反相第一输入a0_n(即，a0的反相)，输入端A1接收第二输入a1，输出为图3中的输出X的反相。该二选一数据选择器也具有占用的芯片面积大、延时大、速度慢的缺点。

对于CMOS电路而言，其天然输出是反相的。如果要实现正相输出，则需要在天然输出的后面增加反相器。本发明利用CMOS电路的该特性，提供了一种新型的二选一数据选择器的电路实现，其不需要反相器，因而能够减少二选一数据选择器的晶体管的数量从而减少芯片面积。

图6示出了本发明的实施例的二选一数据选择器的结构框图。图6中的二选一数据选择器包括或非逻辑电路NR2以及与或非逻辑电路AOI21。

或非逻辑电路NR2被配置为接收选择信号sel和反相第一输入a0_n，并产生中间结果与或非逻辑电路AOI21被配置为接收选择信号sel、第二输入a1和或非逻辑电路的中间结果gn1，并产生反相输出

反相第一输入a0_n为第一输入a0的反相，即进一步可以得到也就是说即，XN为输出X的反相。

因此，在选择信号sel是逻辑0的情况下，反相输出XN是反相第一输入在选择信号sel是逻辑1的情况下，反相输出XN是反相第二输入

图7示出了本发明的实施例的二选一数据选择器的CMOS电路图。

如图7所示，或非逻辑电路NR2包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2。第一PMOS晶体管P1的栅极端子被配置为接收选择信号sel。第一PMOS晶体管P1的源极端子被耦接至电源端子VDD。第二PMOS晶体管P2的栅极端子被配置为接收反相第一输入a0_n，其源极端子被耦接至第一PMOS晶体管的漏极端子，并且其漏极端子被耦接至第一节点J1。第一NMOS晶体管N1的栅极端子被配置为接收选择信号sel并且其漏极端子被耦接至第一节点J1。第二NMOS晶体管N2的栅极端子被配置为接收反相第一输入a0_n并且其漏极端子被耦接至第一节点J1。第一NMOS晶体管N1和第二NMOS晶体管N2中的每一个的源极端子被耦接至接地端子VSS。或非逻辑电路NR2被配置为在第一节点J1产生中间结果gn1。

与或非逻辑电路AOI21包括第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5。第三PMOS晶体管P3的栅极端子被配置为接收或非逻辑电路的中间结果gn1。第三PMOS晶体管P3的源极端子被耦接至电源端子VDD。第四PMOS晶体管P4的栅极端子被配置为接收选择信号sel，其源极端子被耦接至第三PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点J2。第五PMOS晶体管P5的栅极端子被配置为接收第二输入a1，其源极端子被耦接至第三PMOS晶体管P3的漏极端子，并且其漏极端子被耦接至第二节点J2。第三NMOS晶体管N3的栅极端子被配置为接收或非逻辑电路的中间结果gn1并且其漏极端子被耦接至第二节点J2。第四NMOS晶体管N4的栅极端子被配置为接收选择信号sel并且其漏极端子被耦接至第二节点J2。第五NMOS晶体管N5的栅极端子被配置为接收第二输入a1并且其漏极端子被耦接至第四NMOS晶体管N4的源极端子。第三NMOS晶体管N3和第五NMOS晶体管N5中的每一个的源极端子被耦接至接地端子VSS。与或非逻辑电路AOI21被配置为在第二节点J2产生反相输出XN。

本发明的实施例的二选一数据选择器由或非逻辑电路NR2以及与或非逻辑电路AOI21组合而成。整个电路中不需要反相器，因此减少了晶体管的使用，节约了芯片面积。

以上结合特定实施例描述了本发明的二选一数据选择器。然而，应该理解，任何一个实施例的任何特征可以与任何其它实施例的任何其它特征组合和/或替换。

本公开的各方面可以在各种电子设备中实现。电子设备的示例可以包括但不限于消费电子产品、消费电子产品的部件、电子测试设备、诸如基站的蜂窝通信基础设施等。电子设备的示例可以包括但不限于诸如智能电话的移动电话、诸如智能手表或耳机的可穿戴计算设备、电话、电视、计算机监视器、计算机、调制解调器、手持式计算机、膝上型计算机、平板计算机、个人数字助理(PDA)、微波炉、冰箱、如汽车电子系统的车载电子系统、立体声系统、DVD播放器、CD播放器、如MP3播放器的数字音乐播放器、收音机、便携式摄像机、如数码相机的相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、外围设备、时钟等。此外，电子设备可以包括非完整产品。

除非上下文另有明确要求，否则在整个说明书和权利要求书中，词语“包括”、“包含”、“含有”、“具有”等应以包含性的含义来解释，而不是排他性的或详尽的意思。也就是说，意思是“包括但不限于”。如本文通常所使用的，“耦接”一词指的是可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。同样地，如本文通常使用的，“连接”一词指的是可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当在本申请中使用时，词语“此处”，“以上”、“以下”、“下文”、“上文”和类似含义的词语应当指代本申请的整体而不是本申请的任何特定部分。

此外，除非另有明确说明或者在所使用的上下文中以其它方式理解，否则本文使用的条件语言，例如“可以”、“可能”、“例如”、“诸如”等等通常旨在表达某些实施例包括，而其它实施例不包括某些特征、元素和/或状态。因此，这种条件语言通常不旨在暗示一个或多个实施例以任何方式需要特征、元素和/或状态，或者是否包括这些特征、元素和/或状态或者在任何特定实施例中执行这些特征、元素和/或状态。

虽然已经描述了某些实施例，但是这些实施例仅作为示例呈现，并且不旨在限制本公开的范围。实际上，这里描述的新颖设备、方法和系统可以以各种其它形式体现。此外，在不脱离本公开的精神的情况下，可以对这里描述的方法和系统的形式进行各种省略、替换和改变。例如，虽然以给定布置呈现块，但是替代实施例可以执行具有不同组件和/或电路拓扑的类似功能，并且可以删除、移动、添加、细分、组合和/或修改一些块。这些块中的每一个可以以各种不同的方式实现。可以组合上述各种实施例的元件和动作的任何合适组合以提供进一步的实施例。上述各种特征和过程可以彼此独立地实现，或者可以以各种方式组合。本公开的特征的所有合适的组合和子组合旨在落入本公开的范围内。

Claims (4)

1.一种二选一数据选择器，包括：

或非逻辑电路(NR2)，被配置为接收选择信号(sel)和反相第一输入(a0_n)，并产生中间结果(gn1)；以及

与或非逻辑电路(AOI21)，被配置为接收选择信号(sel)、第二输入(a1)和或非逻辑电路的中间结果(gn1)，并产生反相输出(XN)。

2.如权利要求1所述的二选一数据选择器，其中，

在选择信号(sel)是逻辑0的情况下，反相输出(XN)是反相第一输入，

在选择信号(sel)是逻辑1的情况下，反相输出(XN)是反相第二输入。

3.如权利要求1所述的二选一数据选择器，其中，或非逻辑电路(NR2)包括：

第一PMOS晶体管，其栅极端子被配置为接收选择信号(sel)，其中，第一PMOS晶体管的源极端子被耦接至电源端子；

第二PMOS晶体管，其栅极端子被配置为接收反相第一输入(a0_n)，其源极端子被耦接至第一PMOS晶体管的漏极端子，并且其漏极端子被耦接至第一节点；

第一NMOS晶体管，其栅极端子被配置为接收选择信号(sel)并且其漏极端子被耦接至第一节点；以及

第二NMOS晶体管，其栅极端子被配置为接收反相第一输入(a0_n)并且其漏极端子被耦接至第一节点，其中，第一NMOS晶体管和第二NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，或非逻辑电路(NR2)被配置为在第一节点产生中间结果(gn1)。

4.如权利要求1所述的二选一数据选择器，其中，与或非逻辑电路(AOI21)包括：

第三PMOS晶体管，其栅极端子被配置为接收或非逻辑电路的中间结果(gn1)，其中，第三PMOS晶体管的源极端子被耦接至电源端子；

第四PMOS晶体管，其栅极端子被配置为接收选择信号(sel)，其源极端子被耦接至第三PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；

第五PMOS晶体管，其栅极端子被配置为接收第二输入(a1)，其源极端子被耦接至第三PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；

第三NMOS晶体管，其栅极端子被配置为接收或非逻辑电路的中间结果(gn1)并且其漏极端子被耦接至第二节点；

第四NMOS晶体管，其栅极端子被配置为接收选择信号(sel)并且其漏极端子被耦接至第二节点；以及

第五NMOS晶体管，其栅极端子被配置为接收第二输入(a1)并且其漏极端子被耦接至第四NMOS晶体管的源极端子，其中，第三NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，与或非逻辑电路(AOI21)被配置为在第二节点产生反相输出(XN)。