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CN111564493B - 沟渠式功率电晶体及其制作方法 - Google Patents

沟渠式功率电晶体及其制作方法 Download PDF

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CN111564493B
CN111564493B CN201910114813.6A CN201910114813A CN111564493B CN 111564493 B CN111564493 B CN 111564493B CN 201910114813 A CN201910114813 A CN 201910114813A CN 111564493 B CN111564493 B CN 111564493B
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isolation
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Liyuan Semiconductor Co ltd
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Abstract

一种沟渠式功率电晶体，包含半导体基体。该半导体基体包括至少一主动部，该至少一主动部具有栅极沟渠结构，该栅极沟渠结构具有自顶面向下延伸并界定出栅极沟渠的围壁、由绝缘材料构成并延伸覆盖该围壁表面的第一隔离层、由绝缘材料构成，填置于栅极沟渠并覆盖第一隔离层的隔离单元、位于该栅极沟渠的底部的屏蔽电极，及位于该屏蔽电极上方的栅极电极。利用隔离单元的结构设计，让第四隔离层包覆栅极电极与屏蔽电极邻近的周面，而可让栅极电极与氮化物材料隔离，因此，可避免因栅极电极与氮化物接触或是过于接近产生交互作用而影响元件特性的缺点。此外，本发明还提供制作该沟渠式功率电晶体的方法。

Description

沟渠式功率电晶体及其制作方法
技术领域
本发明涉及一种功率电晶体及其制作方法，特别是涉及一种沟渠式功率电晶体及其制作方法。
背景技术
功率电晶体(Power MOSFET)可应用于数位电路或类比电路，因此，目前已是功率元件的主流而被广泛应用于不同的电子元件。
功率电晶体依电流流通路径可分为水平式及垂直式，其中，以垂直式功率电晶体而言，目前常见的则为沟渠式栅极金氧半场效电晶体(Trench Gate Power MOSFET，或UMOSFET)、V型沟槽金氧半场效电晶体(VMOSFET)，或垂直式双扩散金氧半场效电晶体(VDMOSFET)。而再以沟渠式功率电晶体而言，由于其U型沟渠形状可有效降低导通电阻(on-state resistance)并可改善电晶体的终端边缘特性(edge terminationcharacteristics)，也使沟渠式栅极金氧半场效电晶体成为高频低压功率元件的主流。
然而，沟渠式功率电晶体虽然可降低导通电阻，但是在阻断模式(blocking mode)操作时，因为需承受所有流经漂移区(如N-type drift layer)的正向阻断电压(forwardblocking voltage)，因此，为了可承受较高的正向阻断电压，就必须降低漂移区的掺杂浓度，但是降低漂移区的掺杂浓度又会提升元件的导通电阻，而不利于元件特性。此外，因为位于沟渠内的栅极电极的体积较大，因此，栅极-漏极电容(gate-to-drain capacitanceCGD)也会较大，也会降低该沟渠式功率电晶体于高频的灵敏度。
参阅图1，美国专利第US5998833号公开一种可提升高频特性以及崩溃电压的功率电晶体。功率电晶体的每一个电晶体单元(unit cell)包含一第一型掺杂，且具有高掺杂浓度(例如N+掺杂)的漏极层(drain layer)114、一第一型掺杂的漂移区(drift layer)112、一形成于该漂移区112，且为第二型掺杂(P-type)的井区(base layer)116、一高掺杂浓度的源极层(source layer)118、分别与该源极层118及漏极层114成欧姆接触的源极电极128b及漏极电极130，及一沟渠结构。该沟渠结构具有相反的两个侧壁120a、一底面120b，一氧化物绝缘层125，该氧化物绝缘层125具有一栅极电极127，及一沟渠源极电极(trench-based source electrode)128a，及一介于该栅极电极127与沟渠源极电极128a之间的绝缘区125a、。其主要是利用沟渠源极电极128a取代部分的栅极电极，减小栅极-漏极电容(gate-to-drain capacitance CGD)，以降低元件于高频操作时产生的干扰电流及栅极电荷，而得以在无须牺牲导通电阻的前提下，提升崩溃电压，以及元件于高频的切换速度。
现有具有屏蔽电极(如图1所示的沟渠源极电极128a)的沟渠式功率电晶体，为了可具有较佳的元件特性，因此，在该绝缘区125a，或是在该绝缘区125a与该沟渠源极电极128a之间还需要有较低的介面陷阱电荷(interface trap charge)及介电层陷阱电荷(dielectric trap charge)，且在该栅极电极127与沟渠源极电极128a之间的绝缘区125a需要具有较高的品质且厚度要够厚，才有办法耐受操作时该栅极电极127与沟渠源极电极128a之间的电位差。
而一般为了制得较厚的隔离层，以有效隔离栅极电极127与沟渠源极电极128a，因此，通常会利用多次热氧化方式以得到较厚的氧化硅隔离层。然而，因为热氧化制程温度较高(通常介于950℃至1150℃)，因此，当热氧化次数较多时，所述栅极沟渠的顶部区域容易因为氧化变大，导致相邻的栅极沟渠的距离(mesa)变小，而使得后续制作导电插塞时与相邻的栅极沟渠的距离过近，而影响元件的临界电压(threshold voltage，Vth)，也容易造成制程的变异性，而不利于高密度元件的制作。
发明内容
本发明的目的在于提供一种可提升元件的耐压性并同时具有低导通电阻的沟渠式功率电晶体。
于是，本发明沟渠式功率电晶体，包含半导体基体。该半导体基体包括顶面，及至少一主动部。
该至少一主动部具有栅极沟渠结构、井区，及源极。
该栅极沟渠结构具有自该顶面向下延伸并界定出栅极沟渠的围壁、由绝缘材料构成并延伸覆盖该围壁表面的第一隔离层、由绝缘材料构成，填置于该栅极沟渠并覆盖该第一隔离层的隔离单元、位于该栅极沟渠的底部的屏蔽电极，及位于该屏蔽电极上方的栅极电极。其中，该隔离单元具有介于该顶面与该栅极沟渠的底部之间的上隔离区，及介于该上隔离区与该栅极沟渠的底部之间的下隔离区，该下隔离区具有自该第一隔离层表面依序形成的第二隔离层及第三隔离层，该第二隔离层是氮化物，且该第二隔离层与该第三隔离层是由不同的绝缘材料构成，该屏蔽电极位于该下隔离区并被该第三隔离层包覆，该上隔离区具有由绝缘材料构成，覆盖该第一隔离层表面及该下隔离区表面，且构成材料与该第二隔离层不同的第四隔离层，该栅极电极位于该上隔离区，该栅极电极的周面被该第四隔离层包覆且顶面会自该栅极沟渠对外露出。
该井区自该顶面向下并延伸至该栅极沟渠结构。
该源极形成在该井区内，并延伸至该栅极沟渠结构。
较佳地，本发明所述的沟渠式功率电晶体，其中，该第三隔离层及该第四隔离层是氧化物。
较佳地，本发明所述的沟渠式功率电晶体，其中，该第一隔离层是氧化物。
较佳地，本发明所述的沟渠式功率电晶体，其中，该半导体基体还包括环围该至少一主动部的边缘终端结构，具有自该顶面向下延伸并界定出终端沟渠的围绕面，由绝缘材料构成并填置于该终端沟渠的绝缘单元，及被该绝缘单元包覆的导电部，该导电部自邻近该终端沟渠的底面向上延伸，且高度不小于该终端沟渠的深度的1/2。
较佳地，本发明所述的沟渠式功率电晶体，其中，该绝缘单元由绝缘材料构成，具有自该围绕面的表面依序形成的第一阻绝层、第二阻绝层，及第三阻绝层，该第二阻绝层与该第三阻绝层是由不同的绝缘材料构成，且该导电部被该第三阻绝层包覆。
较佳地，本发明所述的沟渠式功率电晶体，其中，该第一阻绝层与该第三阻绝层是氧化物，该第二阻绝层是氮化物。
较佳地，本发明所述的沟渠式功率电晶体，还包含覆盖该半导体基体的顶面的绝缘层，及穿过该绝缘层用于对外电连接的导电单元，该导电单元具有与该源极成欧姆接触的源极导电插塞、与该栅极电极成欧姆接触的栅极导电插塞，及与该导电部成欧姆接触的终端导电插塞。
较佳地，本发明所述的沟渠式功率电晶体，其中，该半导体基体具有多个主动部，且该半导体基体还包含介于相邻的两个主动部之间的至少一整流结构，该至少一整流结构具有与该半导体基体成萧特基接触的萧特基导电插塞。
此外，本发明的目的在于提供一种可提升元件的耐压性并同时具有低导通电阻的沟渠式功率电晶体的制作方法。
于是，本发明沟渠式功率电晶体的制作方法包含以下步骤。
步骤A，提供半导体半成品，该半导体半成品具有半导体基体、及多个自该半导体基体的顶面向下形成并定义出栅极沟渠的围壁。
步骤B，自该半导体基体的顶面及所述栅极沟渠的围壁表面依序沉积第一绝缘层、氮化物层，以及第二绝缘层，且该第一绝缘层与该第二绝缘层选自与该氮化物层不同的绝缘材料。
步骤C，于所述栅极沟渠填置多晶硅，接着蚀刻移除对应位于该顶面及所述栅极沟渠的围壁表面露出的该第二绝缘层。
步骤D，蚀刻移除位于所述栅极沟渠内部分的多晶硅，再以热氧化方式形成覆盖该顶面并填置于所述栅极沟渠且覆盖该多晶硅的第三绝缘层。
步骤E，蚀刻移除对应位于该顶面的该第三绝缘层让该氮化物层露出，并移除部分填置于所述栅极沟渠的第三绝缘层至与该多晶硅之间具有一预定的厚度。
步骤F，蚀刻移除裸露出的氮化物层，令被该氮化物层遮覆的第一绝缘层露出。
步骤G，利用低压化学气相沉积，于温度介于650℃至750℃的条件下，于该第一绝缘层、氮化物层、第二绝缘层、第三绝缘层及多晶硅露出的表面沉积形成第四绝缘层。
步骤H，于所述栅极沟渠的第四绝缘层上沉积多晶硅，并将对应位于该顶面的第四绝缘层蚀刻移除。
步骤I，于所述栅极沟渠周围利用离子布植形成井区及源极，形成多个主动部，再形成覆盖该半导体基体的顶面及所述主动部的绝缘层，及与所述主动部成欧姆接触，用于将所述主动部对外电连接的导电单元。
较佳地，本发明所述沟渠式功率电晶体的制作方法，其中，该步骤A的半导体半成品还包含一环围所述栅极沟渠的终端沟渠，该步骤B是同时自该半导体基体的顶面、所述栅极沟渠的围壁及该终端沟渠的围绕面上依序沉积该第一绝缘层、该氮化物层及该第二绝缘层，该步骤C是同时于所述栅极沟渠及该终端沟渠填置多晶硅，并蚀刻移除对应位于该顶面、该围壁，及该围绕面上的该第二绝缘层，该步骤D的第三绝缘层会填置并覆盖该终端沟渠、所述栅极沟渠及该顶面裸露的区域，该步骤E是移除对应位于该顶面及该终端沟渠的该第三绝缘层，让该氮化物层及该终端沟渠的多晶硅露出，该步骤I还会得到环围所述主动部的边缘终端结构，且该导电单元还可用与令该边缘终端结构对外电连接。
较佳地，本发明所述沟渠式功率电晶体的制作方法，其中，该步骤I还形成位于所述栅极沟渠之间，与该半导体基体成萧特基接触的至少一整流结构。
本发明的有益的效果在于：利用制程及结构设计，利用在温度介于650℃至750℃的条件下沉积形成该第四隔离层，并让该四隔离层包覆该栅极电极与该屏蔽电极邻近的周面，而可让该栅极电极与氮化物材料隔离，避免因该栅极电极与氮化物接触或是过于接近产生交互作用，造成栅极沟渠结构的诱发电荷而影响元件的特性。
附图说明
图1是说明现有沟渠式功率电晶体的侧剖示意图；
图2是说明本发明沟渠式功率电晶体的实施例的侧剖示意图；
图3是说明本发明该实施例的制作流程的文字流程图；
图4是辅助说明经过步骤93形成的结构示意图；
图5是辅助说明经过步骤94形成的结构示意图；
图6是辅助说明经过步骤95形成的结构示意图；
图7是辅助说明经过步骤96形成的结构示意图；
图8是辅助说明经过步骤98形成的结构示意图；及
图9是说明本发明沟渠式功率电晶体还具有整流结构的结构示意图。
具体实施方式
下面结合附图及实施例对本发明进行详细说明。附图中相同的附图标记表示功能相同或相似的组件。在本发明被详细描述前，应当注意在以下的说明内容中，类似的元件是以相同的编号来表示。
参阅图2，本发明沟渠式功率电晶体的一实施例，包含一基板2、一半导体基体3、一边缘终端结构4、一绝缘层5，及一导电单元6。
该基板2具有一漏极电极21，及一与该漏极电极21成欧姆接触，由半导体材料构成并具有高浓度的第一型掺杂的一漏极区22。
该半导体基体3覆盖该漏极区22，具有一反向该基板2的顶面31、一自该漏极区22向上延伸，具有第一型掺杂，且掺杂浓度小于该漏极区22的漂移区32，及至少一个形成于该漂移区32的主动部3A。其中，该顶面31即为该漂移区32反向该漏极电极21的表面，且于图2中是以2个主动部3A说明。要说明的是，第一型掺杂是第一导电型态掺杂，第二型掺杂则为与该第一导电型态掺杂的电性相反的第二导电型态掺杂。例如，该第一型掺杂为N型掺杂，该第二型掺杂则为P型掺杂；该第一型掺杂为P型掺杂时，该第二型掺杂则为N型掺杂。本发明的沟渠式功率电晶体可用于NMOS，亦可用在PMOS，并无特别限制。
每一个主动部3A包含一栅极沟渠结构33、一具有第二型掺杂的井区34，及一第一型掺杂的源极35。其中，该栅极沟渠结构33自该顶面31向下延伸而形成于该漂移区32，该井区34自该顶面31向下并延伸至该栅极沟渠结构33。该源极35形成在该井区34内，并延伸至该栅极沟渠结构33。
详细的说，该栅极沟渠结构33具有一自该顶面31向下延伸并界定出一栅极沟渠的围壁331、一延伸覆盖该围壁331表面的第一隔离层36、一填置于该栅极沟渠并覆盖该第一隔离层36的隔离单元37、一位于该栅极沟渠的底部的屏蔽电极38，及一位于该屏蔽电极38上方的栅极电极39。
其中，该隔离单元37由绝缘材料构成，具有一位于该栅极沟渠的底部的下隔离区37A，及一介于该下隔离区37A与该顶面31之间的上隔离区37B。
该下隔离区37A具有自该第一隔离层36表面依序形成的一第二隔离层371及一第三隔离层372，该第二隔离层371是由可保护该第一隔离层36并可避免该第一隔离层36氧化成长的氮化物构成。
该上隔离区37B具有一覆盖该第一隔离层36表面及该下隔离区37A的该第二隔离层371及该第三隔离层372的表面，且由氧化物绝缘材料构成的第四隔离层373。于本实施例中，是以该第一隔离层36及该第三隔离层372是氧化硅，该第二隔离层是氮化硅，且该第四隔离层373是由温度介于650℃至750℃的低压化学气相沉积方式沉积而得的氧化物(二氧化硅)，厚度约100至
Figure BDA0001969743230000071
的材料构成为例说明。
要说明的是，该第一隔离层36及该第三隔离层372的氧化硅可以是经由不同制程方式所形成。例如，该第一隔离层36可以利用化学气相沉积或热氧化方式形成，结构较为致密的氧化硅，而该第三隔离层372可以是经由热氧化方式形成的氧化硅。由于所述膜层的制程方法为本技术领域所周知，因此不再多加赘述。
该屏蔽电极38位于该下隔离区37A并被该第三隔离层372包覆。该栅极电极39位于该上隔离区37B，其中，该栅极电极39的周面被该第四隔离层373包覆且顶面会自该栅极沟渠对外露出，该第三隔离层372于该屏蔽电极38与该栅极电极39之间具有一厚度T，且该厚度T介于2000至
Figure BDA0001969743230000072
该边缘终端结构4环围所述主动部3A，并位于所述主动部3A的最外围。具有一自该顶面31向下延伸并界定出一终端沟渠的围绕面41，一个填置于该终端沟渠并由绝缘材料构成的绝缘单元42，及一被该绝缘单元42包覆的导电部43。
绝缘单元42具有自该围绕面41的表面依序形成的一第一阻绝层421、一第二阻绝层422，及一第三阻绝层423。其中，该第二阻绝层422是由可保护该第一阻绝层421且可避免该第一阻绝层421氧化成长的材料所构成，该第一阻绝层421与该第三阻绝层423可以选自相同或不同材料，且是由与该第二阻绝层422不同材料构成，该导电部43被该第三阻绝层423包覆。
于一些实施例中，该第一阻绝层421、第二阻绝层422，及第三阻绝层423是分别由氧化物、氮化物及氧化物所构成，于本实施例中该第一阻绝层421、第二阻绝层422，及第三阻绝层423是分别由氧化硅、氮化硅，及氧化硅为例说明。其中，该第一阻绝层421与该第三阻绝层423的氧化硅可以是经由不同制程方式所形成。例如，该第一阻绝层421可以利用化学气相沉积或热氧化方式形成，结构较为致密的氧化硅，而该第三阻绝层423则可以是经由热氧化方式形成的氧化硅。由于所述膜层的制程方法为本技术领域所周知，因此不再多加赘述。
于一些实施例中，该导电部43自邻近该终端沟渠的底面向上延伸，且高度不小于该终端沟渠的深度的1/2。
该绝缘层5覆盖该半导体基体3的顶面31，是由具有低介电常数的绝缘材料构成，例如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等。
该导电单元6设置于该绝缘层5上，经由三维布线结构而可用于令所述主动部3A及该边缘终端结构4对外电连接。具有多个穿过该绝缘层5与该源极35成欧姆接触的源极导电插塞61、多个与该栅极电极39成欧姆接触的栅极导电插塞(图未示)、一与该导电部44成欧姆接触的终端导电插塞62，及一形成于该绝缘层5表面，可用于分别将所述源极导电插塞61、栅极导电插塞，及终端导电插塞62电连接的导电层63。
要说明的是，于栅极沟渠结构33中的氮化物虽然可于蚀刻以及热制程的过程保护氧化硅，使其不受到后续制程的破坏及影响，而影响该栅极沟渠结构33与漂移区32之间的界面特性。然而，氮化物却也同时会与该栅极电极39产生交互作用，而影响元件的特性，因此，本发明的沟渠式功率电晶体利用该隔离单元37的结构设计，让该第四隔离层373包覆该栅极电极39并令该第四隔离层373进一步介于该栅极电极39与该屏蔽电极38之间，让该栅极电极39与氮化物材料有效隔离，避免因该栅极电极39与该第二隔离层371接触或是过于接近，造成氮化物与栅极电极39间交互作用产生诱发电荷，而降低该沟渠式功率电晶体的操作效能及可靠度的问题。
此外，本发明该沟渠式功率电晶体因可具有较高的耐压性，因此，可提升漂移区32的掺杂浓度，进而可降低导通电阻，而进一步降低元件操作的功耗。
兹将前述该实施例的制作方法配合参阅图3至图8，说明如下。
配合参阅图3、4，首先进行步骤91，提供一半导体半成品。
该步骤91是利用一般半导体磊晶及离子布植制程方式形成具有第一型掺杂的该漏极区22及该漂移区32。接着，自该漂移区32的顶面31向下蚀刻形成多个栅极沟渠及位于所述栅极沟渠最外围的终端沟渠。
然后，进行步骤92，于该顶面31、所述栅极沟渠的围壁331及该终端沟渠的围绕面41的表面沉积形成绝缘层。
详细的说，该步骤92是自该顶面31、所述栅极沟渠的围壁331及该终端沟渠的围绕面41的表面依序沉积一第一绝缘层201、一氮化物层202，以及一第二绝缘层203。
要说明的是，所述沟渠的深度及所述绝缘材料的厚度是依据所欲制得的功率元件的耐压性而有不同，而因为绝缘材料(例如半导体常用的高介电绝缘材料，如氮化硅(Si3N4)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化钛(TiO2)、氧化铪(HfO2)、氧化锆(ZrO2)等，或是氧化硅(SiO2))的选择，以及沟渠的深度与绝缘材料的厚度与功率元件耐压性之间的关系为本技术领域者所周知，因此，不再多加说明。于本实施例中，该第一绝缘层201及该第二绝缘层203均是以氧化硅为例说明，所述栅极沟渠及该终端沟渠的深度约为2至6um，该第一绝缘层201的厚度约为
Figure BDA0001969743230000091
该氮化物层202的厚度约为250至
Figure BDA0001969743230000092
且该第二绝缘层203的厚度约为1000至
Figure BDA0001969743230000093
然后，进行步骤93，于沟渠中填置多晶硅204，并蚀刻移除部分的该第二绝缘层203。
详细的说，该步骤93是于该栅极沟渠及该终端沟渠填置多晶硅204，接着蚀刻移除对应位于该顶面31及栅极沟渠的围壁331及该终端沟渠的围绕面41的表面露出的该第二绝缘层203。即可得到如图4所示的结构。
接着，进行步骤94，蚀刻移除部分多晶硅204，并形成一第三绝缘层205。
该步骤94是利用光阻保护该终端沟渠的多晶硅204，并蚀刻移除位于所述栅极沟渠内部分的多晶硅204。令所述栅极沟渠内的多晶硅204的高度不大于该栅极沟渠深度的1/2。然后，将该光阻移除，再以热氧化方式或低压化学气相沉积形成一层填置并覆盖该终端沟渠、所述栅极沟渠及该顶面31裸露的区域的第三绝缘层205，得到如图5所示结构。于该步骤94，该第三绝缘层205材料是以氧化硅为例，且约移除0.7至1.5um的多晶硅204。
然后，进行步骤95，蚀刻移除部分的该第三绝缘层205至与该多晶硅204之间具有一预定的厚度T。
详细的说，该步骤95是蚀刻移除对应位于该顶面31、该终端沟渠的该第三绝缘层205，让该氮化物层202及该终端沟渠的多晶硅204露出，并移除部分填置于所述栅极沟渠的第三绝缘层205至与该多晶硅204之间具有预定的厚度T，而得到如图6所示的结构。要说明的是，该厚度T可视元件需求而有所调整，于本实施例中该厚度T约为2000至
Figure BDA0001969743230000102
接着，进行步骤96，蚀刻移除部分的氮化物层202。
该步骤96是蚀刻移除裸露出的氮化物层202，令被该氮化物层202遮覆的第一绝缘层201露出，得到如图7所示的结构。其中，配合参阅图2，残留在所述栅极沟渠底部的第一绝缘层201、氮化物层202、第二绝缘层203及第三绝缘层205即为共同构成如图2所示的该第一隔离层36、第二隔离层371及第三隔离层372。而被该第二绝缘层203及第三绝缘层205包覆的多晶硅204则成为如图2所示的屏蔽电极38。
然后，配合参阅图8，进行步骤97，利用低压化学气相沉积形成一第四绝缘层206。
详细地说，该步骤97是在温度介于650℃至750℃的条件下，以四乙基正硅酸盐(TEOS)为反应气体，利用低压化学气相沉积方式形成覆盖于该第一绝缘层201、氮化物层202、第二绝缘层203、第三绝缘层205及多晶硅204露出的表面的第四绝缘层206。于本实施例中该第四绝缘层206的厚度约为100至
Figure BDA0001969743230000101
续参阅图8，接着，进行步骤98，于所述栅极沟渠沉积多晶硅207。
详细地说，该步骤98是先于所述栅极沟渠沉积多晶硅207，再将对应位于该顶面31的第四绝缘层206蚀刻移除，得到如图8所示的结构。其中，再配合参阅图2，经该步骤98蚀刻后残留于该栅极沟渠上半部的第四绝缘层206即会构成如图2所示的该第四隔离层373，而被该第四绝缘层206环围的多晶硅207则成为该栅极电极39。另外，留存于该终端沟渠的第一绝缘层201、氮化物层202、第二绝缘层203，及第四绝缘层206会共同构成该绝缘单元42，而留存于该终端沟渠的多晶硅204则为成为该导电部43。而完成所述栅极沟渠结构33及边缘终端结构4的制作。
本案利用温度不大于750℃的低压化学气相沉积形成介于屏蔽电极38与栅极电极39的绝缘氧化物，不仅可解决该栅极电极39与氮化物(氮化物层202)接触的问题，也可以避免因利用多次热氧化制程造成相邻的栅极沟渠距离减小的缺点。
然后，进行步骤99，进行离子布植，完成所述主动部3A的制作。
该步骤99是于所述栅极沟渠结构33周围形成第二型掺杂的井区34及第一型掺杂且具高掺杂浓度的源极35，完成所述主动部3A的制作。
接着，再于该半导体基体3的顶面31形成绝缘层5，并于该绝缘层5对应所述源极35、栅极电极39，及该导电部44的位置形成穿孔，并经由所述穿孔对该半导体基体3进行离子布植后再沉积金属，以形成与该半导体基体3成欧姆接触的源极导电插塞61、栅极导电插塞(图未示)，及终端导电插塞62后，再形成该漏极电极21及分别与所述源极导电插塞61、栅极导电插塞，及终端导电插塞62电连接的导电层63。即可得到如图2所示的功率电晶体。
要说明的是，该终端沟渠的多晶硅204的高度可以是跟该终端沟渠的深度相当，或是小于该终端沟渠的深度，当该多晶硅的高度是小于该终端沟渠的深度时，则是于进行该步骤94，无须利用光阻保护该终端沟渠的多晶硅204，同时蚀刻移除该终端沟渠的多晶硅204，以减小该多晶硅204的高度即可。
此外，参阅图9，要说明的是，于一些实施例中，该半导体基体还包含至少一介于相邻的两个主动部3A之间的整流结构7，该整流结构7可整合于功率金氧半场效电晶体，或单独为沟槽式整流萧特基二极管(Trench MOS Barrier Schottky Rectifiers-TMBS)，图9是以该整流结构7整合于功率金氧半场效电晶体为例，具有一与该漂移区32成萧特基接触(Schottky contact)的萧特基导电插塞71。利用该整流结构7可减少该沟渠式功率电晶体于顺向导通及关闭时回复时间(recovery)的功耗。
当该半导体基体还包含如图9所示的该整流结构7时，该步骤99则进一步形成穿过该绝缘层5并与该半导体基体3成萧特基接触的萧特基导电插塞71，再利用该导电层63将该萧特基导电插塞71对外电连接即可。
综上所述，本发明的沟渠式功率电晶体利用该隔离单元37的制程设计，利用低压化学气相沉积方式形成该第四隔离层373，避免因利用多次热氧化制程形成后氧化层造成相邻的栅极沟渠距离减小的缺点。此外，再配合该隔离单元37的结构设计，利用让该第四隔离层373包覆该栅极电极39介于该栅极电极39与该屏蔽电极38之间，让该栅极电极39与氮化物材料有效隔离。因此，可避免因该栅极电极39与该第二隔离层371接触或是过于接近，造成氮化物与栅极电极39间交互作用产生诱发电荷，而降低该沟渠式功率电晶体的操作效能及可靠度的问题。本发明该功率电晶体因可具有较高的耐压性，因此，可提升漂移区的掺杂浓度，进而可降低导通电阻，而进一步降低元件操作的功耗，故确实可达成本发明的目的。

Claims (10)

1.一种沟渠式功率电晶体，包含：半导体基体，具有一顶面及至少一主动部，其特征在于：该至少一主动部包含：
栅极沟渠结构，具有自该顶面向下延伸并界定出栅极沟渠的围壁、由绝缘材料构成并延伸覆盖该围壁表面的第一隔离层、由绝缘材料构成，填置于该栅极沟渠并覆盖该第一隔离层的隔离单元、位于该栅极沟渠的底部的屏蔽电极，及位于该屏蔽电极上方的栅极电极，其中，该隔离单元具有介于该顶面与该栅极沟渠的底部之间的上隔离区，及介于该上隔离区与该栅极沟渠的底部之间的下隔离区，该下隔离区具有自该第一隔离层表面依序形成的第二隔离层及第三隔离层，该第二隔离层是氮化物，且该第二隔离层与该第三隔离层是由不同的绝缘材料构成，该屏蔽电极位于该下隔离区并被该第三隔离层包覆，该上隔离区具有由绝缘材料构成，覆盖该第一隔离层表面及该下隔离区表面，且构成材料与该第二隔离层不同的第四隔离层，该栅极电极位于该上隔离区，该栅极电极的周面被该第四隔离层包覆且顶面会自该栅极沟渠对外露出；
井区，自该顶面向下并延伸至该栅极沟渠结构；及
源极，形成在该井区内，并延伸至该栅极沟渠结构；
其中，该半导体基体还包括环围该至少一主动部的边缘终端结构，具有自该顶面向下延伸并界定出终端沟渠的围绕面，由绝缘材料构成并填置于该终端沟渠的绝缘单元，及被该绝缘单元包覆的导电部，该导电部自邻近该终端沟渠的底面向上延伸，且高度不小于该终端沟渠的深度的1/2。
2.根据权利要求1所述的沟渠式功率电晶体，其特征在于：该第三隔离层及该第四隔离层是氧化物。
3.根据权利要求1所述的沟渠式功率电晶体，其特征在于：该第一隔离层是氧化物。
4.根据权利要求1所述的沟渠式功率电晶体，其特征在于：该绝缘单元由绝缘材料构成，具有自该围绕面的表面依序形成的第一阻绝层、第二阻绝层，及第三阻绝层，该第二阻绝层与该第三阻绝层是由不同的绝缘材料构成，且该导电部被该第三阻绝层包覆。
5.根据权利要求4所述的沟渠式功率电晶体，其特征在于：该第一阻绝层与该第三阻绝层是氧化物，该第二阻绝层是氮化物。
6.根据权利要求1所述的沟渠式功率电晶体，其特征在于：还包含覆盖该半导体基体的顶面的绝缘层，及穿过该绝缘层用于对外电连接的导电单元，该导电单元具有与该源极成欧姆接触的源极导电插塞、与该栅极电极成欧姆接触的栅极导电插塞，及与该导电部成欧姆接触的终端导电插塞。
7.根据权利要求1所述的沟渠式功率电晶体，其特征在于：该半导体基体具有多个主动部，且该半导体基体还包含介于相邻的两个主动部之间的至少一整流结构，该至少一整流结构具有与该半导体基体成萧特基接触的萧特基导电插塞。
8.一种沟渠式功率电晶体的制作方法，其特征在于：包含：
步骤A，提供半导体半成品，该半导体半成品具有半导体基体、及多个自该半导体基体的顶面向下形成并定义出栅极沟渠的围壁；
步骤B，自该半导体基体的顶面及所述栅极沟渠的围壁表面依序沉积第一绝缘层、氮化物层，以及第二绝缘层，且该第一绝缘层与该第二绝缘层选自与该氮化物层不同的绝缘材料；
步骤C，于所述栅极沟渠填置多晶硅，接着蚀刻移除对应位于该顶面及所述栅极沟渠的围壁表面露出的该第二绝缘层；
步骤D，蚀刻移除位于所述栅极沟渠内部分的多晶硅，再以热氧化方式形成覆盖该顶面并填置于所述栅极沟渠且覆盖该多晶硅的第三绝缘层；
步骤E，蚀刻移除对应位于该顶面的该第三绝缘层让该氮化物层露出，并移除部分填置于所述栅极沟渠的第三绝缘层至与该多晶硅之间具有一预定的厚度；
步骤F，蚀刻移除裸露出的氮化物层，令被该氮化物层遮覆的第一绝缘层露出；
步骤G，利用低压化学气相沉积，于温度介于650℃至750℃的条件下，于该第一绝缘层、氮化物层、第二绝缘层、第三绝缘层及多晶硅露出的表面沉积形成第四绝缘层；
步骤H，于所述栅极沟渠的第四绝缘层上沉积多晶硅，并将对应位于该顶面的第四绝缘层蚀刻移除；及
步骤I，于所述栅极沟渠周围利用离子布植形成井区及源极，形成多个主动部，再形成覆盖该半导体基体的顶面及所述主动部的绝缘层，及与所述主动部成欧姆接触，用于将所述主动部对外电连接的导电单元。
9.根据权利要求8所述沟渠式功率电晶体的制作方法，其特征在于：该步骤A的半导体半成品还包含一环围所述栅极沟渠的终端沟渠，该步骤B是同时自该半导体基体的顶面、所述栅极沟渠的围壁及该终端沟渠的围绕面上依序沉积该第一绝缘层、该氮化物层及该第二绝缘层，该步骤C是同时于所述栅极沟渠及该终端沟渠填置多晶硅，并蚀刻移除对应位于该顶面、该围壁，及该围绕面上的该第二绝缘层，该步骤D的第三绝缘层会填置并覆盖该终端沟渠、所述栅极沟渠及该顶面裸露的区域，该步骤E是移除对应位于该顶面及该终端沟渠的该第三绝缘层，让该氮化物层及该终端沟渠的多晶硅露出，该步骤I还会得到环围所述主动部的边缘终端结构，且该导电单元还可用与令该边缘终端结构对外电连接。
10.根据权利要求9所述沟渠式功率电晶体的制作方法，其特征在于：该步骤I还形成位于所述栅极沟渠之间，与该半导体基体成萧特基接触的至少一整流结构。
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