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CN111564449A - 存储器元件及其制作方法 - Google Patents

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CN111564449A
CN111564449A CN201910448466.0A CN201910448466A CN111564449A CN 111564449 A CN111564449 A CN 111564449A CN 201910448466 A CN201910448466 A CN 201910448466A CN 111564449 A CN111564449 A CN 111564449A
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conductive
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Abstract

本发明公开了一种存储器元件及其制作方法，该存储器元件可以配置来作为立体NAND快闪存储器，包括多个导电条带堆叠结构。这些导电条带堆叠结构包括配置来作为字线的多个中间阶层导电条带，以及配置来作为串列选择线的上方阶层导电条带；多个第一图案化导体设置在多个导电条带堆叠结构上方；多个链接单元，将多个中间阶层导电条带中的多个对应导电条带连接到多个第一图案化导体中的多个第一图案化导体。多个链接单元中的多个链接单元包括多个开关，可以响应上方阶层导电条带中的多个导电条中的信号。

Description

存储器元件及其制作方法
技术领域
本发明是有关一种高密度存储器元件，特别是一种内含多个存储单元阶层的存储器元件，用以排列形成三度空间的立体存储器元件。
背景技术
随着集成电路中元件的关键尺寸缩小到一般存储器技术的极限，设计人员一直在寻求堆叠多阶层存储单元的技术，以实现更大的储存容量，并实现更低的单位位元成本。例如，2006年12月11-13日Lai等人于IEEE Int′l Electron Devices Meeting所发表的论文“A Multi-Layer Stackable Thin-Fihn Transistor(TFT)NAND-Type Flash Memory”，以及2006年12月11-13日Jung等人于IEEE Int′l Electron Devices Meeting所发表的论文“Three Dimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”，都是将薄膜晶体管技术应用于电荷捕捉存储器的技术。在此通过引用并入的方式，将此文献全文收载于本说明书之中。
现有技术还公开了在电荷捕捉存储器技术中提供垂直NAND存储单元的另一种结构，例如2009年Katsumata等人于2009Symposium on VLSI Technology Digest ofTechnical Papers所发表的论文“Pipe-shaped BiCS Flash Memory with 16StackedLayers and Multi-Level-Cell Operation for Ultra High Density StorageDevices”。通过引用并入的方式，将此文献全文收载于本说明书之中。Katsumata等人所描述的结构，包括垂直NAND栅极，使用硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷捕捉技术在每个栅极/垂直通道界面(interface)形成储存位(storage site)。其中，存储器结构是以一个半导体材料柱(column)为基础，建构来作为NAND栅极的垂直通道，且具有与基材相邻的下方选择栅极(lower select gate)，以及位在顶部的上方选择栅极(upper select gate)。
在一些立体NAND快闪存储器技术中，垂直通道结构可以配置成以行排列的区块(block)。对于每个区块来说，多个水平字线是通过在区块中堆叠与垂直通道结构交叉的多个平面字线层而形成，并在每个平面字线层中形成所谓的栅极环绕式(gate-all-around)存储单元。每个区块还包括串列选择线层和接地选择线层，其与垂直通道交叉，从而形成下方选择栅极和上方选择栅极。位线跨过多个区块连接到垂直通道结构。立体NAND快闪存储器中的阶梯接触结构，具有阶梯形状的外观，可以将字线连接到金属层中的金属线，接着将其连接到字线译码器。
由于堆叠的字线的平面结构，使得它们具有较大的寄生电容。而增加的电容可能导致较高的电阻-电容(Resistance-Capacitance，RC)延迟、较低的工作速度、更高的读/写干扰和更高的功耗。另外，相邻区块中的字线之间存在耦接电容(coupling capacitance)。由于这种耦接，在相邻区块的写入和读取操作期间，时常会发生区块写入干扰。
因此，有需要提供一种用于立体存储器元件的结构，使其在堆叠的字线区块之间具有较小的连接电容。
发明内容
本说明书描述一种存储器，其可以配置为立体NAND快闪存储器。此存储器包括多个导电条带堆叠结构。在每一个导电条带堆叠结构中，上方阶层导电条带或顶部阶层导电条带被配置来作为串列选择线，且中间阶层导电条带被配置来作为字线。在一些实施例中，下方导电条带或底部阶层导电条带可以配置来做为接地选择线。每一个导电条带堆叠结构还包括多个垂直通道结构，这些垂直通道结构与导电条带堆叠结构正交地排列。每一个垂直通道结构包括多个存储单元，位于字线和垂直通道结构之间的交叉点的界面区上。垂直通道结构与位于上方阶层导电条带上方的导电层中的位线导体连接。每个导电条带堆叠结构中的串列选择线与导电条带堆叠结构中的一组垂直通道结构交叉，从而形成串选择栅极。位于特定串列选择线中的信号，会选择与此特定串列选择线位于同一导电条带堆叠结构中的一组垂直通道结构。当相邻导电条带堆叠结构中的串列选择线未被选取，不会选取相邻导电条带堆叠结构中的多组相邻垂直通道结构。
存储器还包括多个链接单元。每一个链接单元包括一个开关。链接单元将导电条带堆叠结构中的字线连接到第一图案化导体。其中，第一图案化导体位于导电条带堆叠结构上方，或者位于配置来作为串列选择线的上方阶层导电条带的上方。第一图案化导体连接到字线译码器。在每一个导电条带堆叠结构中，导电条带堆叠结构中的链接单元中的开关，会响应导电条带堆叠结构的串列选择线中的信号。在一些实施例中，链接单元中的开关是一种垂直通道晶体管，以串列选择线作为栅极端子。将信号施加到串列选择线，可以使电流通过链接单元，而在图案化的导体和导电条带堆叠结构中用来作为字线的多个导电条带之间流动。在特定导电条带堆叠结构中的存储器单元的读取和写入操作期间，将导电条带堆叠结构的串列选择线的信号致能(assert)，以选择一组垂直通道结构。字线译码器将读取或写入电压施加至多个导电条带堆叠结构中的多个链接单元。被选取的导电条带堆叠结构的串列选择线中的致能信号，能够通过字线译码器，通过链接单元将要被施加到用来作为字线的导电条带上的读取或写入电压致能(enable)。由于没有信号被施加到相邻导电条带堆叠结构中的串列选择线，所以字线译码器不能将写入电压施加到相邻导电条带堆叠结构之中，故而降低了整体的字线电容。
在一些实施例中，导电条带堆叠结构中的串列选择线与导电条带堆叠结构中的链接单元的开关相互交叉，用以作为栅极环绕式端子(gate-all-around terminal)。在具有阶梯结构区的实施例中，字线为链接单元提供落着区。链接单元包括位于开关下方的第一导体和位于开关上方的第二导体。第一导体将位于阶梯结构区中的字线落着区连接到链接单元的开关，且第二导体将开关连接到第一图案化导体。
在一些实施例中，每一个导电条带堆叠结构中的接地选择线通过链接单元连接到第二图案化导体，此链接单元包括一个开关，用以响应导电条带堆叠结构的串列选择线的信号。
本说明书还提供一种存储器元件的制造方法，此存储器元件包括具有开关的链接单元，此开关可响应如本说明书所述串列选择线的信号。在一个实施例中，此存储器元件的制造方法包括：形成一个具有一个第一导体、一个第二导体和一个开关的链接单元。此存储器元件的制造方法还包括：形成与链接单元的开关交叉的一条串列选择线。
为了让本发明的其他方面及优点更明显易懂，特举出下述的附图、详细的说明书与权利要求来进行说明。
附图说明
本发明的内容将参照其具体实施例并且参考附图来加以描述，其中：
图1A、图1B和图1C是根据本说明书的第一实施例，绘示一种包括具有开关的链接单元的立体存储器元件结构剖面图。
图2绘示图1A的立体存储器元件的结构上视图。
图3绘示图2所示立体存储器元件的两个垂直通道结构的简化电路图。
图4是根据本说明书的第二实施例，绘示一种包括具有开关的链接单元的立体存储器元件的结构上视图。
图5是根据本说明书的第三实施例，绘示一种包括具有开关的链接单元的立体存储器元件的结构上视图。
图6至图20绘示制造类似图1A所示包括具有开关的链接单元的立体存储器元件的一系列工艺结构剖面图。
图21绘示制造包括具有开关的链接单元的立体存储器元件的方法流程图。
图22绘示包括具有开关的链接单元的立体存储器元件的集成电路存储器的方块图。
【附图标记说明】
100：立体存储器元件
110、GSL、330、332：接地选择线
121、122、123、124、WL、WL1(0)、WL1(1)、WL1(2)、WL1(3)、WL2(0)、WL2(1)、WL2(2)、WL2(3)：字线
121a、122a、123a、124a：第一导体
121b、122b、123b、124b、340、340(0)、340(1)、340(2)、340(3)、341、341(0)、341(1)、341(2)、341(3)：开关
121c、122c、123c、124c：第二导体
121d、122d、123d、124d：落着焊垫
130、230、231、232、401、402、403、501、502、503、SSL、SSL1、SSL2、SSL3：串列选择线
140：核心
142：第一层
143：氮化硅层
144：第二层
150、712：阵列区
151、152、153、154、161、162、163、164：垂直通道结构
BL1、BL2、BL3、BL4：位线
160、702：阶梯结构区
171、172、173、174、461、462、463、464、2008、2010、2012、2014、2016：第一图案化导体
181、182、183和184：存储单元
201c、202c、203c、204c、211c、212c、213c、214c、351、351(0)、351(1)、351(2)、351(3)、352、352(0)、352(1)、352(2)、352(3)441、442、443、444：链接单元
235、236、237、431、432、433、434、434、435、436、437、535、536、537：导电条带堆叠结构
262、470、550：字线译码器
318、318(0)、318(1)、318(2)、318(3)、319、319(0)、319(1)、319(2)、319(3)：存储单元
310、311：存储单元串列
320、326：下方选择栅极
322、324：串列选择栅极
411、412、413、414、415、416、417：垂直通道柱状体
451-457：位线导体
600：堆叠结构
604、606、608、610、612、914：绝缘材料层
614、616、618、620、622、912：牺牲材料层
704、706、708、710：着落区
810：绝缘材料
1002、1004、1006、1008、1010、1012：牺牲条带
1011、1014、1016、1018、1020、1022：绝缘材料条带
1032、1034、1036、1038、1040、1042、1044：开口
1104：材质层
1106：绝缘材料
1108、1110：存储层
1202、1204、1206、1208、1210、1212：空隙
1304、1306、1308、1310：中间阶层导电条带
1312：上方阶层导电条带
1402、1404、1406、1408、1410：第一开口
1502、1504、1506、1508、1510：第二导电材料
1602、1604、1606、1608、1610：第一导体
1612、1614、1616、1618、1620：第二开口
1908、1910、1912、1914、1916：第二导体
1702、1704：栅极介电层
1810、1812、1814、1816、1818：开关
2201：集成电路
2205、2230：总线
2210：控制逻辑
2220：偏安排/电压源
2240：串列选择线/接地选择线译码器
2250：字线译码器
2260：存储器阵列
2265：位线
2270：列译码器
2275：第一数据线
2280：感测放大器/写入缓冲电路
2285：第二数据线
2290：缓冲器
2291：输入/输出电路
2101：形成堆叠结构，包括通过多个第一绝缘材料层将彼此隔开的多个第一牺牲材料层
2102：在堆叠结构中形成阶梯结构区
2103：在阶梯结构区上沉积绝缘材料
2104：在堆叠结构上沉积第二牺牲材料层和第二层绝缘材料
2105：选择性地移除第一牺牲材料层和第二牺牲材料层从而形成空隙
2106：在空隙中填充第一导电材料
2107：形成第一开口
2108：在第一开口中沉积第二导电材料，并刻蚀第二导电材料以形成第一导体和第二开口
2109：形成介电材料层和第三开口，并在第三开口中沉积半导体材料
2110：将第二导电材料沉积在第三开口中以形成第二导体
VpassP：通过电压
Vpgm：写入电压
具体实施方式
本发明的实施方式，是参考图1A至图22的实施例来提供详细描述。下述内容仅系参考特定的结构和方法的实施例。应当理解的是，这并未将本发明的技术限定于这些公开的特定实施例和方法。其他特征、元件、方法和实施例仍可以用来实践本发明的技术特征。较佳实施例的提出，仅是用以说明本发明的技术内容，并非用以限定其权利要求。因此，本发明的保护范围当视随附的权利要求所界定的为准。本领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。
请参考图1A，图1A是根据本说明书的第一实施例，绘示一种立体存储器元件100的结构剖面图，其包括阵列区150和阶梯结构区160。阵列区150包括一个导电条带堆叠结构，包括配置来作为接地选择线110(GSL)的一个底部阶层导电条带、配置来作为字线121-124(WL)的多个中间阶层导电条带以及配置来作为串列选择线130(SSL)的一个上方阶层导电条带。用来作为字线、串列选择线和接地选择线的导电条带可包括各种材料。这些材料可以包括掺杂半导体、金属和导电化合物。例如包括硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、氮化钛(TiN)、氮化钽(TaN)、钨(W)和铂(Pt)的材料。在一些实施例中，上方阶层导电条带和底部阶层导电条带中的导电条带(即，接地选择线(GSL)和串列选择线(SSL))可以比中间阶层导电条带中的导电条带(字线(WL))更厚。在一些实施例中，上方阶层导电条带和底部阶层导电条带中的导电条带，可以包括与中间阶层导电条带中的导电条带所采用的材料不同的材料。
多个垂直通道结构(例如，垂直通道结构151、152、153和154)与导电条带堆叠结构正交排列。图1B绘示沿着字线124所在的平面所作出的垂直通道结构151水平结构剖面图。此结构包括具有半导体材料核心(center core)140的柱状体(pillar)，垂直延伸通过字线层(导电条带)堆叠结构。核心140可以具有穿过通过沉积技术所产生的中心的接缝(seam)141。介电电荷捕捉结构包括，例如材料为氧化硅的第一层142、氮化硅层143和材料为氧化硅的第二层144(称为ONO结构)，或其他围绕核心140的多层介电电荷捕捉结构。字线124与垂直通道结构151交叉，以形成栅极环绕存储单元。其他可用于本说明书所述技术的多层介电电荷捕捉结构，可以是：硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)、硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgapengineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化钽-氧化铝-氮化硅-硅氧化物-硅(antalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon、TANOS)和金属-高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon MA BE-SONOS)。
字线121、122、123和124在阶梯结构区160中的“台阶(step)”区上提供落着焊垫区121d、122d、123d和124d。多个链接单元分别落着在字线121、122、123和124的落着焊垫区121d、122d、123d和124d中。链接单元可以将配置来作为字线121、122、123和124的导电条带连接至第一图案化导体171、172、173和174。第一图案化导体171、172、173和174则连接至字线译码器(未于图1A中绘示)。
链接单元包括第一导体121a、122a、123a和124a、开关121b、122b、123b和124b和第二导体121c、122c、123c和124c。链接单元的第一导体121a、122a、123a和124a将阵列区150中的各个中间阶层的导电条带中的字线(例如，字线121-124)连接到开关121b、122b、123b和124b。链接单元的第二导体121c、122c、123c和124c将开关121b、122b、123b和124b连接到第一图案化导体171、172、173和174。开关121b、122b、123b和124b与上方阶层导电条带(即，串列选择线130)位于同一平面。
在第一图案化导体171、172、173和174和字线121、122、123和124之间，通过链接单元的电流，可以通过开关121b、122b、123b和124b来加以控制。此处所述的“开关”，可以是用来中断导电路径的电流的电子构件。例如，导电路径可以是包括字线121、第一导体121a、第二导体121c和第一图案化导体171的导电路径。开关可以响应所施加的信号，进而移除或恢复(restore)导电路径。当通过串列选择线130将ON状态的信号施加到开关时，开关121b、122b、123b和124b可以被“导通(turn on)”。例如，当串列选择线130中的信号被致能时，可以允许电流在第一图案化导体171和字线121之间流动，通过第一导体121a、开关121b和第二导体121c。假如，在串列选择线130中ON状态的信号未被致能，则不允许电流在第一图案化导体171和字线121之间流动。
开关121b、122b、123b和124b可以是垂直通道晶体管。图1C绘示开关124b的水平结构剖面图。其中，开关124b与串列选择线130位于同一平面。开关包括材料为半导体，例如硅、锗、硅锗、砷化镓(GaAs)和碳化硅，的通道155。半导体材料可以具有N+掺杂。介电层156围绕通道155，其包括用来作为开关124b的栅极氧化物的介电材料。串列选择线130与开关124b交叉，并且形成开关124b的栅极环绕式端子。
在一些实施例中，接地选择线110可以通过具有开关的链接单元连接到第二图案化导体。链接单元中将接地选择线110连接到第二图案化导体的开关，可以响应串列选择线130中的信号。
在另一种具有垂直通道结构的立体NAND快闪存储器技术中，存储器中的垂直薄通道存储单元可沿垂直主动柱状体(vertical active pillars)排列。其中，垂直主动柱状体支援位于单一柱状体相对两侧上的存储单元。且在一些配置中，其包括U形半导体薄膜。其中，NAND串列向下延伸到单一柱状体的一侧，并向上延伸至此柱状体的另一侧。如2016年12月20日公告的编号第9,524,980号美国专利案所述，主动柱状体设置在可作为字线的多个导电条带堆叠结构之间，其间配置有多个存储单元。通过引用并入的方式，将此文献全文收载于本说明书之中。这些结构的结果是，每一个主动柱状体的平截头体(frustum)形成两个存储单元，其中平截头体上的每一个存储单元，包括位于主动柱状体一侧上的U形半导体薄膜结构中的通道。在另一实施例中，垂直通道结构可以支援位于每一个垂直通道结构相对两侧上的偶数和奇数NAND串列。在这些实施例中，接地选择线可以位于上方阶层导电条带中，并且通过包含有开关的链接单元连接到第二图案化导体。位于链接单元中，用来连结接地选择线和第二图案化导体的开关，可以响应串列选择线中的信号。
图2绘示图1A的立体存储器元件100的结构上视图，其包括阵列区150和阶梯结构区160。阵列区150包括多个导电条带堆叠结构，包括导电条带堆叠结构235、236和237。这些导电条带堆叠结构包括上方阶层导电条带。上方阶层导电条带，包括每个导电条带堆叠结构的串列选择线：用于导电条带堆叠结构235的串列选择线SSL1 230，用于导电条带堆叠结构236的串列选择线SSL2231和用于导电条带堆叠结构237的串列选择线SSL3232。多个垂直通道结构(例如，垂直通道结构161、162、163和164)与多个导电条带堆叠结构正交地排列。存储单元(例如，存储单元181、182、183和184)设置在多个导电条带堆叠结构的侧表面与多个垂直通道结构之间的交叉界面区中。位线BL1 151、BL2152、BL3153和BL4154连接到多个垂直通道结构中对应列的多个垂直通道结构(例如，垂直通道结构161、162、163、164)。
每一个导电条带堆叠结构，还包括设置在阶梯结构区160中的多个链接单元(例如，用于导电条带堆叠结构235的链接单元201c、202、203c和204c、用于导电条带堆叠结构236的链接单元211c、212c、213c和214c和用于导电条带堆叠结构237的链接单元221c、222c、223c和224c)。链接单元中的开关与上方阶层导电条带位于同一平面。串列选择线(例如，串列选择线SSL1 230)用来作为同一导电条带堆叠结构(例如，导电条带堆叠结构235)中的链接单元(例如，链接单元201c-204c)中的开关的栅极围绕式端子。链接单元连接到第一图案化导体(例如，第一图案化导体171-174)以及位于阵列区中的多个中间阶层导电条带中的对应中间阶层字线。第一图案化导体(例如，第一图案化导体171-174)连接到字线译码器262。
图3绘示图2所示立体存储器元件两个相邻导电条带堆叠结构中的两个垂直通道结构的简化电路图。如图所示，每一个垂直通道结构支援一个由多个串联存储单元所组成的对应存储单元串列310或311。存储单元串列310中的存储单元标记为318(0)、318(1)、318(2)和318(3)(以下以318代表)，而存储单元串列311中的存储单元标记为319(0)、319(1)、319(2)和319(3)(以下以319代表)。存储单元318和319中的每一者包括源极、漏极和控制栅极。由于许多晶体管中的源极和漏极的电性可互换性，因此这两个端子可以统称为“电流路径端子(current path terminals)”。
存储单元串列310还包括一个串列选择栅极322和一个下方选择栅极320。串列选择栅极322和下方选择栅极320中的每一个，包括一个控制栅极电极和两个电流路径端子。且这两个电流路径端子还与存储单元串列310中的存储单元318的电流路径端子形成串联。类似地，存储单元串列311还包括一个串列选择栅极324和一个下方选择栅极326，与存储单元串列311的存储单元319中的电流路径端子串联。两个串列共用单一个位线导体151，且连接到两个存储单元串列选择栅极的漏极端子。两个存储单元串列选择栅极的控制栅极，则连接到个别的串列选择线(存储单元串列310中的串列选择线230和存储单元串列311中的串列选择线231)，从而允许位线151分别在存储单元串列310和311之间进行可选择性的通讯(selectable communication)。存储单元串列310中的下方选择栅极320由接地选择线GSL 330控制；存储单元串列311中的下方选择栅极326由接地选择线GSL 332控制。在其他实施例中，存储单元串列310中的下方选择栅极320和存储单元串列311中的下方选择栅极326可以由相同的接地选线控制。
存储器还包括“i”个彼此分离的字线导体WL1(0)、WL1(1)、WL1(2)和WL1(3)(以下以WL1代表)。每个字线导体都在导电条带彼此分离的阶层中，并且每一个导电条带对应于存储单元串列310中的一个存储单元318。且存储器还包括“i”个彼此分离的字线导体WL2(0)、WL2(1)、WL2(2)和WL2(3)(以下以WL2代表)。每个字线导体都在导电条带彼此分离的阶层中，并且每一个导电条带对应于存储单元串列311中的一个存储单元319。存储单元串列311中对应的存储单元319位于与存储单元串列310所对应的阶层。每个字线导体WL1连接到存储单元串列310中对应存储单元318的控制栅极。每个字线导体WL2连接到存储单元串列311中对应存储单元319的控制栅极。因此可以看出，每个存储单元串列会与字线导体交叉，且存储单元串列的存储单元位于字线导体和存储单元串列二者之间的交叉点上。
字线WL1(0)、WL1(1)、WL1(2)和WL1(3)通过存储单元串列310中的链接单元351(0)、351(1)、351(2)和351(3)(以下以链接单元351代表)连接到字线译码器262。字线WL2(0)、WL2(1)、WL2(2)和WL2(3)通过存储单元串列311中的链接单元352(0)、352(1)、352(2)和352(3)(以下以链接单元352代表)连接到字线译码器262。链接单元件351包括开关340(0)、340(1)、340(2)和340(3)(以下以开关340代表)。链接单元件352包括开关341(0)、341(1)、341(2)和341(3)(以下以开关341代表)。开关340系由串列选择线SSL1 230来加以控制，开关341则由串列选择线SSL2231来加以控制。
在一个实施例中，为了对存储单元进行写入，在要被写入的位线上施加例如0V的低电压，并且在要被保持在擦除状态的位线上施加，例如3V至5V的，较高“抑制(inhibit)”电压。活化被选取的存储单元串列310中的串列选择栅极。字线译码器262将大约18V至24V的高写入电压Vpgm施加到连接于被选取字线(例如，字线WL1(3))的链接单元351和352。字线译码器262将通过电压VpassP施加到被连接于所有未被选取的字线的链接单元351和352。通过电压VpassP，在本元件中可以例如是5V至10V，未被选取的存储单元串列311中的串列选择栅极并未被活化，使未被选取的存储单元串列311中的晶体管319的通道浮置(float)。
串列选择线SSL1 230中的信号，使链接单元351中的开关340导通。因此，高写入电压Vpgm被传输到字线WL1(3)，并且通过电压VpassP被传输到与存储单元串列310连接的字线WL1(0)、WL1(1)和WL(2)。同时，串列选择线SSL2231中没有致能信号，链接单元351中的开关341保持关闭。因此，高写入电压Vpgm和通过电压VpassP不会传输到与存储单元串列311连接的字线上。因此，可以降低被连接到被选取的存储单元串列串310的字线和被连接到未被选取的存储单元串列311的字线之间的交叉耦合(cross-coupling)，降低未被选取的存储单元串列311受到写入干扰(programming glitch)的可能性。
图4是根据本说明书的第二实施例，绘示一种立体存储器元件的结构上视图。其中，每一个导电条带堆叠结构中具有两行垂直通道结构。每一个导电条带堆叠结构包括一条串列选择线(例如，位于导电条带堆叠结构435中的串列选择线SSL1 401、位于导电条带堆叠结构436中的串列选择线SSL2402、位于导电条带堆叠结构437中的串列选择线SSL3403)，其具有足够宽度使其与两行垂直通道柱状体交叉。导电条带堆叠结构435中的串列选择线SSL1 401与由垂直通道柱状体415、416和417组成的第一行垂直通道柱状体，以及由垂直通道柱状体411、412、413和414组成的第二行垂直通道柱状体交叉。每一个位线导体451-457与复数列垂直通道柱状体各自对应的列重叠，使每个垂直通道柱状体位于位线导体之一的下方。两排垂直通道结构可以较少数量的串列选择线，来容纳较高密度的垂直结构，从而能够实现如2016年6月21日公告的美国编号9,373,632号专利中所述的更多数据储存。
每个导电条带堆叠结构还包括多个链接单元(例如，位于导电条带堆叠结构435中的链接单元421-424、位于导电条带堆叠结构436中的链接单元431、432、433和434以及位于导电条带堆叠结构437中的链接单元441、442、443和444。链接单元中的开关与上方阶层导电条带位于相同平面。串列选择线(例如，串列选择线SSL1 401)用来作为同一导电条带堆叠结构(例如，导电条带堆叠结构435)中的链接单元(例如，链接单元421-424)的开关的栅极围绕式端子。链接单元连接到第一图案化导体(例如，第一图案化导体461、462、463、464)并且连接到位于阵列区中多个中间阶层导电条带中的对应中间阶层字线。第一图案化导体(例如，第一图案化导体461、462、463、464)连接到字线译码器470。
图5是根据本说明书的第三实施例，绘示一种立体存储器元件的结构上视图。其中，每一个导电条带堆叠结构中具有四行垂直通道结构和两行链接单元。每个导电条带堆叠结构包括一条串列选择线(例如，位于导电条带堆叠结构535中的串列选择线SSL1 501、位于导电条带堆叠结构536中的串列选择线SSL2502或位于导电条带堆叠结构537中的串列选择线SSL3503)，具有足够宽度其与四行垂直通道柱状体以及二行链接单元交叉。一对位线导体与复数列垂直通道柱状体中各自对应的列重叠；且位于同一列垂直通道结构中的每一个垂直通道柱状体，会位于堆叠在此列垂直通道结构顶部的一对(两个)位线导体中其中一者的下方。
链接单元中的开关与上方阶层导电条带位于同一平面。串列选择线(例如，串列选择线SSL1 501)是用来作为同一导电条带堆叠结构(例如，导电条带堆叠结构535)中的两行链接单元(例如，链接单元511-518)中的开关的栅极环绕式端子。链接单元连接到第一图案化导体，并且连接到阵列区中的多个中间阶层导电条带中的对应中间阶层的字线。第一图案化导体连接到字线译码器550。
图6至图20绘示制造如图1A所示包括具有开关的链接单元的立体存储器元件的一系列工艺结构剖面图。
图6绘示在上方绝缘层602上形成多个牺牲材料层之后的工艺阶段。为了形成图6所示的堆叠结构600，多个由牺牲材料(例如氮化硅)所构成，且通过绝缘材料层604、606、608、610和612彼此隔开的牺牲材料层614、616、618、620和622被设置在绝缘材料层602上方。绝缘材料层604、606、608、610和612可以包括以本领域已知的各种方式沉积的二氧化硅。绝缘材料层也可包括其他绝缘材料和绝缘材料的组合。在本实施例中，所有绝缘层由相同材料组成。在其他实施例中，可以在不同材料层中使用不同的材料，以适合特定的设计目标。在形成多个材料层之后，在此结构上执行多个图案化刻蚀以形成阶梯结构区。
图7绘示在形成阶梯结构区702之后的工艺阶段。阵列区712未被刻蚀。采用多重图案化刻蚀在多个牺牲材料层614、616、618、620和622上产生多个着落区704、706、708和710。多重图案化刻蚀可以通过使用台阶形掩模，刻蚀具有多个阶层的结构来加以实现。在多阶层刻蚀中使用非等向性刻蚀，可以在台阶形掩模的开口中形成相对笔直的或垂直的侧壁。继续本实施例，牺牲材料层位于每一层绝缘层的上方，而反之亦然。此工艺可能包括使用一系列刻蚀化学物质，设计来对牺牲材料层进行非等向性刻蚀，并停止于绝缘层上；然后使用刻蚀化学物质，设计来对绝缘层进行非等向性刻蚀，并停止于牺牲材料层上。而这些步骤，取决于所希望刻蚀的层数。此一工艺可以包括其他技术，例如，使用可以移除两种材料层的定时刻蚀化学物质(timed etch chemistry)，在到达所指定阶层之前停止，然后改采其他具有选择性的化学物质，并且可以停留在特定阶层上。
图8绘示将绝缘材料810沉积在阶梯结构区702上之后的工艺阶段。图9绘示在图8所示结构的顶部形成牺牲材料层912和绝缘材料层914之后的工艺阶段。
图10绘示在阵列区712和阶梯结构区702中刻蚀多个材料层，从而定义出多个牺牲条带堆叠结构和开口1032、1034、1036、1038、1040、1042和1044之后的工艺阶段。这些开口可以是沟槽或开孔。为了说明本实施例的制作流程，刻蚀工艺仅定义出一个或多个开口。然而，此处所述的技术也可以沟槽的方式实施。
牺牲条带堆叠结构包括一个底部阶层牺牲条带1002、多个中间阶层牺牲条带1004、1006、1008和1010以及一个上方阶层牺牲条带1012。牺牲条带堆叠结构包括多个绝缘材料条带1011、1014、1016、1018、1020和1022，可以将牺牲条带彼此分开。
图11绘示在开口1032、1034、1036、1038、1040、1042和1044中形成垂直通道结构之后的工艺阶段。当多个牺牲条带被选择性地移除时，阶梯结构区中的垂直通道结构1122、1124、1126和1128可以在下一个工艺步骤中，用来支撑绝缘条带。材质层1104可以是一种选择性外延成长(selective epitaxial growth，SEG)未掺杂的硅层，或以P型轻掺杂的硅层。在牺牲条带的侧面上形成存储层1108和1110，用绝缘材料1106，例如共形硅氧化物(conformal silicon oxide)，来填充开口，并在绝缘材料上方形成，如2018年4月10日提出申请，编号第15/950,021美国专利申请案所述的第二半导体焊垫(例如，半导体焊垫1102)。在垂直通道结构上形成一个绝缘材料层1120。第一和第二半导体焊垫可以包括半导体材料，例如硅、多晶硅、锗、硅锗、砷化镓和碳化硅。存储层1108和1110与多个牺牲条的侧表面接触。存储层可以包括多层的数据储存结构，其包括第一硅氧化物层、氮化硅层和第二硅氧化物层，相关实例如前述内容。
图12绘示在使用工艺选择性地移除牺牲条带堆叠结构中的牺牲条带，从而在绝缘条带之间形成空隙(voids)之后的结构。因此，如图12所示的堆叠结构中，当移除对应的牺牲条带1002、1004、1006、1008、1010和1012之后，即开启(形成)空隙1202、1204、1206、1208、1210和1212。
可以使用选择性刻蚀工艺移除牺牲条带。例如，可以采用以磷酸(H3PO4)来选择性刻蚀氮化硅的刻蚀化学物质。与绝缘材料条带1011、1014、1016、1018、1020和1022相比，磷酸更可能刻蚀牺牲条带1002、1004、1006、1008、1010和1012。选择性刻蚀的结果，绝缘条带(例如，绝缘材料条带1011、1014、1016、1018、1020和1022)会余留并悬空在垂直通道结构之间，空隙可允许选择性刻蚀化学物质进入空隙中绝缘条带之间。
图13绘示在填充空隙1202、1204、1206、1208、1210和1212之后的结构，其中导电材料是用以形成配置来作为接地选择线的底部阶层导电条带1302、配置来作为字线的多个中间阶层导电条带1304、1306、1308和1310，以及配置来作为串列选择线的上方阶层导电条带1312。导电材料可以使用高度共形的化学气相沉积(highly conforming chemical vapordeposition)或原子层沉积(atomic layer deposition)来进行沉积。
图14绘示在阶梯结构区中刻蚀多个导电条带堆叠结构以定义出多个第一开口1402、1404、1406、1408和1410之后的工艺阶段。第一开口上方阶层导电条带的下方延伸，并且停在中间阶层导电条带的字线的落着焊垫上，以及停止在底部阶层导电条带的接地选择线的落着焊垫上。开口包括高深宽比(aspect ratio)通孔，链接单元的多个部分以自对准的过程形成于其中。
图15绘示使用第二导电材料1502、1504、1506、1508和1510填充多个第一开口之后的工艺阶段。第二导电材料可以是金属，例如钨、铝(Al)、铜(Cu)等材料。第二导电材料可以与第一导电材料不同或相同。
图16绘示在刻蚀第二导电材料以形成在通孔内自对准的第一导体1602、1604、1606、1608和1610以及第二开口1612、1614、1616、1618和1620之后的工艺阶段。第二开口在上方阶层导电条带(或配置来作为串列选择线SSL的条带)的下方延伸，但是停止在位于中间阶层导电条带上的字线落着焊垫和位于底部阶层导电条带上的接地选择线落着焊垫之上。
图17绘示在上方阶层的导电条带1312的侧壁上形成栅极介电层1702和1704之后的工艺阶段。在一些实施例中，栅极介电层1702和1704可以包括介电材料，例如硅氧化物。在其他实施例中，栅极介电层1702和1704可以包括具有比硅氧化物的介电常数更高的介电材料。栅极介电层1702和1704可以通过在第二开口11612、1614、1616、1618和1620内沉积介电材料来形成。然后刻蚀介电材料，以形成在通孔中自对准的栅极介电层1702和1704和第三开口1712、1714、1716、1718和1720。栅极介电层1702可以作为链接单元中开关的栅极氧化物。
图18绘示在使用半导体材料填充第三开口以形成垂直通道1802之后的工艺阶段。垂直通道1802和栅极介电层1702和1704形成用来作为开关1810和1812、1814、1816和1818的垂直通道晶体管，垂直地设置而与位于第二开口中的第一导体接触。半导体材料可包括适于作为通道的材料，诸如硅、锗、硅锗、砷化镓和碳化硅的材料。半导体材料可以是未掺杂的或轻微的P型掺杂材料。半导体材料的顶部可以因被离子植入而呈现N+型的掺杂。垂直通道晶体管可以用来作为立体存储器元件中的开关，以响应位于上方阶层导电条带的串列选择线中的信号。
图19绘示在使用第二导电材料填充多个第三开口以形成第二导体1908、1910、1912、1914和1916之后的工艺阶段。开关1810和1812、1814、1816和1818的顶部部分，可以是N+掺杂形式，并与第二导体1908、1910、1912、1914和1916形成欧姆接触。在其他实施例中，第二导体1908、1910、1912、1914和1916可以使用与第一导体1602、1604、1606、1608和1610不同的材料。
图20绘示在链接单元的第二导体上形成多个第一图案化导体2008、2010、2012、2014和2016之后的工艺阶段。然后，形成接触插塞2002、2004和2006阵列同时形成第一图案化导体层以及第二图案化导体层。其中接触插塞2002、2004和2006可以是包括钨插塞的金属接触插塞。第一图案化导体层包括连接到NAND存储单元串列的串列选择线SSL侧的导线；第二图案化导体层包括连接到NAND串列的串列选择线SSL侧的位线(作为位线操作)。
可以如美国编号第9,524,980号专利中图11至图18所示，进一步处理图20中的结构，以形成立体存储器元件。此文献将通过引用并入的方式，全文收载于本说明书之中。导电条带堆叠结构之间的开口，使用，例如二氧化硅，的绝缘材料填充在通道结构的内侧表面上。在一个实施例中，至少在邻接中间阶层导电条带的区中保留一个空气间隙(air gap)。在填充步骤之后，可以在导电条带堆叠结构之间刻蚀柱状体，以形成蜂窝状布置的多个垂直通道结构，使得每行垂直通道结构在行方向上与相邻行产生偏移。这种蜂窝状布置有助于形成具有更紧密间距的上方位线。然后刻蚀此结构以形成由垂直通道结构连接的第一导电条带堆叠结构和第二导电条带堆叠结构的阵列。垂直通道结构的上方通道焊垫，提供了层间连接器较厚的落着区，用以连接到共同源极线和位线。
图21绘示制造立体存储器元件的方法流程图。此立体存储器元件包括具有可响应位于串列选择线中的信号的开关的链接单元。此方法包括下述步骤：形成堆叠结构(例如，图6中所示的堆叠结构600)，此堆叠结构600包括通过多个第一绝缘材料层将彼此隔开的多个第一牺牲材料层(步骤2101)。并且在堆叠结构600中形成阶梯结构区(例如，图7中所示的阶梯结构区702)(步骤2102)。阶梯结构区包括位于第一牺牲材料层中的落着区(例如，图7中所示的着落区704、706、708和710)。此方法还包括在堆叠结构600中的阶梯结构区上沉积绝缘材料(例如，图8中所示的绝缘材料810)(步骤2103)。在堆叠结构600上沉积第二牺牲材料层(例如，图9中所示的牺牲材料层912)和第二层绝缘材料(例如，图9中所示的绝缘材料层914)(步骤2104)。然后，在堆叠结构600中形成多个垂直通道结构(例如，图11所绘示)。选择性地移除第一牺牲材料层和第二牺牲材料层，从而在第一绝缘材料层和第二绝缘材料层之间形成空隙(例如，图12所绘示的空隙1202、1204、1206、1208、1210和1212)(步骤2105)。在通过移除第一牺牲材料层而产生的空隙之中填充第一导电材料，可以形成多个中间阶层导电条带(例如，图13所绘示的中间阶层导电条带1304、1306、1308和1310)，用以配置来作为字线和接地选择线。在通过移除第二牺牲材料层产生的空隙中填充第一导电材料，可以形成配置来作为串列择线的上方阶层导电条带(例如，图13所绘示的上方阶层导电条带1312)(步骤2106)。
通过在阶梯结构区中形成第一开口通过多个导电条带堆叠结构来形成多个链接单元(例如，图14所绘示的第一开口1402、1404、1406、1408和1410)(步骤2107)。在第一开口中沉积第二导电材料(例如，图15所绘示的第二导电材料1502、1504、1506、1508和1510)(步骤2108)。并刻蚀第二导电材料以形成链接单元的第一导体(例如，图16所绘示的第一导体1602、1604、1606、1608和1610)和第二开口(例如，图16所绘示的第二开口1612、1614、1616、1618和1620)(步骤2108)。第二开口在上方阶层导电条带的导下方延伸。通过在第二开口中沉积介电材料，并刻蚀介电材料以形成第三开口和邻接于上方阶层导电条带的侧壁的介电材料层(例如，图17所绘示的栅极介电层1702和1704)来形成用于链接单元的开关(例如，图17所绘示的开关1810、1812、1814、1816和1818)。并在第三开口中沉积半导体材料(步骤2109)。然后，将第二导电材料沉积在第三开口中，以形成第二导体(例如，图19所绘示的第二导体1908、1910、1912、1914和1916)(步骤2110)。在第二导体上形成多个第一图案化导体(例如，图20所绘示的第一图案化导体2008、2010、2012、2014和2016)。
图22绘示包括立体NAND存储器的集成电路2201的简化芯片方块图，此立体NAND存储器包括具有可响应位于串列选择线中的信号的开关的链接单元。集成电路2201包括存储器阵列2260，存储器阵列2260包括如本文所述的一个或多个存储区块，并且包括位于集成电路基板上具有开关的链接单元。
串列选择线/接地选择线译码器2240连接到配置在存储器阵列2260中的多个串列选择线/接地选择线2245。字线译码器2250连接到多条第一/第二字线2255。位线列译码器2270连接到沿存储器阵列2260的列方向排列的多条位线2265，用以从存储器阵列2260中读取数据和将数据写入存储器阵列2260中。位址，经由总线(bus)2230，从控制逻辑2210被提供到列译码器2270、串列选择线/接地选择线译码器2240和字线译码器2250。感测放大器和写入缓冲电路2280，在本实施例中，经由第一数据线2275连接到列译码器2270。感测放大器和缓冲电路2280中的写入缓冲器可以储存写入数据，用以指示被选取位线的写入或抑制状态。列译码器2270可以包括，用于响应写入缓冲器中的数据值而选择性地向存储器中的位线施加写入和抑制电压的电路。
来自感测放大器/写入缓冲电路的感测数据，经由第二数据线2285提供给数据缓冲器2290，接着又经由数据路径2293连接到输入/输出电路2291。输入数据，在本实施例中，被施加到缓冲器2290，用于支援存储器阵列中独立双栅极存储单元的每个独立侧边的多阶层写入操作。
输入/输出电路2291将数据驱动到集成电路2201外部的目的地。输入/输出数据和控制信号经由总线2205在输入/输出电路2291、控制逻辑2210和集成电路2201或集成电路2201内部或外部的其他数据源的输入/输出端口之间移动。这些数据源可以是，例如，通用处理器或专用应用电路，或被存储器阵列2260支援以提供系统单芯片(system-on-a-chip)功能的模块组合。
在图22所绘示的实施例中，控制逻辑2210使用偏压安排状态机来控制由电压源2220产生或提供的电源电压的施加，例如读取、擦除、验证和写入偏压。控制逻辑2210连接到多阶层数据缓冲器2290和存储器阵列2260。控制逻辑2210包括用于控制多阶层写入操作的逻辑。在支援此处所描述的垂直NAND结构的实施例中，逻辑被配置来执行以下方法：(i)使用，例如字线层译码器，来选取阵列中的一个存储单元阶层；(ii)使用，例如位于垂直通道结构的复数行上的串列选择开关、链接单元开关和接地选择开关，来选取阵列中被选取的一行中的垂直通道结构；(iii)将电荷储存在阵列中一个或多个被选取列中的垂直通道结构上被选取侧边的被选取阶层中的电荷捕捉位置，以使用位线电路来表示数据。其中，位线电路可以是，例如位于连接到所选取垂直通道结构行的位线上的页面缓冲器。
在一些实施例中，逻辑被配置来作为储存多个电荷水平以表示被选取侧边上的被选取层中的电荷捕捉位置中的多于一位元的数据。以这种方式，阵列中垂直通道结构中被选取的平截头体中的被选取存储单元可储存多于两个位元的数据。其包括在存储单元的每一侧边上多于一个位元的数据。且，每存储单元单一位元(single-bit-per-cell)的实施例也可以包括此处所描述的结构中。
控制逻辑2210可以使用本领域中已知的专用逻辑电路来加以实现。在另一些实施例中，控制逻辑包括通用处理器，其可以在执行电脑程式以控制存储器元件操作的同一个集成电路上实现。在其他实施例中，可采用专用逻辑电路和通用处理器的组合来实现控制逻辑。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求书所界定的为准。

Claims (10)

1.一种存储器元件，包括：
多个导电条带堆叠结构，每一该多个导电条带堆叠结构包括多个中间阶层导电条带，配置来作为多条字线，一上方阶层导电条带，配置来作为至少一串列选择线；
多个第一图案化导体，位于该多个导电条带堆叠结构上方；以及
多个链接单元，该多个链接单元中的多个链接单元包括多个开关，以响应位于该上方阶层导电条带中的多个信号，并将位于该多个中间阶层导电条带中多个导电条带，连接到该多个第一图案化导体中的多个第一图案化导体。
2.根据权利要求1所述的存储器元件，其中该多个链接单元中的该多个开关是多个垂直通道晶体管。
3.根据权利要求2所述的存储器元件，其中该多个垂直通道晶体管具有多个N型掺杂通道。
4.根据权利要求1所述的存储器元件，其中该上方阶层导电条带中的该多个导电条带与该多个链接单元中的该多个开关彼此交叉。
5.根据权利要求1所述的存储器元件，其中该多个中间阶层导电条带中的该多个对应导电条带，在该存储器元件的一阶梯结构区中提供多个落着区。
6.根据权利要求5所述的存储器元件，其中该多个链接单元中的该多个链接单元，还包括位于该多个开关下方的多个第一导体和位于该多个开关上方的多个第二导体；该多个第一导体将该阶梯结构区中的该多个落着区连接到该多个开关，该多个第二导体将该多个开关连接到该多个第一图案化导体。
7.根据权利要求1所述的存储器元件，其中每一该多个导电条带堆叠结构更包括一底部阶层导电条带，配置来作为至少一接地选择线；且该多个链接单元中的该多个链接单元将该底部阶层导电条带中的多个导电条带连接到位于该多个导电条带堆叠结构上方的多个第二图案化导体。
8.根据权利要求1所述的存储器元件，更包括：
多个垂直通道结构，与该多个导电条带堆叠结构正交排列，该多个垂直通道结构中的每一者，包括多个存储单元，位于该多个导电条带堆叠结构的多个侧表面与该多个垂直通道结构的多个交叉点上的多个界面区上；以及
多个位线导体，位于该上方阶层导电条带上方的一阶层中，该多个垂直通道结构中的每一者，位于该多个位线导体之一的下方；
其中，该上方阶层导电条带中的每一个导电条带与该多个垂直通道结构中的多个彼此不同的垂直通道结构子集交叉。
9.根据权利要求1所述的存储器元件，其中该多个第一图案化导体连接到一字线译码器。
10.一种存储器元件的制作方法，包括：
形成多个导电条带堆叠结构，使每一该多个导电条带堆叠结构包括多个中间阶层导电条带，配置来作为多条字线，一上方阶层导电条带，配置来作为至少一串列选择线；
形成多个第一图案化导体，位于该多个导电条带堆叠结构上方；以及
形成多个链接单元，使该多个链接单元中的多个链接单元，将位于该多个中间阶层导电条带中的多个导电条带，连接到该多个第一图案化导体中的多个第一图案化导体，且包括多个开关，以响应位于该上方阶层导电条带中多个导电条带中的多个信号。
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