CN111506529B - 一种应用于flash的高速spi指令应答电路 - Google Patents

Abstract

本发明公开了一种应用于FLASH的高速SPI指令应答电路，通过改进FLASH内部的地址产生电路和指令产生电路，使可采用更高速率与外界数据交流；对路径较长，时序较差，组合逻辑较多的特定操作指令进行单独及综合解析，使其在不影响其他指令速度及不增加空闲时钟周期前提下提高速度；另一方面，读取FLASH数据时地址采用分段送达存储单元，让存储单元提前分批确定高位/次高位/低位地址等信息，比最后完全接收到地址才送给存储模块的模式要更快输出数据，同时减少因移位而使地址在SPI接收地址阶段而产生的地址频繁变化，影响模拟判断而降低读取速度；可有效提高FLASH操作速度，满足5G互联网市场对快闪FLASH的操作要求。

Description

一种应用于FLASH的高速SPI指令应答电路

技术领域

本发明涉及信息存储电路领域，尤其涉及的是一种应用于FLASH的高速SPI指令应答电路。

背景技术

FLASH一般采用SPI协议的指令，简单高效，但由于近年来随着5G互联网的发展，对FLASH的读写擦尤其是读指令的速度有比较高的要求，传统模式的电路无法实现高速的要求。有些设计为了提高响应速度，在收到指令后，通过增加多级寄存器提高响应速度，但会在指令与数据输出之间增加几个空闲时钟，增加了读取的周期数，也破坏和其他产品的兼容性。

上述方案的不足之处在于由于内部高速时钟的存在，外部时钟存在上限问题，一般当外部时钟频率大于内部高速时钟的四分之一时，内部时钟信号或者控制信号将不会稳定地产生，导致数据无法传输；由于内部高速时钟的存在，功耗也会很大；而多管脚复用会在某些状态下导致不能使用的问题。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种应用于FLASH的高速SPI指令应答电路，旨在解决串行输出的快闪存储器的数据传输速率慢的问题。

本发明的技术方案如下：一种应用于FLASH的高速SPI指令应答电路，其中，包括：

SPI接口模块，接收外部传输的指令数据和地址数据、输出从FLASH内的存储单元读取的数据；

地址产生电路，接收SPI接口模块输入的地址数据，将地址数据进行分组传输提供给FLASH内的存储单元；

指令产生电路，接收SPI接口模块输入的指令数据，将指令数据从串行输入转换成并行传输，并对特定的操作指令执行先组合逻辑再寄存后发送至FLASH内的存储单元和地址产生电路，对非特定指令数据执行先寄存再组合逻辑后发送至FLASH内的存储单元和地址产生电路。

本技术方案针对影响传输速度的问题进行优化，从而设计出了一种比普通的FLASH速度更快的高速SPI指令应答电路；对路径较长，时序较差，组合逻辑比较多的特定操作指令进行单独解析，以及综合解析，使其在不影响其他指令的速度，以及不增加空闲时钟周期的前提下提高速度，另一方面，读取FLASH数据时地址采用分段送达到FLASH内的存储单元，让FLASH内的存储单元提前分批确定ARRAY/soctor/WL等信息，比最后完全接收到地址才送给存储模块的模式要更快输出数据，同时减少因移位而使地址在SPI接收地址阶段而产生的地址频繁变化，影响模拟判断而降低读取的速度，因为减少地址改变次数以及提前给出地址的高位数据从而提高读取FLASH的速度，能够满足现在5G互联网市场对快闪FLASH的读操作的要求。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述SPI接口模块包括接收外部传输的指令数据和地址数据的SPI输入接口输出从FLASH内的存储单元读取的数据的SPI输出接口。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述SPI接口模块接收的外部传输的数据包括外部传输时钟信号SCK和输入数据信号。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述SPI接口模块接收的外部传输时钟信号SCK包括在所述外部传输时钟信号SCK的上升沿输入的第一位数据，以及在进行移位处理后在之后的所述外部传输时钟信号SCK的上升沿依次输入的其他位数据。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述地址产生电路接收和解析外部通过SPI接口模块传输的地址数据，在外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第一组结果，同时将结果送到FLASH内的存储单元中；并在之后的外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第二组结果，同时将结果送到FLASH内的存储单元中；在之后的外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第三组结果，同时将结果送到FLASH内的存储单元中。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述地址产生电路包括并联连接的第一组地址产生电路、第二组地址产生电路和第三组地址产生电路：

第一组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第一组地址数据输入结果；

第二组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第二组地址数据输入结果；

第三组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第三组地址数据输入结果。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述第一组地址产生电路包括第一D触发器、第二D触发器、第三D触发器、第一选择器、第二选择器和第三选择器，每个D触发器的CLK端直接连接所述外部传输时钟信号SCK，第一D触发器的D端连接第一选择器的Y端，第二D触发器的D端连接第二选择器的Y端，第三D触发器的D端连接第三选择器的Y端；而第一D触发器的Q端连接第一选择器的A端与第二选择器的B端，第二D触发器的Q端连接第二选择器的A端与第三选择器的B端，第三D触发器的Q端连接第三选择器的A端，第三 D触发器的Q端作为地址的最高位送给FLASH内的存储单元，第二D触发器的Q端作为地址的次高位送给FLASH内的存储单元，第一D触发器的Q端作为地址的低位送给FLASH内的存储单元，而第一选择器B端连接输入数据信号data，所有选择器的sel端连接内部计数器产生的选择是否为有效地址数据的控制信号；所述第二组地址产生电路和第三组地址产生电路的结构与第一组地址产生电路的结构一致。

其中，所述地址产生电路可以根据FLASH芯片的规模和模拟电路的特点灵活对接收到的地址数据进行分段。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述指令产生电路包括移位模块，普通指令模块和优化指令模块：

所述移位模块用所述外部传输时钟信号SCK上升沿对输入数据进行同步，并将移位结果输送到普通指令模块和优化指令模块；

所述普通指令模块用由移位模块的结果组合产生指令提供给FLASH内的存储单元和地址产生电路；

所述优化指令模块用所述外部传输时钟信号SCK上升沿对移位模块的结果组成的组合进行锁存，并将指令结果提供给FLASH内的存储单元和地址产生电路。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述移位模块包括第四D触发器、第五D触发器、第六D触发器、第七D触发器、第四选择器、第五选择器、第六选择器和第七选择器，每个D触发器的CLK 端直接连接所述外部传输时钟信号SCK，第四D触发器的D端连接第四选择器的Y端，第五D触发器的D端连接第五选择器的Y端，第六D触发器的D端连接第六选择器的Y端，第七D触发器的D端连接第七选择器的Y端，而第四D触发器的Q端连接第四选择器的A端与第五选择器的B端，第五D触发器的Q端连接第五选择器的A端与第六选择器的B端，第六D触发器的Q端连接第六选择器的A端与第七选择器的B端，第七D触发器的Q端连接第七选择器的A端；而第五选择器B端连接所述输入数据信号data，所有选择器的sel端连接内部计数器产生的选择是否为有效指令数据的控制信号；同时，每个D触发器的Q端连接普通指令模块的第一组合逻辑单元；而每个选择器的Y端连接优化指令模块的第二组合逻辑单元；

所述普通指令模块由第一组合逻辑单元组成，所述第一组合逻辑单元的结果提供给FLASH内的存储单元和地址产生电路；

所述优化指令模块由第二组合逻辑单元和第八D触发器组成，所述第二组合逻辑单元输入端连接移位模块所有选择器的Y端；第二组合单元的结果连接第八D触发器，第八D触发器的Q端提供给FLASH内的存储单元和地址产生电路。

本技术方案中，针对路径较长、时序较差、组合逻辑比较多的特定操作指令通过优化指令模块进行单独解析以及综合解析，并在这种指令的路径上增加寄存器，优化寄存器之间的组合逻辑，减少从指令输入到输出的组合路径，虽然从前端看有增加面积的可能，但由于时序比之前更加优化，在DC（Design Compiler）和PT（PrimeTime）后不仅速度有所提升，空闲时钟面积也没有增加，甚至有所减少；可见，优化的指令可以脱离普通指令的组合逻辑范围，可以在时钟上升沿到来之后就提供给地址产生电路和存储模块新的指令，而普通指令则需要通过组合逻辑去辨识指令，相对来说会慢一点，可以使用在对速度要求较低指令上，而优化的电路可以用在高速指令上，这样实现速度和面积的平衡处理，能够提高FLASH的读写操作。

所述的应用于FLASH的高速SPI指令应答电路，其中，所述优化指令模块设置两个，两个优化指令模块的结构一致。

本发明的有益效果：本发明通过提供一种应用于FLASH的高速SPI指令应答电路，通过FLASH内部的地址产生电路和指令产生电路进行了改进，从而可以采用更高速率与外界数据交流。

附图说明

图1是本发明中应用于FLASH的高速SPI指令应答电路的连接示意图。

图2是本发明中地址产生电路的连接示意图。

图3是本发明中指令产生电路的连接示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图1至图3所示，一种应用于FLASH的高速SPI指令应答电路，包括：

SPI接口模块1，接收外部传输的指令数据和地址数据、输出从FLASH内的存储单元读取的数据；

地址产生电路3，接收SPI接口模块1输入的地址数据，将地址数据进行分组传输提供给FLASH内的存储单元；

指令产生电路2，接收SPI接口模块1输入的指令数据，将指令数据从串行输入转换成并行传输，并对特定的操作指令执行先组合逻辑再寄存后发送至FLASH内的存储单元和地址产生电路3，对非特定指令数据执行先寄存再组合逻辑后发送至FLASH内的存储单元和地址产生电路3。

在某些具体实施例中，所述SPI接口模块1接收的外部传输的数据包括外部传输时钟信号SCK和输入数据信号。

在某些具体实施例中，所述SPI接口模块1包括接收外部传输的指令数据和地址数据的SPI输入接口输出从FLASH内的存储单元读取的数据的SPI输出接口。

在某些具体实施例中，所述SPI接口模块1接收的外部传输时钟信号SCK包括在所述外部传输时钟信号SCK的上升沿输入的第一位数据，以及在进行移位处理后在之后的所述外部传输时钟信号SCK的上升沿依次输入的其他位数据。

在本技术方案中，所述地址产生电路3接收和解析外部通过SPI接口模块1传输的地址数据，在外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第一组结果（高位地址/ARRAY地址），同时将结果送到FLASH内的存储单元中，使FLASH内的存储单元在未完全接到地址时就能提前锁定要操作的区域；并在之后的外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第二组结果（中位地址/soctor地址），同时将结果送到FLASH内的存储单元中，使FLASH内的存储单元在未完全接到地址时能进一步锁定要操作的部分；在之后的外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第三组结果（低位地址/WL地址），同时将结果送到FLASH内的存储单元中，使FLASH内的存储单元快速确定要操作的地方。

具体地，如图2所示（图2中CK没有画出来，全部连接SPI的时钟clk），所述地址产生电路3包括并联连接的第一组地址产生电路、第二组地址产生电路和第三组地址产生电路：

第一组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第一组地址数据输入结果（高位地址/ARRAY地址）；

第二组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第二组地址数据输入结果（中位地址/soctor地址）；

第三组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第三组地址数据输入结果（低位地址/WL地址）。

本实施例中，如图2 所示，所述第一组地址产生电路由3个D触发器（包括第一D触发器、第二D触发器和第三D触发器）和3个二选一选择器（包括第一选择器、第二选择器和第三选择器）组成，每个D触发器的CLK端直接连接所述外部传输时钟信号SCK（即第一D触发器、第二D触发器和第三D触发器的的CLK端直接连接所述外部传输时钟信号SCK），每个D触发器的D端则对应连接一个二选一选择器的Y端（第一D触发器的D端连接第一选择器的Y端，第二D触发器的D端连接第二选择器的Y端，第三D触发器的D端连接第三选择器的Y端）；而第一D触发器的Q端连接第一选择器的A端与第二选择器的B端，同样的，第二D触发器的Q端连接第二选择器的A端与第三选择器的B端，第三D触发器的Q端连接第三选择器的A端，第三 D触发器的Q端作为地址的最高位送给FLASH内的存储单元，第二D触发器的Q端作为地址的次高位送给FLASH内的存储单元，第一D触发器的Q端作为地址的第6位送给FLASH内的存储单元，而第一选择器B端连接输入数据信号data（串行数据，通过内部计数器判断D触发器的有效数据位置），所有选择器的sel端连接内部计数器产生的选择是否为有效地址数据的控制信号；所述第二组地址产生电路和第三组地址产生电路的结构与第一组地址产生电路的结构一致。

这样，FLASH内的存储单元将分批次得到三组3位的地址，不仅能快速确定要操作的区域，而且给到FLASH内的存储单元的地址变化次数也减少了，有利于提高FLASH内的存储单元的操作速度；通过第一组地址产生电路、第二组地址产生电路和第三组地址产生电路来实现地址分段提供，以提高整个电路的读写速度，尤其是读速度的提高，以9位地址为例，将地址分为三段提供给FLASH内的存储单元。

某些具体实施例中，如图3所示（图3中CK没有画出来，全部连接SPI的时钟clk），所述指令产生电路2包括移位模块，普通指令模块和优化指令模块：

所述移位模块用所述外部传输时钟信号SCK上升沿对输入数据进行同步，并将移位结果输送到普通指令模块和优化指令模块；

所述普通指令模块用由移位模块的结果组合产生指令提供给FLASH内的存储单元和地址产生电路3；

所述优化指令模块用所述外部传输时钟信号SCK上升沿对移位模块的结果组成的组合进行锁存，并将指令结果提供给FLASH内的存储单元和地址产生电路3。

本实施例中，如图3所示，所述移位模块由4个D触发器（包括第四D触发器、第五D触发器、第六D触发器和第七D触发器）和4个二选一选择器（包括第四选择器、第五选择器、第六选择器和第七选择器）组成，每个D触发器的CLK 端直接连接所述外部传输时钟信号SCK，每个D触发器的D端则对应连接一个二选一选择器的Y端（第四D触发器的D端连接第四选择器的Y端，第五D触发器的D端连接第五选择器的Y端，第六D触发器的D端连接第六选择器的Y端，第七D触发器的D端连接第七选择器的Y端），而第四D触发器的Q端连接第四选择器的A端与第五选择器的B端，同样的，第五D触发器的Q端连接第五选择器的A端与第六选择器的B端，第六D触发器的Q端连接第六选择器的A端与第七选择器的B端，第七D触发器的Q端连接第七选择器的A端；而第五选择器B端连接所述输入数据信号data（串行数据，内部计数器判断D触发器的有效数据位置），所有选择器的sel端连接内部计数器产生的选择是否为有效指令数据的控制信号；同时，每个D触发器的Q端连接普通指令模块的第一组合逻辑单元；而每个选择器的Y端连接优化指令模块的第二组合逻辑单元；

所述普通指令模块由第一组合逻辑单元组成，所述第一组合逻辑单元的结果提供给FLASH内的存储单元和地址产生电路3；

所述优化指令模块由第二组合逻辑单元和第八D触发器组成，所述第二组合逻辑单元输入端连接移位模块所有选择器的Y端；第二组合单元的结果连接第八D触发器，第八D触发器的Q端提供给FLASH内的存储单元和地址产生电路3。

具体地，所述优化指令模块可以根据实际需要设置一个或多个。本实施例中，所述优化指令模块设置两个，两个优化指令模块的结构一致。

本实施例主要是对FLASH内部的地址产生电路3和指令产生电路2进行了改进，从而可以采用更高速率与外界数据交流；应用于FLASH的高速SPI指令应答电路的其它组成部分、各部分之间的传输、控制实现方案、以及与外部的连接方案(比如高电平Vcc、地GND、片选信号CS#、W# 及HOLD#) 可同现有技术。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.一种应用于FLASH的高速SPI指令应答电路，其特征在于，包括：

SPI接口模块（1），接收外部传输的指令数据和地址数据、输出从FLASH内的存储单元读取的数据；

地址产生电路（3），接收SPI接口模块（1）输入的地址数据，将地址数据进行分组传输提供给FLASH内的存储单元；

指令产生电路（2），接收SPI接口模块（1）输入的指令数据，将指令数据从串行输入转换成并行传输，并对特定的操作指令执行先组合逻辑再寄存后发送至FLASH内的存储单元和地址产生电路（3），对非特定指令数据执行先寄存再组合逻辑后发送至FLASH内的存储单元和地址产生电路（3）;

所述指令产生电路（2）包括移位模块，普通指令模块和优化指令模块：

所述移位模块用外部传输时钟信号SCK上升沿对输入数据进行同步，并将移位结果输送到普通指令模块和优化指令模块；

所述普通指令模块用由移位模块的结果组合产生指令提供给FLASH内的存储单元和地址产生电路（3）；

所述优化指令模块用所述外部传输时钟信号SCK上升沿对移位模块的结果组成的组合进行锁存，并将指令结果提供给FLASH内的存储单元和地址产生电路（3）；

所述移位模块包括第四D触发器、第五D触发器、第六D触发器、第七D触发器、第四选择器、第五选择器、第六选择器和第七选择器，每个D触发器的CLK 端直接连接所述外部传输时钟信号SCK，第四D触发器的D端连接第四选择器的Y端，第五D触发器的D端连接第五选择器的Y端，第六D触发器的D端连接第六选择器的Y端，第七D触发器的D端连接第七选择器的Y端，而第四D触发器的Q端连接第四选择器的A端与第五选择器的B端，第五D触发器的Q端连接第五选择器的A端与第六选择器的B端，第六D触发器的Q端连接第六选择器的A端与第七选择器的B端，第七D触发器的Q端连接第七选择器的A端；而第五选择器B端连接输入数据信号data，所有选择器的sel端连接内部计数器产生的选择是否为有效指令数据的控制信号；同时，每个D触发器的Q端连接普通指令模块的第一组合逻辑单元；而每个选择器的Y端连接优化指令模块的第二组合逻辑单元；

所述普通指令模块由第一组合逻辑单元组成，所述第一组合逻辑单元的结果提供给FLASH内的存储单元和地址产生电路（3）；

所述优化指令模块由第二组合逻辑单元和第八D触发器组成，所述第二组合逻辑单元输入端连接移位模块所有选择器的Y端；第二组合单元的结果连接第八D触发器，第八D触发器的Q端提供给FLASH内的存储单元和地址产生电路（3）。

2.根据权利要求1所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述SPI接口模块（1）包括接收外部传输的指令数据和地址数据的SPI输入接口输出从FLASH内的存储单元读取的数据的SPI输出接口。

3.根据权利要求1所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述SPI接口模块（1）接收的外部传输的数据包括外部传输时钟信号SCK和输入数据信号。

4.根据权利要求3所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述SPI接口模块（1）接收的外部传输时钟信号SCK包括在所述外部传输时钟信号SCK的上升沿输入的第一位数据，以及在进行移位处理后在之后的所述外部传输时钟信号SCK的上升沿依次输入的其他位数据。

5.根据权利要求1所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述地址产生电路（3）接收和解析外部通过SPI接口模块（1）传输的地址数据，在外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第一组结果，同时将结果送到FLASH内的存储单元中；并在之后的外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第二组结果，同时将结果送到FLASH内的存储单元中；在之后的外部传输时钟信号SCK的上升沿对输入信号进行采样，并移位得到第三组结果，同时将结果送到FLASH内的存储单元中。

6.根据权利要求5所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述地址产生电路（3）包括并联连接的第一组地址产生电路、第二组地址产生电路和第三组地址产生电路：

第一组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第一组地址数据输入结果；

第二组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第二组地址数据输入结果；

第三组地址产生电路，用于在外部传输时钟信号SCK的上升沿对输入数据信号采样，得到第三组地址数据输入结果。

7.根据权利要求6所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述第一组地址产生电路包括第一D触发器、第二D触发器、第三D触发器、第一选择器、第二选择器和第三选择器，每个D触发器的CLK端直接连接所述外部传输时钟信号SCK，第一D触发器的D端连接第一选择器的Y端，第二D触发器的D端连接第二选择器的Y端，第三D触发器的D端连接第三选择器的Y端；而第一D触发器的Q端连接第一选择器的A端与第二选择器的B端，第二D触发器的Q端连接第二选择器的A端与第三选择器的B端，第三D触发器的Q端连接第三选择器的A端，第三 D触发器的Q端作为地址的最高位送给FLASH内的存储单元，第二D触发器的Q端作为地址的次高位送给FLASH内的存储单元，第一D触发器的Q端作为地址的低位送给FLASH内的存储单元，而第一选择器B端连接输入数据信号data，所有选择器的sel端连接内部计数器产生的选择是否为有效地址数据的控制信号；所述第二组地址产生电路和第三组地址产生电路的结构与第一组地址产生电路的结构一致。

8.根据权利要求7所述的应用于FLASH的高速SPI指令应答电路，其特征在于，所述优化指令模块设置两个，两个优化指令模块的结构一致。

Images