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CN111490104A - 嵌入式dram的使用间隔物材料的隔离间隙填充工艺 - Google Patents

嵌入式dram的使用间隔物材料的隔离间隙填充工艺 Download PDF

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CN111490104A
CN111490104A CN201911374497.2A CN201911374497A CN111490104A CN 111490104 A CN111490104 A CN 111490104A CN 201911374497 A CN201911374497 A CN 201911374497A CN 111490104 A CN111490104 A CN 111490104A
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Abstract

本文公开的实施例包括晶体管和形成这种晶体管的方法。在实施例中，晶体管可以包括：半导体沟道，具有第一表面和与第一表面相对的第二表面。在实施例中，源电极可以接触半导体沟道的第一表面，漏电极可以接触半导体沟道的第一表面。在实施例中，栅极电介质可以在半导体沟道的第二表面上方，栅电极可以通过栅极电介质与半导体沟道隔开。在实施例中，隔离沟槽可以与半导体沟道相邻。在实施例中，隔离沟槽包括隔离填充材料以及衬在隔离沟槽的表面的间隔物。

Description

嵌入式DRAM的使用间隔物材料的隔离间隙填充工艺
技术领域
本公开内容的实施例属于半导体结构和处理的领域，具体而言，涉及在隔离间隙中利用间隔物材料的嵌入式DRAM。
背景技术
在微电子工业中朝着增加的密度和小型化的驱动已经导致了许多进步。一个进步是在后端工序(BEOL)叠层中包含存储器组件。例如，嵌入式DRAM(e-DRAM)晶体管可以包括在BEOL叠层中。当隔离间隙填充材料用于将相邻的e-DRAM晶体管彼此隔离时，出现了对e-DRAM工艺的关键性挑战之一。特别地，隔离间隙填充材料毯覆式沉积在器件上方。这样，间隙填充材料除了覆盖未设置e-DRAM器件的区域之外还填充e-DRAM晶体管之间的隔离沟槽。
这产生了几个问题。一个问题是用于使隔离间隙填充材料凹陷的蚀刻化学物质也侵蚀e-DRAM晶体管的半导体薄膜材料。另外，还需要从未设置e-DRAM晶体管的区域去除隔离间隙填充材料，使得金属和/或过孔干法蚀刻工艺可以着落在下面的金属层上。如果间隙填充材料仍然存在于这些区域中，则阻挡金属和/或过孔干法蚀刻工艺，并且可能导致金属开放问题。因此，当前的方法是使用光刻图案化来选择性地从器件的非e-DRAM区域去除隔离间隙填充材料。光刻图案化操作昂贵且耗时，因此在可能的情况下避免它们是有益的。
附图说明
图1是根据实施例的半导体管芯的后端工序(BEOL)叠层的一部分的透视图，其示出了嵌入式DRAM(e-DRAM)阵列区域和逻辑区域。
图2A是根据实施例的包括具有间隔物的隔离沟槽的e-DRAM晶体管的横截面图。
图2B是根据实施例的包括沿着侧壁表面的间隔物的示例性e-DRAM叠层的横截面图。
图3A是根据实施例的已图案化以形成多个隔离沟槽的e-DRAM阵列的横截面图。
图3B是根据实施例的在暴露表面上方形成间隔物之后的e-DRAM阵列的横截面图。
图3C是根据实施例的在将沟槽填充材料设置到隔离沟槽中之后的e-DRAM阵列的横截面图。
图3D是根据实施例的在使沟槽填充材料凹陷之后的e-DRAM阵列的横截面图。
图3E是根据实施例的在利用注入工艺使间隔物的暴露部分改性之后的e-DRAM阵列的横截面图。
图3F是根据实施例的在去除间隔物的暴露部分之后的e-DRAM阵列的横截面图。
图3G是根据实施例的在e-DRAM阵列上方形成层间电介质(ILD)之后的e-DRAM阵列的横截面图。
图3H是根据实施例的在将源极和漏极开口形成到e-DRAM叠层中之后的e-DRAM阵列的横截面图。
图3I是根据实施例的在e-DRAM阵列上方形成导电材料之后的横截面图。
图3J是根据实施例的在将导电材料平坦化以形成源电极和漏电极之后的e-DRAM阵列的横截面图。
图4示出了根据本公开内容的实施例的一个实施方式的计算设备。
图5是实现本公开内容的一个或多个实施例的中介层。
具体实施方式
本文描述的实施例包括：嵌入式DRAM(e-DRAM)器件，其包括沿隔离间隙的间隔物材料；以及形成这种器件的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料方案，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他情况下，为了不会不必要地使本公开内容的实施例难以理解，没有详细描述诸如集成电路设计布局的公知特征。此外，应了解，图中所示的各种实施例是说明性表示，并不一定是按比例绘制的。
某些术语也可以仅出于参考目的在以下描述中使用，因此不旨在是限制性的。例如，诸如“上”、“下”、“上方”、“下方”、“底部”和“顶部”的术语指的是所参考的附图中的方向。诸如“前”、“后”、“后部”和“侧”的术语描述了部件的部分在一致但任意的参考系内的取向和/或位置，这通过参考描述所讨论的部件的文本和相关附图而变得清楚。这样的术语可以包括上面具体提到的词语、其派生词和类似含义的词语。
如上所述，当前使用光刻图案化操作来制造e-DRAM器件，以从非e-DRAM区域(本文也称为逻辑区域)清除隔离间隙填充材料。这些工艺增加了制造这种器件的成本。因此，本文公开的实施例包括具有可改性的抗蚀刻性的间隔层。在实施例中，可以在沉积隔离间隙填充材料之前沉积间隔物。在使间隙填充材料凹陷之后，间隔物保持在隔离沟槽中被覆盖，但是间隔物在其他区域上方(例如，在逻辑区域上方)的部分被暴露。然后可以处理间隔物的暴露部分以增加间隔物的蚀刻速率，并且随后蚀刻掉而无需光刻图案化。因此，本文公开的实施例允许降低制造具有e-DRAM阵列的半导体管芯的成本，因为与上述先前的实施方式相比，省略了光刻图案化操作。
现在参考图1，示出了根据实施例的半导体管芯100的一部分的透视图。在实施例中，示出了半导体管芯100的后端工序(BEOL)叠层的一部分。例如，金属层104(其可以包括多个金属互连)可以形成在其他BEOL层(例如，层间电介质(ILD)和其他金属层)上方。在其他实施例中，金属层104可以是BEOL叠层的第一金属层104，并且半导体衬底(未示出)可以位于金属层104下方。在实施例中，半导体衬底通常包括晶圆或者硅或另一种半导体材料的其他片材。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)，以及由其他半导体材料形成的类似衬底，例如包括锗、碳或III-V族材料的衬底。
在实施例中，如在整个本说明书中也使用的，金属层104或互连线材料(和过孔材料)由一个或多个金属或其他导电结构组成。常见的示例是使用铜线和结构，其可以包括或不包括铜和周围ILD材料之间的阻挡层。如本文所用，术语金属包括多种金属的合金、叠层和其他组合。例如，金属层104可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)，不同金属或合金的叠层等。因此，互连线、金属层和/或过孔可以是单个材料层，或者可以由几个层形成，包括导电衬垫层和填充层。可以使用任何合适的沉积工艺，例如电镀、化学气相沉积(CVD)或物理气相沉积(PVD)来形成互连线。在实施例中，互连线由导电材料构成，例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、导线、线路、金属或简称为互连。
在实施例中，可以在金属层104上形成ILD 105。ILD 105可以是本领域已知的任何合适的电介质材料。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅氧化物、硅的氟化氧化物、碳掺杂的硅氧化物、本领域中已知的各种低k电介质材料及其组合。例如，ILD材料可以通过诸如CVD、PVD的技术或其他沉积方法形成。
在实施例中，可以在ILD 105上方形成第二金属层106(其可以包括多个金属互连)。在实施例中，可以在第二金属层106上方形成蚀刻停止层107。在实施例中，e-DRAM器件140的阵列可以位于半导体管芯100的e-DRAM区域120中。在实施例中，逻辑区域130可以邻近e-DRAM区域120定位。逻辑区域130可以没有e-DRAM器件140。在特定实施例中，逻辑区域130可以位于半导体衬底(未示出)上的逻辑晶体管上方。因此，在实施例中，逻辑区域130中的层仅包括典型的BEOL叠层材料(例如，ILD(诸如ILD135和105)蚀刻停止层(例如，蚀刻停止层107)和金属层(例如，金属层104和106))。这允许实现传统的图案化和沉积工艺，以便提供与逻辑晶体管的电连接。如下面将关于工艺流程更详细地描述的，本文公开的实施例提供了一种形成e-DRAM晶体管而无需光刻图案化来清除不相容材料的逻辑区域的方法。
现在参考图2A，示出了根据实施例的e-DRAM晶体管240的横截面图。在实施例中，e-DRAM晶体管240可以位于半导体管芯的BEOL叠层中。例如，e-DRAM晶体管240可以位于ILD205和金属层206上方。在所示实施例中，在金属层206和ILD 205之间示出了阻挡层208。在实施例中，蚀刻停止层207可以位于金属层206上方。
在实施例中，e-DRAM晶体管240可以包括栅电极242。在实施例中，栅电极242位于蚀刻停止层207上方。栅电极242可以通过过孔209电耦合到金属层206。在实施例中，例如，栅电极242可以包括多种材料，例如多晶硅、氮化硅、碳化硅，或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。
在实施例中，栅极电介质243可以位于栅电极242上方。栅极电介质243可以是例如任何合适的氧化物，例如二氧化硅或高k栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸锌铅。在一些实施例中，可以在栅极电介质层243上执行退火工艺，以在使用高k材料时改善其质量。
在实施例中，半导体沟道244可以位于栅极电介质243上方。在实施例中，半导体沟道244可以是任何合适的半导体材料。例如，半导体沟道244可以是非晶的或多晶的。在实施例中，半导体沟道244可以包括半导体氧化物材料，例如但不限于ZnO、Al2O5Zn2掺杂铝的ZnO(AZO)、InZnO(IZO)、铟锡氧化物(ITO)、InZnO、In2O3、Ga2O3、InGaZnO，包括其他III-V族材料的半导体材料，半导体材料的组合(例如，合金或叠层)等。在实施例中，可以在半导体沟道244上方形成保护层247。例如，保护层247可以是氧化物、氮化物等。在实施例中，可以在保护层247上方形成覆盖层246。例如，覆盖层246可以是ILD材料，例如氧化物或氮化物。
在实施例中，源电极245和漏电极248可以穿过覆盖层246以接触半导体沟道244。在实施例中，源电极245和漏电极可以包括导电材料或导电材料的叠层，如本领域已知的。例如，在图2A中，源电极245包括第一金属层245A和第二金属层245B，并且漏电极248包括第一金属层248A和第二金属层248B。
在实施例中，e-DRAM晶体管240可以通过隔离沟槽250与相邻的e-DRAM晶体管电隔离。隔离沟槽250可以是适合于电隔离e-DRAM晶体管240以便防止串扰或使串扰最小化的材料。例如，隔离沟槽250可以包括氧化物，例如AlOx。在实施例中，隔离沟槽250可以从蚀刻停止层207延伸直到源电极245和漏电极248的顶表面。
在实施例中，隔离沟槽250可以衬有间隔物252。间隔物252可以是具有可以被调节的蚀刻选择性的材料。如下面将更详细描述的，间隔物252可以是如下的材料：在第一状态中耐受用于去除隔离沟槽材料250的蚀刻化学物质，然后能够在被处理(例如，通过注入工艺)后用蚀刻化学物质去除，所述处理将间隔物252改变为第二状态。在实施例中，保持衬垫隔离沟槽材料250的间隔物252的部分处于第一状态。即，图2中所示的间隔物252是未处理的间隔物。例如，间隔物252可以包括铪和氧。在实施例中，间隔物252可以包括SiN、SiOxNy、SiCxOyNz、ZrOx或任何其他电介质材料。
在实施例中，间隔物252可以直接接触e-DRAM晶体管240的侧壁表面249。例如，间隔物252可以直接接触源电极245、漏电极248、半导体沟道244、栅极电介质243和栅电极242的侧壁表面。在实施例中，间隔物252也可以接触蚀刻停止层207的表面。在实施例中，间隔物252的厚度可以小于10nm、小于5nm或小于3nm。在实施例中，侧壁表面249的剖面可以不与下面的层正交。即，侧壁表面249的剖面可以是锥形的、倾斜的等。在其他实施例中，侧壁表面249的剖面可以是基本垂直的。
现在参考图2B，示出了根据实施例的e-DRAM晶体管240的显微图的横截面图。如图所示，沿着e-DRAM晶体管240的侧壁表面249形成间隔物252。具体地，间隔物252可以形成为与栅电极243、栅极电介质242、半导体沟道244和覆盖层246的侧壁直接接触。尽管未在图2B中示出，但应理解，可以将源电极和漏电极制造到覆盖层246中(类似于图2A中所示)。在这种情况下，间隔物252于是可以接触源电极和漏电极的侧壁表面。如图2B所示，从覆盖层246的顶表面216去除，并从蚀刻停止层207的顶表面上方去除了间隔物252。在以下关于图3A-3J更详细地描述用于从这些区域选择性地去除间隔物252的过程。
现在参考图3A-3J，一系列横截面图示出了在e-DRAM区域320中制造e-DRAM器件阵列同时保持逻辑区域330没有e-DRAM层而无需图案化的过程。
现在参考图3A，示出了根据实施例的半导体管芯300的BEOL叠层的一部分的横截面图。在实施例中，半导体管芯300包括逻辑区域330和e-DRAM阵列区域320。在图3A中，ILD305被示为最底层。然而，应当理解，可以在ILD 305下方形成额外的ILD层、金属层和半导体衬底。在实施例中，可以在ILD 305上方形成蚀刻停止层307。
在e-DRAM阵列区域320中，形成多个e-DRAM叠层360。在实施例中，可以通过穿过各种层(例如，穿过覆盖层346、保护层347、沟道层344、栅极电介质层343和栅电极层342)形成多个沟槽351来制造多个e-DRAM叠层360。在实施例中，e-DRAM叠层360的侧壁表面349可以是非垂直的。即，侧壁表面349可具有锥形或倾斜剖面。在其他实施例中，侧壁表面349可具有基本垂直的剖面。
在实施例中，每个e-DRAM叠层360中的栅电极342可以电耦合到形成在蚀刻停止层307下方的金属层(例如，金属迹线306和阻挡层308)。例如，过孔309可以将每个栅电极342电耦合到金属迹线306。
现在参考图3B，示出了在暴露表面上方形成间隔层352之后的半导体管芯300的横截面图。在实施例中，利用共形沉积工艺沉积间隔层352。因此，在实施例中，间隔层352沉积在所有暴露表面上。例如，间隔层352形成在e-DRAM叠层360的侧壁表面349上方，覆盖层346的顶表面316上方以及蚀刻停止层307的表面317的暴露部分上方。在实施例中，间隔层352沉积在e-DRAM阵列区域320和逻辑区域330上方。
在实施例中，间隔层352可以具有10nm或更小、5nm或更小，或3nm或更小的厚度。可以利用合适的共形沉积工艺沉积间隔层352。例如，可以利用CVD工艺、ALD工艺等沉积间隔层352。在实施例中，间隔层352可以包括对用于在后续处理操作中去除隔离层的蚀刻化学物质具有高抗蚀刻性的材料。例如，间隔层352可以对湿法蚀刻化学物质(例如稀HF(DHF))具有高抗蚀刻性。此外，间隔层352可以包括可以被改性以降低间隔层352的抗蚀刻性的材料，如下面将更详细地描述的。在特定实施例中，间隔层352可以包括氧化铪。
现在参考图3C，沉积隔离沟槽层350之后的横截面图。在实施例中，隔离沟槽层350可以是适合于电隔离相邻e-DRAM叠层360的材料。具体地，可以利用毯覆式沉积工艺沉积隔离沟槽层350。因此，隔离沟槽层350可以填充e-DRAM叠层360之间的沟槽351，并且还可以沉积在逻辑区域330中的间隔层352上方。在所示的工艺流程中，示出了单个沉积工艺以形成隔离沟槽层350。然而，应当理解，可以利用第一沉积工艺(例如，共形沉积工艺)和第二沉积工艺来形成隔离沟槽层350，以便提供沟槽351的更好的间隙填充。在实施例中，隔离沟槽层350可以是任何合适的氧化物，例如氧化铝。
现在参考图3D，示出了根据实施例的在使隔离沟槽层350凹陷之后的横截面图。在实施例中，可以利用蚀刻工艺使隔离沟槽层350凹陷，例如利用湿法蚀刻工艺。例如，湿法蚀刻工艺可以包括蚀刻化学物质，例如DHF。在实施例中，蚀刻工艺从逻辑区域330清除隔离沟槽层350。此外，使隔离沟槽层350凹陷，使得隔离沟槽层350的顶表面353位于形成在覆盖层316的顶表面上方的间隔层352的顶表面下方。由于间隔层352耐受用于使隔离沟槽层350凹陷的蚀刻化学物质，因此在蚀刻工艺期间保护e-DRAM叠层360免受损坏。
此时，间隔层352的部分现在被暴露。特别地，需要去除间隔层352的暴露部分(例如，在逻辑区域330中的蚀刻停止表面317上方以及覆盖层346的顶表面316上方)以继续标准处理以便完成器件的制造。以前，如上所述，需要实施光刻图案化操作以清除任何不兼容层的逻辑区域330。然而，本文公开的实施例包括毯覆表面处理，其可用于使间隔层352的暴露部分改性。
现在参考图3E，显示了根据实施例的处理过程的横截面图。在实施例中，处理过程可以包括离子注入操作。例如，如箭头371所示，将离子注入到器件300的暴露表面中。在实施例中，离子可以包括硅(Si)、硼(B)、碳(C)和氟(F)中的一种或多种。将离子371注入到间隔层352中降低了间隔层352的抗蚀刻性。特别地，改性的间隔层352现在可以易受湿法蚀刻化学物质(例如DHF)的影响。如图所示，仅间隔层352的部分经受离子注入。特别地，隔离沟槽层350保护沟槽351中的间隔层352不被改性。因此，间隔层352由隔离沟槽层350保护的部分的抗蚀刻性仍然保留以继续保护e-DRAM叠层360的侧壁349。
现在参考图3F，示出了根据实施例的在去除间隔层352的经改性部分之后的横截面图。在实施例中，可以利用湿法蚀刻工艺去除间隔层352的部分，例如使用DHF蚀刻化学物质。因此，逻辑区域330现在被清除掉用于制造e-DRAM晶体管的任何材料层，而不需要光刻图案化操作。在实施例中，也可以暴露覆盖层346的顶表面316，以允许随后的处理操作以形成源电极和漏电极。
现在参考图3G，示出了根据实施例的在沉积并凹陷第二ILD层335之后的横截面图。在实施例中，第二ILD层335可以是任何合适的低k ILD材料，例如上面描述的那些。此时，逻辑区域330现在与普通金属/过孔叠层相同。因此，可以根据标准处理操作实施进一步处理(例如，金属互连和过孔形成)。
现在参考图3H，示出了根据实施例的在为源电极和漏电极形成开口377之后的e-DRAM阵列区域320的横截面图。在实施例中，可以穿过第二ILD 335、覆盖层346和保护层347的部分形成开口377，以暴露半导体沟道344的表面。在实施例中，可以利用本领域已知的标准光刻图案化和蚀刻操作形成开口377。
现在参考图3I，在器件上方形成导电层378之后的e-DRAM区域320的横截面图。在所示实施例中，示出了单个导电层378。然而，应当理解，可以使用一个或多个附加导电层(例如，阻挡层、功函数层等)。
现在参考图3J，示出了根据实施例的在抛光金属层378之后的e-DRAM区域320的横截面图。在实施例中，抛光使金属层378凹陷以在覆盖层316的相对侧上限定源电极345和漏电极348。在图3J中的凹陷之后，半导体管芯300的制造可以继续进行标准BEOL处理以便根据需要提供导电布线。
尽管关于选择操作详细描述了制造e-DRAM晶体管的前述方法，但是应当理解，用于制造的附加或中间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平坦化(例如化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平坦化停止层的使用，或微电子元件制造的任何其他相关操作。而且，应当理解，针对先前处理流程描述的处理操作可以以替代顺序实施，不需要执行每个操作或者可以执行附加处理操作或两者。
在实施例中，如在整个本说明书中也使用的，使用193nm浸没式光刻(i193)、极紫外(EUV)光刻或电子束直写(EBDW)光刻等来执行光刻操作。可以使用正性或负性抗蚀剂。在实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆(ARC)层和光致抗蚀剂层组成的三层掩模。在特定的这种实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，抗反射涂覆层是硅ARC层。
本文公开的实施例可用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域已知的各种电子设备中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都有可能使用本文公开的方法制造。
图4示出了根据本公开内容实施例的一个实施方式的计算设备400。计算设备400容纳板402。板402可以包括多个部件，包括但不限于，处理器404和至少一个通信芯片406。处理器404物理且电耦合到板402。在一些实施方式中，至少一个通信芯片406也物理且电耦合到板402。在进一步的实施方式中，通信芯片406是处理器404的一部分。
取决于其应用，计算设备400可以包括其他部件，其可以或可以不物理且电耦合到板402。这些其他部件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、紧致盘(CD)、数字多用途盘(DVD)等等)。
通信芯片406实现了无线通信，用于往来于计算设备400传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片406可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备400可以包括多个通信芯片406。例如，第一通信芯片406可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片406可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备400的处理器404包括封装在处理器404内的集成电路管芯。在实施例中，处理器的集成电路管芯包括具有沿侧壁表面的间隔物的e-DRAM晶体管，如本文所述的。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片406也包括封装在通信芯片406内的集成电路管芯。在实施例中，通信芯片的集成电路管芯包括具有沿侧壁表面的间隔物的e-DRAM晶体管，如本文所述的。
在进一步的实施方式中，容纳在计算设备400中的另一个部件可以包含集成电路管芯，其包括具有沿侧壁表面的间隔物的e-DRAM晶体管，如本文所述的。
在各种实施方式中，计算设备400可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备400可以是处理数据的任何其他电子设备。
图5示出了包括本公开内容的一个或多个实施例的中介层500。中介层500是用于将第一衬底502桥接到第二衬底504的居间衬底。第一衬底502可以是例如集成电路管芯。第二衬底504可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层500的目的是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，中介层500可以将集成电路管芯耦合到随后可耦合到第二衬底504的球栅阵列(BGA)506。在一些实施例中，第一衬底502和第二衬底504附接到中介层500的相反侧。在其他实施例中，第一衬底502和第二衬底504附接到中介层500的同一侧。在另外的实施例中，三个或更多个衬底通过中介层500相互连接。
中介层500可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，中介层可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。
中介层可以包括金属互连508和过孔510，包括但不限于穿硅过孔(TSV)512。中介层500还可以包括嵌入器件514，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在中介层500上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。根据本公开内容的实施例，本文公开的装置或过程可以用于制造中介层500。
因此，本公开内容的实施例包括半导体管芯，半导体管芯包括具有沿侧壁表面的间隔物的e-DRAM晶体管，以及所得到的结构。
本公开内容的实施例的所示实施方式的上述描述(包括摘要中所描述的内容)并非旨在是穷举的或将本公开内容限制于所公开的精确形式。尽管出于例证性目的在此说明了本公开内容的特定实施例和示例，但是如相关领域的技术人员将认识到的，在本公开内容的范围内可以进行各种等同修改。
根据以上详细描述，可以对本公开内容做出这些修改。以下权利要求中使用的术语不应被解释为将本公开内容限制于说明书和权利要求中公开的具体实施方式。相反，本公开内容的范围完全由以下权利要求确定，所述权利要求应根据权利要求解释的既定原则来解释。
示例1：一种晶体管，包括：半导体沟道，具有第一表面和与第一表面相对的第二表面；源电极，耦合到半导体沟道的第一表面；漏电极，耦合到半导体沟道的第一表面；栅极电介质，在半导体沟道的第二表面上方；栅电极，通过栅极电介质与半导体沟道隔开；以及隔离沟槽，与半导体沟道相邻，隔离沟槽包括隔离填充材料以及衬在隔离沟槽的表面的间隔物。
示例2：示例1的晶体管，其中，间隔物直接接触沟道的第三表面，其中，沟道区的第三表面将第一表面耦合到第二表面。
示例3：示例1或示例2的晶体管，其中，隔离沟槽与沟道区、栅极电介质和栅电极的表面相邻。
示例4：示例1-3的晶体管，其中，晶体管位于半导体管芯的后端工序(BEOL)叠层中。
示例5：示例1-4的晶体管，其中，晶体管是嵌入式DRAM晶体管。
示例6：示例1-5的晶体管，其中，间隔物包括铪和氧。
示例7：示例1-6的晶体管，其中，半导体沟道是氧化物半导体。
示例8：示例1-7的晶体管，其中，隔离沟槽的表面具有锥形剖面。
示例9：示例1-8的晶体管，其中，间隔物具有小于约5nm的厚度。
示例10：一种半导体管芯，包括：多个逻辑晶体管，在半导体衬底上；后端工序(BEOL)叠层，在半导体衬底上方，其中，BEOL叠层包括多个逻辑晶体管上方的逻辑区域以及与逻辑区域相邻的嵌入式DRAM区域，其中，嵌入式DRAM区域包括：嵌入式DRAM晶体管阵列，其中，每个嵌入式DRAM晶体管通过隔离沟槽彼此隔离，其中，隔离沟槽包括隔离填充材料以及衬在隔离沟槽的表面的间隔物。
示例11：示例10的半导体管芯，其中，每个隔离沟槽中的间隔物直接接触DRAM晶体管的半导体沟道的表面。
示例12：示例10或示例11的半导体管芯，其中，间隔物包括铪和氧。
示例13：示例10-12的半导体管芯，其中，间隔物具有约5nm或更小的厚度。
示例14：示例10-13的半导体管芯，其中，嵌入式DRAM晶体管各自包括薄膜半导体沟道，并且其中，BEOL的逻辑区域不包括任何薄膜半导体材料。
示例15：示例10-14的半导体管芯，其中，每个嵌入式DRAM晶体管包括：半导体沟道，具有第一表面和与第一表面相对的第二表面；源电极，接触半导体沟道的第一表面；漏电极，接触半导体沟道的第一表面；栅极电介质，在半导体沟道的第二表面上方；以及栅电极，通过栅极电介质与半导体沟道隔开。
示例16：示例10-15的半导体管芯，其中，隔离沟槽与半导体沟道相邻，并且其中，间隔物直接接触半导体沟道。
示例17：示例10-16的半导体管芯，其中，沟槽的剖面是锥形的。
示例18：一种形成半导体器件的方法，包括：在半导体管芯的后端工序(BEOL)叠层中的蚀刻停止层上方形成晶体管叠层，其中，晶体管叠层包括：栅电极；栅电极上方的栅极电介质；栅极电介质上方的半导体沟道；和半导体沟道上方的覆盖层；穿过晶体管叠层形成隔离沟槽；在隔离沟槽的表面上方、覆盖层上方和蚀刻停止层上方形成间隔层；用填充材料填充隔离沟槽；使填充材料凹陷以使覆盖层上方和蚀刻停止层上方的间隔层暴露；处理间隔层，其中，处理间隔层改变间隔层的抗蚀刻性；去除间隔层的暴露部分；在晶体管叠层和蚀刻停止层上方形成层间电介质(ILD)。
示例19：示例18的方法，还包括：形成穿过ILD和覆盖层的源极和漏极开口；在源极和漏极开口中形成源电极和漏电极。
示例20：示例18或示例19的方法，其中，源电极和漏电极的侧壁表面接触间隔层。
示例21：示例18-20的方法，其中，间隔物包括氧化铪。
示例22：示例18-21的方法，其中，处理间隔层包括：将掺杂剂注入间隔层中。
示例23：示例18-22的方法，其中，掺杂剂是硅、硼、碳或氟。
示例24：一种计算系统，包括：主板；半导体管芯，电耦合到主板，其中，半导体管芯包括：半导体衬底上的多个逻辑晶体管；半导体衬底上方的后端工序(BEOL)叠层，其中，BEOL叠层包括多个逻辑晶体管上方的逻辑区域，以及与逻辑区域相邻的嵌入式DRAM区域，其中，嵌入式DRAM区域包括：嵌入式DRAM晶体管阵列，其中，每个嵌入式DRAM晶体管通过隔离沟槽彼此隔离，其中，隔离沟槽包括衬在隔离沟槽的表面的间隔物，以及填充隔离沟槽的隔离填充材料。
示例25：示例24的计算系统，其中，计算系统是膝上型电脑、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。

Claims (25)

1.一种晶体管，包括：
半导体沟道，具有第一表面和与所述第一表面相对的第二表面；
源电极，耦合到所述半导体沟道的第一表面；
漏电极，耦合到所述半导体沟道的第一表面；
栅极电介质，位于所述半导体沟道的第二表面上方；
栅电极，通过所述栅极电介质与所述半导体沟道隔开；以及
隔离沟槽，与所述半导体沟道相邻，所述隔离沟槽包括隔离填充材料以及衬在所述隔离沟槽的表面的间隔物。
2.根据权利要求1所述的晶体管，其中，所述间隔物直接接触所述沟道的第三表面，其中，所述沟道区的第三表面将所述第一表面耦合到所述第二表面。
3.根据权利要求1或2所述的晶体管，其中，所述隔离沟槽与所述沟道区、所述栅极电介质和所述栅电极的表面相邻。
4.根据权利要求1或2所述的晶体管，其中，所述晶体管位于半导体管芯的后端工序(BEOL)叠层中。
5.根据权利要求1或2所述的晶体管，其中，所述晶体管是嵌入式DRAM晶体管。
6.根据权利要求1或2所述的晶体管，其中，所述间隔物包括铪和氧。
7.根据权利要求1或2所述的晶体管，其中，所述半导体沟道是氧化物半导体。
8.根据权利要求1或2所述的晶体管，其中，所述隔离沟槽的表面具有锥形剖面。
9.根据权利要求1或2所述的晶体管，其中，所述间隔物具有小于约5nm的厚度。
10.一种半导体管芯，包括：
多个逻辑晶体管，位于半导体衬底上；
后端工序(BEOL)叠层，位于所述半导体衬底上方，其中，所述BEOL叠层包括所述多个逻辑晶体管上方的逻辑区域以及与所述逻辑区域相邻的嵌入式DRAM区域，其中，所述嵌入式DRAM区域包括：
嵌入式DRAM晶体管的阵列，其中，每个所述嵌入式DRAM晶体管通过隔离沟槽彼此隔离，其中，所述隔离沟槽包括隔离填充材料以及衬在所述隔离沟槽的表面的间隔物。
11.根据权利要求10所述的半导体管芯，其中，每个所述隔离沟槽中的间隔物直接接触所述DRAM晶体管的半导体沟道的表面。
12.根据权利要求10或11所述的半导体管芯，其中，所述间隔物包括铪和氧。
13.根据权利要求10或11所述的半导体管芯，其中，所述间隔物具有约5nm或更小的厚度。
14.根据权利要求10或11所述的半导体管芯，其中，所述嵌入式DRAM晶体管各自包括薄膜半导体沟道，并且其中，所述BEOL的逻辑区域不包括任何所述薄膜半导体材料。
15.根据权利要求10或11所述的半导体管芯，其中，每个嵌入式DRAM晶体管包括：
半导体沟道，具有第一表面和与所述第一表面相对的第二表面；
源电极，耦合到所述半导体沟道的第一表面；
漏电极，耦合到所述半导体沟道的第一表面；
栅极电介质，位于所述半导体沟道的第二表面上方；以及
栅电极，通过所述栅极电介质与所述半导体沟道隔开。
16.根据权利要求15所述的半导体管芯，其中，所述隔离沟槽与所述半导体沟道相邻，并且其中，所述间隔物直接接触所述半导体沟道。
17.根据权利要求10或11所述的半导体管芯，其中，所述沟槽的剖面是锥形的。
18.一种形成半导体器件的方法，包括：
在半导体管芯的后端工序(BEOL)叠层中的蚀刻停止层上方形成晶体管叠层，其中，所述晶体管叠层包括：
栅电极；
栅极电介质，位于所述栅电极上方；
半导体沟道，位于所述栅极电介质上方；以及
覆盖层，位于所述半导体沟道上方；
穿过所述晶体管叠层形成隔离沟槽；
在所述隔离沟槽的表面上方、所述覆盖层上方和所述蚀刻停止层上方形成间隔层；
用填充材料填充所述隔离沟槽；
使所述填充材料凹陷以使所述覆盖层上方和所述蚀刻停止层上方的间隔层暴露；
处理所述间隔层，其中，处理所述间隔层改变所述间隔层的抗蚀刻性；
去除所述间隔层的暴露部分；以及
在所述晶体管叠层和所述蚀刻停止层上方形成层间电介质(ILD)。
19.根据权利要求18所述的方法，还包括：
穿过所述ILD和所述覆盖层形成源极和漏极开口；以及
在所述源极和漏极开口中形成源电极和漏电极。
20.根据权利要求19所述的方法，其中，所述源电极和所述漏电极的侧壁表面接触所述间隔层。
21.根据权利要求18、19或20所述的方法，其中，所述间隔物包括氧化铪。
22.根据权利要求18、19或20所述的方法，其中，处理所述间隔层包括：
将掺杂剂注入所述间隔层中。
23.根据权利要求22所述的方法，其中，所述掺杂剂是硅、硼、碳或氟。
24.一种计算系统，包括：
主板；
半导体管芯，电耦合到所述主板，其中，所述半导体管芯包括：
半导体衬底上的多个逻辑晶体管；
所述半导体衬底上方的后端工序(BEOL)叠层，其中，所述BEOL叠层包括所述多个逻辑晶体管上方的逻辑区域以及与所述逻辑区域相邻的嵌入式DRAM区域，其中，所述嵌入式DRAM区域包括：
嵌入式DRAM晶体管的阵列，其中，每个所述嵌入式DRAM晶体管通过隔离沟槽彼此隔离，其中，所述隔离沟槽包括隔离填充材料以及衬在所述隔离沟槽的表面的间隔物。
25.根据权利要求24所述的计算系统，其中，所述计算系统是膝上型电脑、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。
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