CN111435835B

CN111435835B - 开关电容电路以及模拟转数字转换装置

Info

Publication number: CN111435835B
Application number: CN202010022978.3A
Authority: CN
Inventors: 黄诗雄; 陈志龙
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2019-01-11
Filing date: 2020-01-09
Publication date: 2023-04-07
Anticipated expiration: 2040-01-09
Also published as: TW202027426A; US20200228128A1; CN111435835A; US10763875B2; TWI707546B

Abstract

本申请涉及开关电容电路以及模拟转数字转换装置。开关电容电路包含一第一电容、一第二电容以及一开关电路。第一电容用以接收一第一信号。第二电容用以接收一第二信号。开关电路用以依据至少一时钟信号选择性地将第一电容以及第二电容耦接至一量化器的一输入端。在开关电路处于一第一配置时，第一电容用以存储第一信号且第二电容用以存储第二信号。在开关电路处于一第二配置时，第一电容以及第二电容串联地堆叠，以将第一信号以及第二信号的一结合传输至量化器的输入端。

Description

开关电容电路以及模拟转数字转换装置

技术领域

本公开中所述实施例内容涉及一种开关电容电路，特别涉及一种用以提供噪声塑形(noise-shaping)功能的开关电容电路以及模拟转数字转换器。

背景技术

模拟转数字转换器(analog-to-digital converter,ADC)已被广泛地应用于各种电子装置，以将模拟信号转换为数字信号进而进行后续的信号处理。由于高分辨率数据处理(例如：视频数据)的需求提高，模拟转数字转换器时常成为系统中的关键角色。然而，在实际应用上，模拟转数字转换器的效能受许多非理想因素而影响，例如工艺变异、量化噪声、热噪声等。

发明内容

本公开的一些实施方式涉及一种开关电容电路。开关电容电路包含一第一电容、一第二电容以及一开关电路。第一电容用以接收一第一信号。第二电容用以接收一第二信号。开关电路用以依据至少一时钟信号选择性地将第一电容以及第二电容耦接至一量化器的一输入端。在开关电路处于一第一配置时，第一电容用以存储第一信号且第二电容用以存储第二信号。在开关电路处于一第二配置时，第一电容以及第二电容串联地堆叠，以将第一信号以及第二信号的一结合传输至量化器的输入端。

本公开的一些实施方式涉及一种模拟转数字转换装置。模拟转数字转换装置包含一开关电容电路以及一循续渐近式(SAR)电路系统。开关电容电路用以依据多个时钟信号对一输入信号取样。循续渐近式电路系统用以依据一转换时钟信号对一取样过的输入信号执行一模拟转数字转换程序，以产生一数字输出。开关电容电路包含一第一电容以及一第二电容。第一电容用以存储相关于取样过的输入信号的一第一剩余信号。第二电容用以存储一第二剩余信号。第二剩余信号是基于位于一前转换相位的该第一剩余信号所产生。第一电容以及第二电容串联堆叠，以在模拟转数字转换程序中提供第一剩余信号以及第二剩余信号的一结合至循续渐近式电路系统。

综上所述，本公开的开关电容电路以及模拟转数字转换装置得以提供具有噪声塑形(noise-shaping)功能的电路架构。如此，模拟转数字转换装置的整体效能可被改善。

附图说明

为让本公开的上述和其他目的、特征、优点与实施例能够更明显易懂，附图的说明如下：

图1是依照本公开一些实施例所示出的一开关电容电路的示意图；

图2A是依照本公开一些实施例所示出的一模拟转数字转换装置的示意图；

图2B是依照本公开一些实施例所示出的图2A或图3中信号的波形的示意图；

图3是依照本公开一些实施例所示出的一模拟转数字转换装置的示意图；以及

图4是依照本公开一些实施例所示出的图2A或图3的比较电路的示意图。

符号说明

100…开关电容电路

110A…量化器

120…开关电路

200…模拟转数字转换装置

201…循续渐近式电路系统

220…比较电路

240…控制逻辑电路

V_in1、V_in2、Vin(k)…信号

Vin…输入信号

C1、C2…电容

CF1…第一配置

CF2…第二配置

N1…节点

Vrefn、Vrefp…共模电压

S1-S6…开关

M1-M11…晶体管

Φ_s、Φ_c、Φ_cs0、Φ_cs1、Φ_p…时钟信号

VO1、VO2…输出信号

Dout、Dout(k)…数字输出

Vres1(k)、Vres2(k-1)…剩余信号

具体实施方式

在本文中所使用的用词“耦接”亦可指“电性耦接”，且用词“连接”亦可指“电性连接”。“耦接”及“连接”可分别指“直接耦接”以及“直接连接”，或分别指“间接耦接”以及“间接连接”。“耦接”及“连接”亦可指两个或更多个元件相互配合或相互互动。

在本文中，“电路系统”一词可代表由一或多个电路形成的一系统。“电路”一词代表基于一特定配置而由一或多个晶体管及/或一或多个主动式/被动式元件所形成的一物件，用以处理信号。

为了易于理解，各图中相似的元件被指定相同的元件标号。

图1是依照本公开一些实施例所示出的开关电容电路100的电路图。在一些实施例中，开关电容电路100可应用于混合信号电路。

举例而言，开关电容电路100可应用于模拟转数字转换器，以提供噪声塑形功能。在一些实施例中，噪声塑形功能将量化错误反馈至量化器(例如：图1的量化器100A或图2A的比较电路220)的输入。由于噪声塑形功能，量化噪声的频谱特性可被改变(例如：塑形)，且量化噪声的能量于低频带为低位准且于高频带为高位准。如此，所需的低频信号可展现较高的信号噪声比(signal-to-noise ratio)。

如图1所示，开关电容电路100耦接量化器100A(例如：模拟转数字转换器(图未示)中的比较器)。开关电容电路100包含电容C1-C2以及开关电路120。在一些实施例中，电容C1以及电容C2的各者可具有单一个电容性元件或者为包含多个电容性元件的阵列。电容C1-C2耦接开关电路120。开关电路120可包含多个开关(例如：图2A中的那些开关)，以依据至少一时钟信号(例如：图2B中的时钟信号)选择性地将电容C1及/或电容C2耦接至量化器100A的输入端。

举例而言，响应于至少一时钟信号，开关电路120可运行于第一配置CF1或第二配置CF2下。于第一配置CF1下，电容C1以及C2可不连接量化器100A的输入端。在这个情况下，电容C1用以存储信号V_in1且电容C2用以存储信号V_in2。

在一些实施例中，信号V_in1可来自以第k转换相对输入信号Vin取样的信号(于此称为“信号Vin(k)”)。在一些实施例中，信号V_in1可为基于信号Vin(k)处理的信号。举例而言，信号V_in1可为模拟转数字转换器基于信号Vin(k)所产生的剩余信号。

在一些实施例中，信号V_in2可来自以先于第k转换相位的一转换相位对输入信号Vin取样的信号。举例而言，信号V_in2可为信号Vin(k-1)(例如：以第(k-1)转换相位对输入信号Vin取样的信号)。在一些实施例中，信号V_in2可为基于信号Vin(k-1)所处理的信号。举例而言，信号V_in2可为模拟转数字转换器基于信号Vin(k-1)所产生剩余信号。在一些实施例中，信号V_in1可为基于信号Vin(k-1)、Vin(k-2)、…、以及Vin(k-n)所处理的信号，其中k>n>0。

于第二配置CF2下，电容C1以及C2可被串联地耦接且耦接量化器100A的输入端。在这个情况下，信号V_in1以及V_in2的结合被传输至量化器100A，以进行后续的信号处理(例如：模拟转数字(A/D)转换程序)。等效地，噪声塑型的模型可被引入量化器100A。如此，量化器100A的输出的信号噪声比可被提高。

在一些实施例中，信号V_in1以及V_in2的结合可为信号V_in1以及V_in2的积分。在一些实施例中，信号V_in1以及V_in2的结合可为信号V_in1以及V_in2的总和。在一些实施例中，信号V_in1以及V_in2的结合可为信号V_in1与信号V_in2之间的差异。上述信号V_in1以及V_in2的配置仅为示例的目的，本公开不以此为限。

参考图2A。图2A是依照本公开一些实施例所示出的模拟转数字转换装置200的示意图。在一些实施例中，图1的开关电容电路100可被应用至模拟转数字转换装置200。

在此例中，模拟转数字转换装置200运行为循续渐近式(successiveapproximation register，逐次逼近式，SAR)模拟转数字转换器。模拟转数字转换装置200包含开关电容电路100以及循续渐近式电路系统201。循续渐近式电路系统201包含比较电路220以及控制逻辑电路240。

在此例中，开关电容电路100包含电容C1-C3以及开关电路120。电容C1是以二进位电容阵列形成。二进位电容阵列包含多个受控于控制逻辑电路240的电容以及多个开关。电容C1的第一端用以接收输入信号Vin。电容C1耦接节点N1。节点N1位于电容C1的第一端与电容C2的第一端之间。电容C1的第二端在控制逻辑电路240的控制下用以选择性地接收共模电压Vrefn或Vrefp。电容C2的第二端耦接比较电路220的第一输入端(例如：正输入端)。比较电路220的第二输入端(例如：负输入端)耦接地。在一些实施例中，接地的地可为交流接地(AC ground)。

电容C1用以基于二进位搜索运算法(binary search algorithm)、共模电压Vrefn以及Vref对输入信号Vin取样，以产生比较电路220的第一输入端的参考电压。在一些实施例中，二进位搜索运算法是在控制逻辑电路240的控制下运行。比较电路220以及控制逻辑电路240受时钟信号Φ_c(例如：转换时钟信号)致能以执行二进位搜索运算法的运行，以对取样过的输入信号Vin执行模拟转数字(A/D)转换程序，进而决定数字输出Dout。

在一些实施例中，控制逻辑电路240可利用执行二进位搜索运算法的数字处理电路及/或数字逻辑电路实现，但本公开不以此为限。

开关电路120包含开关S1-S5。开关S1的第一端用以接收输入信号Vin，开关S1的第二端耦接电容C1的第一端，且开关S1的控制端(图未示)用以接收时钟信号Φ_s。开关S2的第一端耦接地，开关S2的第二端通过开关S3耦接节点N1，且开关S2的控制端(图未示)用以接收时钟信号Φ_s。电容C3的第一端耦接开关S2的第二端，且电容C3的第二端耦接地。

在这个配置中，响应时钟信号Φ_s的致能位准，开关S1-S2导通。在这个情况下，输入信号Vin于电容C1上取样且电容C3被重置至地位准。

响应于时钟信号Φ_c的致能位准，比较电路220以及控制逻辑电路240执行模拟转数字转换程序。在一些实施例中，当时钟信号Φ_s具有致能信号时，时钟信号Φ_c具有禁能位准。在这个情况下，比较电路220禁能且于比较电路220的第一输入端提供高阻抗。据此，当输入信号Vin于电容C1上取样以响应时钟信号Φ_s的致能位准时，从电容C2至比较电路220的信号路径可被视为开路电路，且信号Vin的取样不会被电容C2影响。

在一些取代的实施例中，可利用额外开关(图未示)提供上述的高阻抗。举例而言，可将额外开关耦接于节点N1与电容C2的第一端之间(或耦接于节点N1与开关S5的第一端之间)，且额外开关为不导通以响应时钟信号Φ_s的致能位准，进而提供上述的高阻抗。此额外开关在模拟转数字转换程序过程为导通。

在一些实施例中，时钟信号Φ_c可为一群同步时钟信号。在一些实施例中，时钟信号Φ_c可为一群异步时钟信号。时钟信号Φ_c的各种设定皆在本公开的范围内。

开关S3的第一端耦接节点N1，开关S3的第二端耦接电容C3的第一端，且开关S3的控制端(图未示)用以接收时钟信号Φ_cs0。通过此配置，开关S3导通以响应时钟信号Φ_cs0的致能位准。在这个情况下，电容C3通过导通的开关S3耦接电容C1，以存储剩余信号Vres1(图未示)。在一些实施例中，剩余信号Vres1产生于模拟转数字转换程序中或产生于模拟转数字转换程序完成之后。

开关S4的第一端耦接电容C2的第二端，开关S4的第二端耦接电容C3的第一端，且开关S4的控制端(图未示)用以接收时钟信号Φ_cs1。开关S5的第一端耦接节点N1，开关S5的第二端耦接地，且开关S5的控制端(图未示)用以接收时钟信号Φ_cs1。通过此配置，开关S4以及S5导通以响应时钟信号Φ_cs1的致能位准。在这个情况下，电容C2通过导通的开关S4耦接电容C3，而携带剩余信号Vres1的电容C3与电容C2用以分享电荷。在电容C2以及C3的电荷分享到达稳定之后，电容C2以及C3的各者存储剩余信号Vres2(图未示)(例如：图2A中的剩余信号Vres2(k-1))。

参考图2A以及图2B。图2B是依照本公开一些实施例所示出的图2A或图3中信号的波形的示意图。

如图2B所示，在一些实施例中，时钟信号Φ_c具有致能位准(例如：高位准)的时间区间用以跟随时钟信号Φ_s具有致能位准(例如：高位准)的时间区间。换句话说，循续渐近式电路系统201执行模拟转数字转换程序的时间区间跟随开关S1以及S2导通的时间区间(例如：输入信号Vin被取样的时间区间)。

在一些实施例中，时钟信号Φ_cs0具有致能位准(例如：高位准)的时间区间用以跟随时钟信号Φ_c具有致能位准的时间区间。换句话说，开关S3导通的时间区间跟随循续渐近式电路系统201执行模拟转数字转换程序的时间区间。

在一些实施例中，时钟信号Φ_cs1具有致能位准(例如：高位准)的时间区间用以跟随时钟信号Φ_cs0具有致能位准的时间区间。换句话说，开关S4-S5导通的时间区间跟随开关S3导通的时间区间。

在相位k-1，当时钟信号Φ_cs1具有致能位准时，开关S4以及S5导通。在这个情况下，剩余信号Vres2(k-1)被施加于电容C2以及C3。在一些实施例中，剩余信号Vres2(k-1)产生自电容C3上的剩余信号Vres1(k-1)(图未示)以及电容C2上的剩余信号Vres2(k-2)(图未示)的电荷分享的结果。剩余信号Vres1(k-1)代表前述剩余信号Vres1产生于相位k-1的信号。以此类推，剩余信号Vres2(k-1)代表前述剩余信号Vres2产生于相位k-1的信号，而剩余信号Vres2(k-2)代表前述剩余信号Vres2产生于相位k-2(例如：先于相位k-1的相位)的信号。

在相位k，当时钟信号Φ_s具有致能位准(例如：高位准)时，开关S1以及S2被导通。在这个情况下，信号Vin(k)被电容C1取样。接着，当时钟信号Φ_c具有致能位准时，比较电路220以及控制逻辑电路240被致能以对取样信号Vin(k)执行模拟转数字转换程序。在模拟转数字转换程序中，被取样的信号Vin(k)被处理成为剩余信号Vres1(k)。在这个情况下，如图2A所示，电容C1以及C2被堆叠以提供剩余信号Vres1(k)以及Vres2(k-1)的总和至电路220的第一输入端。等效地，比较电路220量化剩余信号Vres1(k)以及Vres2(k-1)的总和，以产生对应的数字输出Dout(k)。如此，可得到具有噪声塑形特性的噪声转换功能的模拟转数字转换装置200。

在一些实施例中，剩余信号Vres1(k)在模拟转数字转换程序中改变。在一些实施例中，在相位k，当时钟信号Φ_c具有致能位准时，剩余信号Vres1(k)改变。

参考图3。图3是依照本公开一些实施例所示出的模拟转数字转换器300的示意图。

相较于图2A，图3的开关电路120还包含开关S6且开关S4-S5的连接关系改变。开关S6的第一端耦接节点N1，开关S6的第二端耦接电容C2的第一端，且开关S6的控制端(图未示)用以接收时钟信号Φ_p。

在一些实施例中，时钟信号Φ_p可为对信号Φ_s的反相信号以及时钟信号Φ_cs1的反相信号执行“与(AND)”运算的结果。举例而言，如图2B所示，当时钟信号Φ_s以及时钟信号Φ_cs1两者具有禁能位准(例如：低位准)，时钟信号Φ_p具有致能位准(例如：高位准)。如图2B所示，开关S6导通的时间区间用以跟随开关S1-S2导通的时间区间。

在这个例子中，开关S4的第二端耦接电容C2的第一端。开关S5的第一端耦接电容C2的第二端。在这个配置中，当时钟信号Φ_cs1具有致能位准，开关S6不导通，且开关S4以及S5导通。

模拟转数字转换装置300的运行相似于模拟转数字转换装置200的运行。举例而言，在相位k-1，在电容C2以及C3的电荷分享到达稳定之后，电容C2以及C3的各者存储剩余信号Vres2(k-1)。图3的剩余信号Vres2的极性不同于图2A的剩余信号Vres2的极性。

在相位k，当时钟信号Φ_s具有致能位准时，开关S1-S2导通。在这个情况下，信号Vin(k)被电容C1取样。接着，当时钟信号Φ_c具有致能位准时，比较电路220以及控制逻辑电路240被致能以对取样信号Vin(k)执行模拟转数字转换程序进而产生剩余信号Vres1(k)。在这个情况下，如图3所示，电容C1以及C2堆叠以提供剩余信号Vres1(k)与Vres2(k-1)之间的差异至比较电路220的输入端。等效地，比较电路220量化剩余信号Vres1(k)与Vres2(k-1)之间的差异，以产生数字输出Dout(k)。相似于图2A，可得到具有噪声塑形特性的噪声转换功能的模拟转数字转换装置300。

图2B的各时钟信号的位准的配置仅用于示例的目的，且本公开不以此为限。

参考图4。图4是依照本公开一些实施例所示出的图2A或图3的比较电路220的示意图。

在一些实施例中，比较电路220可如同量化器100A运行。在图4中，比较电路220包含晶体管M1-M11。晶体管M1-M2运行为输入对。晶体管M1的栅极端接收信号V1且晶体管M2的栅极端接收信号V2。在一些实施例中，信号V1可为传输自开关电容电路100的信号，且信号V2可为地电压。

晶体管M3-M6运行为闩锁电路以及输出级电路，以基于晶体管M1-M2的操作进而产生输出信号VO1以及VO2。在一些实施例中，输出信号VO1以及VO2的其中一者可为图1、图2A以及图3的数字输出Dout。

晶体管M7-M10运行为重置电路。举例而言，晶体管M7-M8用以重置比较电路220的输出端的电压位准以响应时钟信号Φ_c的禁能位准。晶体管M9-M10用以重置输入对的漏极节点的电压位准以响应时钟信号Φ_c的禁能位准。

晶体管M11运行为尾电流源电路，以对晶体管M1-M10偏压。

上述比较电路220的配置仅用以示例的目的，且本公开不以此为限。各种形式的比较电路220皆在本公开的范围内。

综上所述，本公开的开关电容电路以及模拟转数字转换装置得以提供具有噪声塑形功能的电路架构。如此，模拟转数字转换装置的整体效能可被改善。

各种功能性元件和方块已于此公开。对于本技术领域普通技术人员而言，功能方块可由电路(无论是专用电路，还是于一或多个处理器及编码指令控制下操作的通用电路)实现，其一般而言包含用以相应于此处描述的功能及操作对电气回路的操作进行控制的晶体管或其他电路元件。如将进一步理解地，一般而言电路元件的具体结构与互连，可由编译器(compiler)，例如暂存器传递语言(register transfer language，RTL)编译器决定。暂存器传递语言编译器对与组合语言代码(assembly language code)相当相似的指令码(script)进行操作，将指令码编译为用于布局或制作最终电路的形式。确实地，暂存器传递语言以其促进电子和数字系统设计过程中的所扮演的角色和用途而闻名。

虽然本公开已以实施方式公开如上，然其并非用以限定本公开，任何本领域普通技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims

1.一种开关电容电路，包含：

一第一电容，用以接收一第一信号；

一第二电容，用以接收一第二信号；以及

一开关电路，用以依据至少一时钟信号选择性地将该第一电容以及该第二电容耦接至一量化器的一输入端，其中在该开关电路处于一第一配置时，该第一电容用以存储该第一信号，且该第二电容用以存储该第二信号，其中在开关电路处于一第二配置时，该第一电容以及该第二电容串联地堆叠，以将该第一信号以及该第二信号的一结合传输至该量化器的该输入端，其中该第一信号是基于以一第一相位取样的一输入信号所处理的一信号，且该第二信号是基于以一第二相位取样的该输入信号所处理的一信号，其中该第二相位先于该第一相位。

2.一种模拟转数字转换装置，包含：

一开关电容电路，用以依据多个时钟信号对一输入信号取样；以及

一循续渐近式电路系统，用以依据一转换时钟信号对一取样过的输入信号执行一模拟转数字转换程序，以产生一数字输出；

其中该开关电容电路包含：

一第一电容，用以存储相关于该取样过的输入信号的一第一剩余信号；以及

一第二电容，用以存储一第二剩余信号，该第二剩余信号是基于位于一前转换相位的该第一剩余信号所产生，其中该第一电容以及该第二电容串联堆叠，以在该模拟转数字转换程序中提供该第一剩余信号以及该第二剩余信号的一结合至该循续渐近式电路系统。

3.如权利要求2所述的模拟转数字转换装置，其中该开关电容电路还包含：

一开关电路，用以依据所述多个时钟信号选择性地将该第一电容以及该第二电容耦接至该循续渐近式电路系统；以及

一第三电容，其中该开关电路还包含：

一第一开关；以及

一第二开关，其中该第一电容耦接于该第一开关与该第二开关之间，该第一开关以及该第二开关响应于所述多个时钟信号中的一第一时钟信号导通，以取样该输入信号至该第一电容且重置该第三电容。

4.如权利要求3所述的模拟转数字转换装置，其中该开关电路还包含：

一第三开关，耦接于一节点，该节点位于该第一电容与该第三电容之间，该第三开关用以依据所述多个时钟信号中的一第二时钟信号导通，且该第三电容耦接该第一电容以通过该第三开关存储该第一剩余信号；

一第四开关，耦接于该第二电容与该第三电容之间；以及

一第五开关，耦接于该第二电容与地之间，其中该第四开关以及该第五开关用以依据所述多个时钟信号中的一第三时钟信号导通，且该第二电容耦接该第三电容以通过该第四开关存储该第二剩余信号。

5.如权利要求4所述的模拟转数字转换装置，其中该第二剩余信号是该第二电容以及该第三电容的电荷分享结果。

6.如权利要求4所述的模拟转数字转换装置，其中该开关电路还包含：

一第六开关，耦接于该节点与该第二电容之间，该第六开关用以依据所述多个时钟信号中的一第四时钟信号导通。

7.如权利要求6所述的模拟转数字转换装置，其中当该第一时钟信号以及该第三时钟信号两者具有禁能位准时，该第四时钟信号具有一致能位准。

8.如权利要求4所述的模拟转数字转换装置，其中该第二时钟信号具有一致能位准的一时间区间配置成跟随该转换时钟信号具有一致能位准的一时间区间，其中该第三时钟信号具有一致能位准的一时间区间配置成跟随该第二时钟信号具有一致能位准的一时间区间。

9.如权利要求2所述的模拟转数字转换装置，其中该循续渐近式电路系统包含：

一比较电路，耦接该第二电容；以及

一控制逻辑电路，耦接该比较电路；

其中该比较电路以及该控制逻辑电路用以依据该转换时钟信号被致能以执行该模拟转数字转换程序，以产生该数字输出以及该第一电容上的该第一剩余信号。