CN111373548A

CN111373548A - 薄膜晶体管

Info

Publication number: CN111373548A
Application number: CN201880075372.7A
Authority: CN
Inventors: 增茂邦雄; 石桥奈央; 中村伸宏; 渡边晓; 大越雄斗; 宫川直通
Original assignee: Asahi Glass Co Ltd
Current assignee: AGC Inc
Priority date: 2017-11-28
Filing date: 2018-08-24
Publication date: 2020-07-03
Also published as: US20200287051A1; KR20200088330A; WO2019106896A1; JPWO2019106896A1

Abstract

一种薄膜晶体管，其为顶栅共面型的薄膜晶体管，具有源极、漏极、栅极、及半导体层；前述半导体层具有前述源极用的第1低电阻区域、和前述漏极用的第2低电阻区域；前述源极及前述漏极借助前述第1低电阻区域、前述半导体层、及前述第2低电阻区域进行电连接，前述半导体层由包含镓(Ga)、锌(Zn)、及锡(Sn)的氧化物系的半导体构成。

Description

薄膜晶体管

技术领域

本发明涉及薄膜晶体管。

背景技术

一直以来，作为薄膜晶体管(TFT)中的半导体材料，广泛使用硅。

最近，在包含金属阳离子的氧化物半导体之中，发现了光学带隙比较宽、迁移率比较大的化合物的存在，并正尝试将这样的氧化物半导体应用于半导体元件。

其中，In-Ga-Zn-O系的氧化物半导体是透明的，并且具有与非晶硅、低温多晶硅相当的特性，对新世代的薄膜晶体管的应用备受注目(例如专利文献1)。

现有技术文献

专利文献

专利文献1：日本特许第5589030号说明书

发明内容

发明要解决的问题

然而，本申请发明人等发现：用In-Ga-Zn-O系的氧化物半导体(以下称作“IGZO材料”)形成半导体层时，若通道长缩短，则半导体特性有降低的倾向。

因此，在半导体层由IGZO材料构成的薄膜晶体管中，可预想到将来在半导体层的通道长的缩短中会产生限制。

本发明是鉴于这样的背景而做出的，本发明的目的在于提供一种薄膜晶体管，其为透明，并且与以往的由IGZO材料构成的半导体层相比，具有可以将通道长缩短的半导体层。

用于解决问题的方案

本发明提供一种薄膜晶体管，

其为顶栅共面型的薄膜晶体管，

具有源极、漏极、栅极、及半导体层，

前述半导体层具有前述源极用的第1低电阻区域、和前述漏极用的第2低电阻区域，

前述源极及前述漏极借助前述第1低电阻区域、前述半导体层、及前述第2低电阻区域进行电连接，

前述半导体层由包含镓(Ga)、锌(Zn)、及锡(Sn)的氧化物系的半导体构成。

另外，本发明提供一种薄膜晶体管，

其为反交错型的薄膜晶体管，

具有源极、漏极、栅极、及半导体层，

前述源极及前述漏极借助前述半导体层进行电连接，

发明的效果

本发明可以提供一种薄膜晶体管，其为透明，并且与以往的由IGZO材料构成的半导体层相比，具有可以缩短通道长的半导体层。

附图说明

图1为示意性地示出基于本发明的一个实施方式的薄膜晶体管的截面图。

图2为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图3为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图4为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图5为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图6为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图7为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图8为示意性地示出制造基于本发明的一个实施方式的薄膜晶体管时的一个工序的图。

图9为示意性地示出基于本发明的一个实施方式的另一薄膜晶体管的截面的图。

图10为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图11为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图12为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图13为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图14为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图15为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图16为示意性地示出制造基于本发明的一个实施方式的另一薄膜晶体管时的一个工序的图。

图17为示出元件A的TFT特性的评价结果的图。

图18为示出元件B的TFT特性的评价结果的图。

图19为示出元件C的TFT特性的评价结果的图。

图20为示出元件D的TFT特性的评价结果的图。

图21为示出元件E的TFT特性的评价结果的图。

图22为示出元件F的TFT特性的评价结果的图。

图23为示出元件G的TFT特性的评价结果的图。

图24为示出元件H的TFT特性的评价结果的图。

具体实施方式

以下对本发明的一个实施方式进行说明。

(顶栅共面型的薄膜晶体管)

本发明的一个实施方式提供一种薄膜晶体管，

其为顶栅共面型的薄膜晶体管，

具有源极、漏极、栅极、及半导体层，

此处，薄膜晶体管中的“顶栅型”是指在半导体层的上部配置有栅极的结构。作为与“顶栅型”相反的结构，有在半导体层的下侧配置有栅极的结构，即“底栅型”。

另外，“共面型”是指源极/漏极、和栅极相对于半导体层配置于相同侧(例如上侧或下侧)的结构。作为与“共面型”相反的结构，有源极/漏极、和栅极相对于半导体层配置于相互相反侧的结构，即“交错型”、“反交错型”。需要说明的是，“交错型”中，栅极配置于半导体层的上部，“反交错型”中，栅极配置于半导体层的下侧。

本申请中，“顶栅共面型”是指栅极、源极及漏极等全部电极均配置于半导体层的上部的结构。

如前所述，薄膜晶体管中，在作为源极～漏极的通道发挥作用的半导体层中使用IGZO材料时，确认到通道长缩短并且薄膜晶体管的特性降低的倾向。例如，在薄膜晶体管中，有时开/关的开关特性降低。

需要说明的是，通道长的定义在之后叙述。

与此相对，本发明的一个实施方式中，作为薄膜晶体管所包含的半导体层，使用包含镓(Ga)、锌(Zn)、及锡(Sn)的氧化物系半导体(以下称作“GZSO系化合物”)。

本申请中，“氧化物系～”的用语是指所述的材料由氧化物构成，或由以氧化物作为主体的化合物构成。

根据发明人等的发现，该GZSO系化合物具有以下特征：即使缩短通道长，开关特性的降低也少。

因此，在半导体层由GZSO系化合物构成的薄膜晶体管中，与以往相比，变得可以显著地缩短通道长。例如，半导体层由GZSO系化合物形成时，可以提供通道长为5μm以下的、例如通道长为3μm以下的薄膜晶体管。

需要说明的是，关于在由GZSO系化合物形成的半导体层中，即使缩短通道长，特性也几乎不降低的理由，迄今尚未充分掌握。

然而，可以认为其原因之一是由于GZSO系化合物与IGZO材料相比，价带和导带之间的势能区域中几乎不包含像氧缺陷那样的光吸收物质。但也可以认为有其他因素。认为该机理今后会变得更加明确。

(基于本发明的一个实施方式的薄膜晶体管)

以下，参照附图对本发明的一个实施方式进行详细说明。

图1示意性地示出基于本发明的一个实施方式的薄膜晶体管的截面。

如图1所示，基于本发明的一个实施方式的薄膜晶体管(以下称作“第1元件”)100在基板110上配置阻挡层120、半导体层130、栅极绝缘层140、栅电极170、层间绝缘层150、第1电极(源极或漏极)160、第2电极(漏极或源极)162、及钝化层180各层而构成。

需要说明的是，根据图1可明确：第1元件100为“顶栅共面型”的薄膜晶体管。

基板110例如为玻璃基板、陶瓷基板、塑料基板、或树脂基板等绝缘基板。另外，基板110也可以为透明的基板。

阻挡层120配置于基板110和半导体层130之间，具有形成基板110与半导体层130的后通道表面的作用。阻挡层120例如由氧化硅、氮氧化硅、氮化硅、及氧化铝等构成。需要说明的是，阻挡层120并不是必要的构成，不需要时也可省略。

半导体层130发挥第1电极160和第2电极162之间的电通道的作用。

半导体层130在第1电极160及第2电极162侧分别具有第1低电阻区域132a及第2低电阻区域132b。第1低电阻区域132a具有减少第1电极160和半导体层130之间的接触损耗的作用。同样地，第2低电阻区域132b具有减少第2电极162和半导体层130之间的接触损耗的作用。

栅极绝缘层140例如由氧化硅、氮氧化硅、氮化硅、及氧化铝等无机绝缘材料构成。层间绝缘层150也同样。

第1及第2电极160、162例如由铝、铜及银之类的金属、或其他导电性材料构成。

需要说明的是，如图1所示，第1电极160也可以具有导电性的第1接触层167。同样地，第2电极162也可以具有导电性的第2接触层168。

第1接触层167以与半导体层130的第1低电阻区域132a直接接触的方式构成，第2接触层168以与半导体层130的第2低电阻区域132b直接接触的方式构成。

但是，第1接触层167及第2接触层168为根据需要而配置的构件，不需要时也可省略。

栅电极170例如由铝、铜及银之类的金属、或其他导电性材料构成。

钝化层180具有保护元件的作用，例如由氧化硅、氮氧化硅、氮化硅、及氧化铝等构成。

此处，以往的薄膜晶体管中，作为半导体层，例如使用IGZO材料等化合物。然而，由IGZO材料构成的半导体层如前所述，有难以缩短通道长的问题。

与此相对，第1元件100中，作为半导体层130，应用具有前述的特征的GZSO系化合物。因此，第1元件100中可以显著地缩短半导体层130的通道长。

此处，本发明的一个实施方式中，通道长是指第1低电阻区域132a和第2低电阻区域132b之间的最小距离L。例如，图1的例中，假定半导体层130的第1低电阻区域132a和第2低电阻区域132b在深度方向也同样地延伸时，第1低电阻区域132a和第2低电阻区域132b之间的距离L为通道长。

第1元件100中，通道长例如可以设为5μm以下，进而可以设为3μm以下。

(关于半导体层130)

接着，对第1元件100中的半导体层130进行更详细的说明。

如前所述，半导体层130由GZSO系化合物构成。半导体层130优选实质上不包含铟(In)。

GZSO系化合物包含镓(Ga)。相对于全部阳离子原子，镓原子的原子比优选为10％～35％的范围。

另外，GZSO系化合物包含锌(Zn)。相对于全部阳离子原子，锌原子的原子比优选为49％～62％的范围。

另外，GZSO系化合物包含锡(Sn)。相对于全部阳离子原子，锡原子的原子比优选为16％～28％的范围。

GZSO系化合物包含氧(O)作为阴离子。

半导体层130具有第1低电阻区域132a及第2低电阻区域132b。

需要说明的是，半导体层130是否具有第1低电阻区域132a及第2低电阻区域132b可以通过测定得到的薄膜晶体管的传递特性来容易地掌握。另外，也可以在形成薄膜晶体管的同时，在同一基板上形成用于测定低电阻区域的电阻的特殊元件，并评价电阻值。

第1低电阻区域132a及第2低电阻区域132b例如通过将半导体层130的表面的一部分进行低电阻化处理而形成。

低电阻化处理例如也可以通过将半导体层130的一部分用氢或氩等进行等离子体处理的方法、或进行氢离子注入的方法等来实施。

借助第1低电阻区域132a，第1电极160与半导体层130进行电连接，由此可以在第1电极160与半导体层130之间形成良好的电接触。同样地，借助第2低电阻区域132b，第2电极162与半导体层130进行电连接，由此可以在第2电极162和半导体层130之间形成良好的电接触。

此处，如前所述，第1电极160具有第1接触层167，该第1接触层167也可以与第1低电阻区域132a直接接触。同样地，第2电极162具有第2接触层168，该第2接触层168也可以与第2低电阻区域132b直接接触。

这样的构成中，可以比较容易地在第1电极160和半导体层130之间、及第2电极162和半导体层130之间形成良好的电接触层。

第1接触层167及第2接触层168的至少一者例如也可由钛(Ti)或包含Ti的合金构成。第1接触层167由这样的金属构成时，第1电极160和半导体层130之间可得到良好的欧姆接触。对于第2接触层168也同样。

(基于本发明的一个实施方式的薄膜晶体管的制造方法)

接着，参照图2～图8，对如图1所示的第1元件100的制造方法进行说明。

制造第1元件100时，首先准备基板110。

如前所述，基板110例如可以为玻璃基板、陶瓷基板、塑料(例如聚碳酸酯或聚对苯二甲酸乙二醇酯)基板、或树脂基板等透明绝缘基板。基板110被充分地清洗。

接着，在需要时，于基板110的一个表面形成阻挡层120。

阻挡层120如前所述，可由氧化硅、氮氧化硅、氮化硅、及氧化铝等构成。或者，作为阻挡层120，也可使用氧化锌之类的、具有紫外线吸收功能的材料。此时，可以吸收进入第1元件100的紫外光。

阻挡层120的形成方法没有特别限定。阻挡层120例如可以使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等各种成膜技术进行成膜。阻挡层120的厚度优选为10nm～500nm的范围。

需要说明的是，如前所述，阻挡层120为在需要时设置的层，也可省略。

接着，在阻挡层120(或基板110)上形成半导体层130。

半导体层130由前述的GZSO系化合物构成。半导体层130的形成方法没有特别限定。例如，半导体层130可以使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等各种成膜技术进行成膜。

半导体层130的厚度优选为10nm～90nm的范围。若厚度为10nm以上，则可以形成充分的蓄积电子层。半导体层130的厚度更优选为20nm以上，进一步优选为30nm以上。若半导体层130的厚度为90nm以下，则可以无视厚度方向的电压消耗。半导体层130的厚度更优选为80nm以下，进一步优选为60nm以下。

接着，对半导体层130进行图案处理，形成半导体层130的期望的图案。

作为图案处理的方法，可举出通常的方法，例如掩膜成膜法及剥离法等。另外也可以考虑如下的方法：将半导体层130成膜后，在上部配置岛状的抗蚀图案，将其作为掩膜并对半导体层130进行蚀刻。

对半导体层130进行蚀刻时，作为蚀刻剂，可以应用盐酸水溶液、草酸水溶液、EDTA(乙二胺四乙酸)水溶液、及TMAH(四甲基氢氧化铵)水溶液等。

半导体层130在图案处理后优选进行退火(称作“一次退火”)。一次退火的气氛选自大气、减压、氧、氢、氮、氩、氦、及氖之类的惰性气体、及水蒸气等。一次退火的温度优选为100℃～400℃。

图2中示意性地示出在基板110上配置有阻挡层120、和图案化的半导体层130的状态。半导体层130也可以在一次退火后进行图案处理。

接着，如图3所示，在半导体层130上设置绝缘膜139、和导电膜169。

绝缘膜139由之后成为栅极绝缘层140的材料构成。例如，绝缘膜139也可由氧化硅、氮氧化硅、氮化硅、及氧化铝等构成。绝缘膜139例如也可以使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等成膜技术进行成膜。

需要说明的是，绝缘膜139的形成前，也可以对半导体层130的表面进行等离子体处理。由此，半导体层130与绝缘膜139之间的特性得以改善。等离子处理例如使用氧气或一氧化二氮气体之类的气体来实施。等离子体处理优选使用绝缘膜139的成膜装置，并在绝缘膜139的成膜之前实施。

绝缘膜139的厚度优选为30nm～600nm。若绝缘膜139的厚度为30nm以上，则栅电极170和半导体层130之间的短路被抑制。若绝缘膜139的厚度为600nm以下，则得到高的导通电流。绝缘膜139的厚度更优选为50nm以上，进一步优选为150nm以上。另外，绝缘膜139的厚度更优选为500nm以下，进一步优选为400nm以下。

另一方面，导电膜169由之后成为栅电极170的材料构成。例如，导电膜169也可由铬(Cr)、钼(Mo)、铝(Al)、铜(Cu)、银(Ag)、钽(Ta)、钛(Ti)或包含这些的复合材料和/或合金构成。导电膜169也可为层叠膜。

或者，作为导电膜169，也可使用透明导电膜。作为这样的透明导电膜，可举出例如ITO(In-Sn-O)、ZnO、AZO(Al-Zn-O)、GZO(Ga-Zn-O)、IZO(In-Zn-O)、及SnO₂。

导电膜169也可以通过溅射法及蒸镀法等以往的成膜方法进行成膜。另外，绝缘膜139和导电膜169也可以用同一成膜装置连续进行成膜。

导电膜169的厚度优选为30nm～600nm。若导电膜169的厚度为30nm以上，则可得到低电阻，若厚度为600nm以下，则导电膜169和第1电极(源极或漏极)160之间、或导电膜169和第2电极(漏极或源极)162之间的短路被抑制。导电膜169的厚度更优选为50nm以上，进一步优选为150nm以上。导电膜169的厚度更优选为500nm以下，进一步优选为400nm以下。

接着，如图4所示，对绝缘膜139及导电膜169进行图案处理，由此，分别形成栅极绝缘层140及栅电极170。

绝缘膜139及导电膜169的图案处理中也可使用通常的工艺所使用的方法，即光刻工艺/蚀刻工艺的组合。

接着，如图5所示，在半导体层130上形成第1低电阻区域132a及第2低电阻区域132b。

第1低电阻区域132a及第2低电阻区域132b例如通过将半导体层130的一部分进行低电阻化处理而形成。这样的低电阻化处理也可以对俯视从半导体层130的栅电极170突出的突出部分(参照图5)实施。即，半导体层130的低电阻化处理也可以将栅电极170的部分用作掩膜来实施。

低电阻化处理例如可以通过对突出部分进行氢等离子体处理或氩等离子体处理的方法、或在突出部分注入氢离子的方法等来实施。

像这样的工艺中，栅电极170的宽度(图5中A所示)实质上与半导体层130的通道长对应。

如前所述，本发明的一个实施方式中，半导体层130的通道长可以设为5μm以下。

接着，在图5示出的层叠体上形成层间绝缘层150。层间绝缘层150如前所述，也可由氧化硅、氮氧化硅、氮化硅、及氧化铝等构成。层间绝缘层150例如通过溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等通常的成膜技术进行成膜。

需要说明的是，如图6所示，以半导体层130的第1低电阻区域132a及第2低电阻区域132b的一部分在栅电极170的两侧露出的方式对层间绝缘层150进行图案处理。这样的层间绝缘层的图案处理中，也可使用通常的光刻工艺/蚀刻工艺的组合。

接着，如图7所示，设置第1电极160及第2电极162，并进行图案化。第1及第2电极160、162例如分别为源极电极及漏电极，或反之。

第1电极160及第2电极162以与半导体层130的前述低电阻区域132a、132b的至少一部分欧姆接触的方式进行设置并图案化。第1电极160及第2电极162的图案处理中，也可使用通常的光刻工艺/蚀刻工艺的组合。

第1电极160及第2电极162也可以为铬、钼、铝、铜、银、钽、钛、或包含这些的复合材料和/或合金。或者，第1电极160及第2电极162与栅电极170同样，也可以采用透明导电膜。

此处，形成如图1所示的具有第1接触层167的第1电极160时，首先，在前述层叠体上，以与第1低电阻区域132a接触的方式设置第1接触层167用的第1层，并对第1层进行图案化。之后，在第1层上形成第2层，从而形成2层结构的第1电极160。

同样地，形成如图1所示的具有第2接触层168的第2电极162时，在前述层叠体上，以与第2低电阻区域132b接触的方式设置第2接触层168用的第3层，并对第3层进行图案化。之后，在第3层上形成第4层，从而形成2层结构的第2电极162。

或者，第1层及第2层也可以连续设置并一起图案化，从而形成2层结构的第1电极160。对于2层结构的第2电极162也同样。

第1层优选由钛或钛合金构成。另外，第3层优选由钛或钛合金构成。

需要说明的是，根据需要，也可以在第1电极160(存在时为第1接触层167)的形成前，对第1低电阻区域132a的露出的表面(以下称作“露出部分”)进行等离子体处理。同样地，也可以在第2电极162(存在时为第2接触层168)的形成前，对第2低电阻区域132b的露出的表面进行等离子体处理。

这是由于第1低电阻区域132a和第1电极160之间、及第2低电阻区域132b和第2电极162之间形成良好的接触。即，第1低电阻区域132a及第2低电阻区域132b的露出部分由于前述的层间绝缘层150的图案化的处理等工艺，状态有可能发生变化。设置第1电极160及第2电极162前，通过对露出部分再次实施等离子体处理，可以使露出部分可靠地表现期望的特性。

对露出部分的等离子体处理例如使用像氩这样的气体来实施。等离子体处理也可以使用电极(或接触层)的成膜装置，在电极(或接触层)的成膜之前实施。

接着，如图8所示，以覆盖层叠膜的方式形成钝化层180。钝化层180也可由氧化硅、氮氧化硅、氮化硅、或氧化铝等构成。

钝化层180也可以使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、等离子体CVD法等成膜技术进行成膜。

钝化层180的厚度优选为30nm～600nm。若钝化层180的厚度为30nm以上，则可以将露出的电极覆盖，若为600nm以下，则膜应力造成的基板110的挠曲小。钝化层180的厚度更优选为50nm以上，进一步优选为150nm以上。另外，钝化层180的厚度更优选为500nm以下，进一步优选为400nm以下。

得到的层叠体也可进行退火(称作“二次退火”)。二次退火的气氛例如为空气。另外，二次退火的温度例如为200℃～350℃的范围。

经过以上的工序，可以制造第1元件100。

需要说明的是，上述制造方法仅是一个例子，对于本领域技术人员而言，可以通过其他方法制造第1元件100是显而易见的。例如，通过第1元件100驱动液晶或有机电致发光阵列时，除上述构成之外，有时还形成辅助电容线、端子、和/或电流补偿电路等。

(反交错型的薄膜晶体管)

本发明的另一实施方式提供一种薄膜晶体管，

其为反交错型的薄膜晶体管，

具有源极、漏极、栅极、及半导体层，

前述源极及前述漏极借助前述半导体层进行电连接，

如前所述，薄膜晶体管中的“反交错型”是指源极/漏极、和栅极相对于半导体层配置于相互相反侧的结构，是栅极配置于半导体层的下侧的结构。

通常，在半导体层中使用IGZO材料时，难以构成反交错型的薄膜晶体管。这是由于IGZO材料对于对电极用的导电膜进行湿式蚀刻时使用的蚀刻液不具有耐性。即，在反交错型的薄膜晶体管中，在制造过程中，有必要对半导体层上部的导电膜实施湿式蚀刻。然而，在该处理时，半导体层也会暴露在蚀刻液中而劣化。

需要说明的是，为了处理所述的问题而试图实施干蚀刻来代替湿式蚀刻时，会产生制造成本上升的问题。另外，如前所述，本来在半导体层中使用IGZO材料时就有难以缩短通道长的问题。

由于像这样的问题，难以实现具备由IGZO材料构成的半导体层的反交错型的薄膜晶体管。

与此相对，GZSO系化合物对前述的蚀刻液具有耐性。因此，将GZSO系化合物用作半导体层时，可以构成反交错型的薄膜晶体管

另外，如前所述，GZSO系化合物具有即使缩短通道长，开关特性的降低也少的特征。

因此，在半导体层由GZSO系化合物构成的反交错型的薄膜晶体管中，与以往相比，变得可以显著地缩短通道长。例如，半导体层由GZSO系化合物形成时，可以提供通道长为5μm以下、例如通道长为3μm以下的薄膜晶体管。

需要说明的是，反交错型的薄膜晶体管的情况下，通道长由源极和漏极之间的最小距离决定。

(基于本发明的一个实施方式的另一薄膜晶体管)

以下，参照附图，对本发明的另一实施方式进行详细说明。

图9中示意性地示出基于本发明的一个实施方式的另一(第2)薄膜晶体管的截面。

如图9所示，基于本发明的一个实施方式的第2薄膜晶体管(以下称作“第2元件”)200在基板210上配置阻挡层220、栅电极270、栅极绝缘层240、半导体层230、第1电极(源极或漏极)260、第2电极(漏极或源极)262、及钝化层280各层而构成。

需要说明的是，根据图9可明确：第2元件200为“反交错型”的薄膜晶体管。

如图9所示，第1电极260可以在底部具有导电性的第1接触层267。同样地，第2电极262可以在底部具有导电性的第2接触层268。

第1接触层267及第2接触层268以与半导体层230直接接触的方式构成。第1接触层267及第2接触层268例如由钼之类的金属构成。

但是，第1接触层267及第2接触层268为根据需要而配置的构件，不需要时也可省略。

需要说明的是，构成第2元件200的各构件的规格与前述的第1元件100使用的各构件同样，或者可以参照前述的第1元件100中的各构件的记载。因此此处不再进行更多说明。

第2元件200中，作为半导体层230，使用具有前述的特征的GZSO系化合物。因此，第2元件200中也可以显著地缩短通道长。

此处，本发明的第2实施方式中，通道长是指第1电极260和第2电极262之间的最小距离L。例如，图9的例中，假定第1电极260及第2电极262在深度方向也同样地延伸时，第1电极260和第2电极262之间的距离L为通道长。

第2元件200中，通道长例如可以设为5μm以下，进而可以设为3μm以下。

需要说明的是，如前所述，半导体层230优选实质上不包含铟(In)。

(基于本发明的一个实施方式的另一薄膜晶体管的制造方法)

接着，参照图10～图16，对如图9所示的第2元件200的制造方法进行说明。

制造第2元件200时，首先准备基板210。关于基板210的规格，如前所述。

接着，在需要时，于基板210的一个表面上形成阻挡层220。阻挡层220的形成方法没有特别限定。阻挡层220例如可以使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等各种成膜技术进行成膜。

其中，也可省略阻挡层220。

接着，如图10所示，在基板210上(或存在时为阻挡层220上。以下相同)形成图案化的栅电极270。

栅电极270通过在基板210上将栅电极270用的导电膜成膜后对其进行图案处理而形成。导电膜也可由例如铬(Cr)、钼(Mo)、铝(Al)、铜(Cu)、银(Ag)、钽(Ta)、钛(Ti)、或包含这些的复合材料和/或合金构成。另外，导电膜也可以为层叠膜。

需要说明的是，第2元件200中无需对半导体层230进行遮光，因此作为栅电极270用的导电膜，也可使用透明导电膜。

作为这样的透明导电膜，可举出例如ITO(In-Sn-O)、ZnO、AZO(Al-Zn-O)、GZO(Ga-Zn-O)、IZO(In-Zn-O)、及SnO₂。

导电膜也可以通过溅射法及蒸镀法等以往的成膜方法进行成膜。另外，阻挡层220存在时，阻挡层220和导电膜也可用同一成膜装置连续进行成膜。

导电膜的膜厚优选为30nm～600nm。若导电膜的膜厚为30nm以上，则可以得到低电阻，若膜厚为600nm以下，则导电膜和第1电极260或第2电极262之间的短路被抑制。导电膜的膜厚更优选为50nm以上，进一步优选为150nm以上。导电膜的膜厚更优选为500nm以下，进一步优选为400nm以下。

接着，对导电膜进行图案处理，由此形成栅电极270。

导电膜的图案处理中，也可使用通常的TFT阵列工艺所使用的方法，即光刻工艺/蚀刻工艺的组合。

接着，如图11所示，以覆盖栅电极270的方式设置栅极绝缘层240。

栅极绝缘层240例如也可由氧化硅、氮氧化硅、氮化硅、及氧化铝等构成。栅极绝缘层240例如也可使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等成膜技术进行成膜。

栅极绝缘层240的厚度优选为30nm～600nm。若栅极绝缘层240的厚度为30nm以上，则栅电极270和半导体层230之间、及栅电极270和第1电极260或第2电极262之间的短路被抑制。若栅极绝缘层240的厚度为600nm以下，则可得到高的导通电流。栅极绝缘层240的厚度更优选为50nm以上，进一步优选为150nm以上。另外，栅极绝缘层240的厚度更优选为500nm以下，进一步优选为400nm以下。

接着，如图12所示，形成半导体层230用的膜229。

膜229由前述的GZSO系化合物构成。膜229的形成方法没有特别限定。例如，膜229可使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、及等离子体CVD法等各种成膜技术进行成膜。

需要说明的是，膜229的成膜也可使用栅极绝缘层240的成膜所使用的装置，与栅极绝缘层240的成膜连续地实施。

膜229的膜厚优选为10nm～90nm的范围。若膜厚为10nm以上，则可以形成充分的蓄积电子层。膜229的膜厚更优选为20nm以上，进一步优选为30nm以上。若膜229的膜厚为90nm以下，则可以减轻因膜229的高度差造成的第1电极260或第2电极262的断路的担忧。膜229的膜厚更优选为80nm以下，进一步优选为60nm以下。

接着，将膜229图案处理为期望的形状，形成如图13所示的半导体层230。

作为膜229的图案处理的方法，可举出通常的方法，例如掩膜成膜法及剥离法等。另外，还可以考虑将膜229成膜后，于上部配置岛状的抗蚀图案，并将其作为掩膜来对膜229进行蚀刻的方法。

对膜229进行蚀刻时，作为蚀刻剂，可以应用盐酸水溶液、EDTA(乙二胺四乙酸)水溶液、及TMAH(四甲基氢氧化铵)水溶液等。另外，也可使用市售的蚀刻液(例如，关东化学株式会社制蚀刻液ITO-02、KSMF-250等)。

抗蚀剥离中可以应用丙酮等有机溶剂，另外，也可使用市售的抗蚀剥离液。

半导体层230优选在图案处理前或图案处理后进行退火(称作“一次退火”)。一次退火的气氛选自大气、减压、氧、氢、氮、氩、氦、及氖之类的惰性气体、以及水蒸气等。一次退火的温度优选为100℃～500℃。

接着，如图14所示，以覆盖半导体层230的方式将导电膜259成膜。

导电膜259也可为铬、钼、铝、铜、银、钽、钛、或包含这些的复合材料及/或合金。另外，导电膜259也可以为层叠膜。或者，导电膜259也可以采用透明导电膜。

之后，如图15所示，对导电膜259进行图案处理，形成第1电极260及第2电极262。导电膜259的图案处理中，也可使用通常的光刻工艺/蚀刻工艺的组合。

第1电极260及第2电极262以与半导体层230的至少一部分欧姆接触的方式构成。

需要说明的是，形成如图9所示的具有第1接触层267的第1电极260、及具有第2接触层268的第2电极262时，以覆盖半导体层230的方式将2层结构的导电膜259成膜。即，作为导电膜259，将至少具有与第1接触层267及第2接触层268对应的下侧导电层、和上侧导电层的导电膜259成膜。

之后，对导电膜259进行图案处理，形成具有与半导体层230接触的状态的第1接触层267的第1电极260、及具有与半导体层230接触的状态的第2接触层268的第2电极262。

此处，作为半导体层230，使用以往的IGZO材料时，在导电膜259的湿式图案处理时，可能发生半导体层劣化的问题。因为IGZO材料对于对导电膜259进行湿式蚀刻时所使用的蚀刻液不具有耐性。

然而，第2元件200中，作为半导体层230，使用如前述那样的GZSO系化合物。GZSO系化合物相对于对导电膜259进行湿式蚀刻时使用的蚀刻液具有耐性。因此，蚀刻液即使与半导体层230接触，也可以显著地抑制半导体层230的劣化。

进而，如前所述，在半导体层230中使用IGZO材料时，确认到有通道长的缩短并且薄膜晶体管的特性降低的倾向。因此，具有由IGZO材料构成的半导体层时，几乎无法缩短通道长。

然而，第2元件200中，半导体层230由GZSO系化合物构成，因此即使缩短通道长，也可以显著地抑制开关特性的降低。

因此，第2元件200中，与以往相比，变得可以显著地缩短通道长。例如，半导体层230的通道长可以设为5μm以下。

接着，以覆盖层叠膜整体的方式形成钝化层280。钝化层280也可由氧化硅、氮氧化硅、氮化硅、氧化铝等构成。

钝化层280也可使用溅射法、脉冲激光沉积法、常压CVD法、减压CVD法、等离子体CVD法等成膜技术进行成膜。

钝化层280的厚度优选为30nm～600nm。若钝化层280的厚度为30nm以上，则可以覆盖露出的电极，若为600nm以下，则膜应力造成的基板的挠曲小。钝化层280的厚度更优选为50nm以上，进一步优选为150nm以上。另外，钝化层280的厚度更优选为500nm以下，进一步优选为400nm以下。

也可以在使钝化层280成膜前对半导体层230的露出部分进行等离子体处理。由此可以改善半导体层230与钝化层280的界面的特性。

这样的等离子处理也可以使用例如像氧气或一氧化二氮气体那样的气体来实施。另外，等离子处理也可以使用成膜钝化层280时使用的成膜装置，并在钝化层280的成膜前实施。

如此得到的层叠体也可进行退火(称作“二次退火”)。二次退火的气氛例如为空气。另外，二次退火的温度例如为200℃～350℃的范围。

经过以上的工序，可以制造如图16所示的第2元件200。

需要说明的是，上述制造方法仅是一个例子，对于本领域技术人员而言，可以通过其他方法制造第2元件200是显而易见的。

实施例

接着，对本发明的实施例进行说明。

(例1)

通过以下的方法，制造具有如图1所示构成的薄膜晶体管(TFT)。

首先，在透明基板上使阻挡层成膜。对于透明基板而言，使用纵40mm×横40mm的无碱玻璃基板(AN100；旭硝子株式会社制)。透明基板在使用前用异丙醇和超纯水进行充分清洗。

阻挡层为氧化硅，通过等离子体CVD法进行成膜。阻挡层的厚度约为100nm。

接着，在阻挡层上形成半导体层。半导体层采用GZSO系化合物层，通过使用靶的溅射法成膜。

如下所述地制作靶。

称量Ga₂O₃粉末、ZnO粉末、和SnO₂粉末并混合，制备混合粉末，使得以阳离子原子％比率计为Ga：Zn：Sn＝33.3：50：16.7。

接着，由得到的混合粉末形成压粉体。进而，烧结该压粉体，得到靶。

半导体层的成膜条件如下：

成膜气氛；Ar和O₂的混合气体。O₂的浓度为0.35％

成膜气体的压力；1Pa

施加功率；RF200W

基板与靶的距离；10cm

靶尺寸；直径50.8mm的圆盘。

半导体层的目标厚度设为50nm。成膜后，将半导体层在大气气氛下、在400℃下退火(一次退火)1小时。

接着，对半导体层进行图案处理。首先，通过光刻在半导体层的上部配置岛状的抗蚀图案，将其作为掩膜对半导体层进行湿式蚀刻。湿式蚀刻中使用盐酸水溶液。

接着，在半导体层上依次使绝缘膜及导电膜成膜。

绝缘膜为氧化硅，通过等离子体CVD法进行成膜。目标厚度设为150nm。需要说明的是，在绝缘膜的即将成膜前，于同一装置内对半导体层的表面实施等离子体处理。等离子体处理中使用一氧化二氮气体。等离子体处理后，使绝缘膜成膜。

导电膜为钼(Mo)膜，通过DC溅射法进行成膜。目标厚度为300nm。

接着，为了得到栅电极及栅极绝缘层，对导电膜及绝缘膜进行图案处理。导电膜及绝缘膜的图案处理中使用通常的光刻工艺/蚀刻工艺。

栅电极及栅极绝缘层形成后，对俯视从半导体层的栅电极突出的突出部分实施使电阻降低的处理(低电阻化处理)。具体而言，使用反应离子蚀刻(RIE)装置，对突出部分实施氩等离子体处理。

由此，在半导体层的表面，形成2个低电阻区域(参照图5)。两低电阻区域之间的距离即通道长约为10μm。

接着，在层叠体上形成层间绝缘层。层间绝缘层为氧化硅，通过等离子体CVD法成膜。目标厚度设为200nm。

之后，对层间绝缘层进行图案处理。层间绝缘层使用通常的光刻工艺/蚀刻工艺，在栅电极的两侧，以半导体层的各低电阻区域的一部分露出的方式实施(参照图6)。

接着，形成第1电极(源极电极)及第2电极(漏电极)并图案化。

第1及第2电极均为钛层和铝层的2层结构。即，首先，以与半导体层的低电阻区域接触的方式形成钛层后，以覆盖钛层的方式形成铝层。

接着，以覆盖层叠体的方式形成钝化层。钝化层为氧化硅，通过等离子体CVD法成膜。目标厚度设为200nm。

将得到的层叠体在大气气氛中、300℃下退火(二次退火)1小时。

经过以上的工序，制造薄膜晶体管(以下称作“元件A”)。

(例2)

通过与例1同样的方法，制造薄膜晶体管(以下称作“元件B”)。但是，该例2中，半导体层中的2个低电阻区域之间的距离即通道长设为5μm。

(例3)

通过与例1同样的方法，制造薄膜晶体管(以下称作“元件C”)。但是，该例3中，半导体层中的低电阻区域之间的距离即通道长设为3μm。

(例4)

通过与例1同样的方法，制造薄膜晶体管(以下称作“元件D”)。但是，该例4中，作为半导体层，使用In-Ga-Zn-O系的氧化物。相对于全部阳离子，铟的量(原子比)为33.3％，相对于全部阳离子，镓的量(原子比)为33.3％，相对于全部阳离子，锌的量(原子比)为33.3％。

其他构成与例1同样。

(例5)

通过与例4同样的方法，制造薄膜晶体管(以下称作“元件E”)。但是，该例4中，半导体层中的低电阻区域之间的距离即通道长设为5μm。

(评价)

使用前述各元件A～E，评价TFT特性。得到的结果示于图17～图21。

图17～图21中分别示出元件A～元件E中得到的栅电压与漏电流之间的关系。

根据图20与图21的比较可知：在使用IGZO材料作为半导体层的元件中，通道长缩短时，开关特性降低。即，元件D(通道长＝10μm)中虽然可得到相应的开关特性，但在元件E(通道长＝5μm)中，完全无法得到开关特性。

如此，可以判断：在使用IGZO材料作为半导体层的元件中，通道长缩短时，有变得难以得到良好的特性的倾向。

另一方面，根据图17～图19可知：在使用GZSO系化合物作为半导体层的元件A～元件C中，通道长即使缩短为10μm、5μm、及3μm，也未发现特性的显著变化。即，元件A～元件C均可得到良好的开关特性。

(例11)

通过以下的方法，制造具有如图9所示构成的薄膜晶体管(TFT)。

首先，准备透明基板。对于透明基板而言，使用纵40mm×横40mm的无碱玻璃基板(AN100；旭硝子株式会社制)。透明基板在使用前，用异丙醇和超纯水充分地清洗。需要说明的是，在透明基板上未设置阻挡层。

接着，在透明基板上，使栅电极用的导电膜成膜。导电膜为下侧的铝(Al)层和上侧的钼(Mo)层的2层结构，通过DC溅射法进行成膜。Al层的目标厚度设为50nm，Mo层的目标厚度设为50nm。

之后，为了得到栅电极，对导电膜进行图案处理。导电膜的图案处理中，使用通常的光刻工艺/蚀刻工艺。

接着，在栅电极上，使栅极绝缘层成膜。栅极绝缘层为氧化硅，通过等离子体CVD法进行成膜。目标厚度设为150nm。

接着，在栅极绝缘层的上部使半导体层用的膜成膜。该膜为GZSO系化合物，通过使用靶的溅射法成膜。

如下所述地制作靶。

称量Ga₂O₃粉末、ZnO粉末、和SnO₂粉末并混合，制备混合粉末，使得以阳离子原子％比率计为Ga：Zn：Sn＝13.3：60：26.7。

半导体层用的膜的成膜条件如下：

成膜气氛；Ar和O₂的混合气体。O₂的浓度为0.35％

成膜气体的压力；1Pa

施加功率；RF200W

基板与靶的距离；10cm

靶尺寸；直径50.8mm的圆盘。

膜的目标厚度设为50nm。成膜后，将膜在大气气氛下、在400℃下退火(一次退火)1小时。

接着，对得到的膜进行图案处理，形成半导体层。首先，通过光刻在膜的上部配置岛状的抗蚀图案，将其作为掩膜而对膜进行湿式蚀刻。湿式蚀刻中使用关东化学株式会社制的蚀刻液ITO-02。通过东京应化工业株式会社制的剥离液104去除抗蚀图案。

接着，在半导体层上使第1及第2电极用的导电膜成膜。导电膜为下侧的Mo层和上侧的Al层的2层结构。

之后，对导电膜进行图案处理，形成第1电极(源极)及第2电极(漏极)。

图案处理通过通常的光刻工艺/蚀刻工艺的组合进行。蚀刻时，使用作为通常的蚀刻液已知的磷酸、乙酸、及硝酸的混合溶液。通过所述的蚀刻处理，半导体层未发生损伤。

需要说明的是，半导体层中的源电极和漏电极之间的最小距离即通道长设为10μm。

接着，对半导体层的露出部分实施等离子体处理。等离子体处理中使用一氧化二氮气体。

接着，在同一成膜室内，以覆盖层叠体的方式形成钝化层。钝化层为氧化硅，通过等离子体CVD法进行成膜。目标厚度设为200nm。

将得到的层叠体在大气气氛中、在300℃下退火(二次退火)1小时。

经过以上的工序，制造薄膜晶体管(以下称作“元件F”)。

(例12)

通过与例11同样的方法，制造薄膜晶体管(以下称作“元件G”)。但是，该例12中，通道长设为5μm。

(例13)

通过与例11同样的方法，制造薄膜晶体管(以下称作“元件H”)。但是，该例13中，通道长设为3μm。

(评价)

使用前述的各元件F～H，评价TFT特性。将得到的结果示于图22～图24。

图22～图24中分别示出元件F～元件H中得到的栅电压和漏电流之间的关系。

根据图22～图24可知：在使用GZSO系化合物作为半导体层的元件F～元件H中，通道长即使缩短为10μm、5μm、及3μm，也未确认到特性的显著变化。即，可知：元件F～元件H中均可得到良好的开关特性。

如此可确认：通过使用GZSO系化合物作为半导体层，可以在薄膜晶体管中缩短半导体层的通道长。

本申请基于2017年11月28日申请的日本专利申请2017-228023号主张优先权，并将该日本申请的全部内容通过参照的方式援用于本申请。

附图标记说明

100 第1元件

110 基板

120 阻挡层

130 半导体层

132a 第1低电阻区域

132b 第2低电阻区域

139 绝缘膜

140 栅极绝缘层

150 层间绝缘层

160 第1电极

162 第2电极

167 第1接触层

168 第2接触层

169 导电膜

170 栅电极

180 钝化层

200 第2元件

210 基板

220 阻挡层

229 膜

230 半导体层

240 栅极绝缘层

259 导电膜

260 第1电极

262 第2电极

267 第1接触层

268 第2接触层

270 栅电极

280 钝化层

Claims

1.一种薄膜晶体管，其为顶栅共面型的薄膜晶体管，

其具有源极、漏极、栅极、及半导体层，

所述半导体层具有所述源极用的第1低电阻区域、和所述漏极用的第2低电阻区域，

所述源极及所述漏极借助所述第1低电阻区域、所述半导体层、及所述第2低电阻区域进行电连接，

所述半导体层由包含镓(Ga)、锌(Zn)、及锡(Sn)的氧化物系的半导体构成。

2.根据权利要求1所述的薄膜晶体管，其中，将所述第1低电阻区域和所述第2低电阻区域之间的最小距离称作通道长时，该通道长为5μm以下。

3.根据权利要求1或2所述的薄膜晶体管，其中，在所述半导体层中，相对于全部阳离子原子，镓原子的原子比为10％～35％的范围。

4.根据权利要求1～3中任一项所述的薄膜晶体管，其中，在所述半导体层中，相对于全部阳离子原子，锌原子的原子比为49％～62％的范围。

5.根据权利要求1～4中任一项所述的薄膜晶体管，其中，所述半导体层不包含铟(In)，

相对于全部阳离子原子，锡原子的原子比为16％～28％的范围。

6.根据权利要求1～5中任一项所述的薄膜晶体管，其中，所述第1低电阻区域与第1接触层连接，并借助该第1接触层与所述源极连接，

所述第1接触层由包含钛(Ti)的材料构成。

7.根据权利要求1～6中任一项所述的薄膜晶体管，其中，所述第2低电阻区域与第2接触层连接，并借助该第2接触层与所述漏极连接，

所述第2接触层由包含钛(Ti)的材料构成。

8.根据权利要求1～7中任一项所述的薄膜晶体管，其中，所述第1低电阻区域及所述第2低电阻区域中的至少一者为所述半导体层的等离子体处理区域或氢离子注入区域。

9.一种薄膜晶体管，其为反交错型的薄膜晶体管，

其具有源极、漏极、栅极、及半导体层，

所述源极及所述漏极借助所述半导体层进行电连接，

10.根据权利要求9所述的薄膜晶体管，其中，将所述源极和所述漏极之间的最小距离称作通道长时，该通道长为5μm以下。

11.根据权利要求9或10所述的薄膜晶体管，其中，所述半导体层中，相对于全部阳离子原子，镓原子的原子比为10％～35％的范围。

12.根据权利要求9～11中任一项所述的薄膜晶体管，其中，所述半导体层中，相对于全部阳离子原子，锌原子的原子比为49％～62％的范围。

13.根据权利要求9～12中任一项所述的薄膜晶体管，其中，所述半导体层不包含铟(In)，