CN111326497A

CN111326497A - 半导体器件的导电结构

Info

Publication number: CN111326497A
Application number: CN201911268361.3A
Authority: CN
Inventors: 金玄永; 郭逃远; 徐康元
Original assignee: Xia Tai Xin Semiconductor Qing Dao Ltd
Current assignee: Xia Tai Xin Semiconductor Qing Dao Ltd
Priority date: 2018-12-13
Filing date: 2019-12-11
Publication date: 2020-06-23
Also published as: US20200219809A1; US20220139827A1; US20200219766A1; US11257752B2; CN111326421B; CN111326421A; US11688684B2

Abstract

本公开提供一种半导体器件。该半导体器件包括导电结构，该导电结构包括：上部导线，该上部导线布置在下部器件层中的电路组件上方，并且通过通孔插塞与下部器件层中的电路组件电连接，其中，上部导线在通孔插塞上横向延伸；中间层，具有基本均匀的厚度，设置在通孔插塞和上部导线之间，并且横向延伸超过通孔插塞的平面投影，其中，所述上部导线通过所述中介层与所述通孔插塞电连接；及覆盖层设置在上部导线上。

Description

半导体器件的导电结构

技术领域

本公开总体上涉及半导体器件的制造，并且更具体地涉及提供用于半导体器件的具有增强的电特性的互连结构。

本申请要求于2018年12月13日提交的美国临时专利申请号62/778908及62/778922的优先权，在此通过引用将其并入，并作为其一部分。

背景技术

随着集成电路(IC)的发展，对更高器件密度和操作速度的需求成为本领域技术人员永无止境的追求。随着数百万个通过互连部件网络连接的微型电路组件，互连结构的电气特性极大地影响了器件性能。

一方面，在层间电介质中的金属材料的扩散或电迁移可能产生污染和短路问题。此外，在一些应用中，不同的互连部件采用不同的导电材料。在不同互连部件之间的界面的不同金属材料的相接处可能会发生介金属共化物材料(IMC)不均匀的问题，从而导致电气性能下降。

另外，在用于互连金属的图案化工艺的光刻工艺(photolithography process)期间，由于高表面反射率，有时会有低曝光效率的问题；由于蚀刻化学腐蚀，有时会导致缺陷问题。

发明内容

根据一实施例，本公开的一方面提供一种导电结构，其特征在于，包括：上部导线，布置在下器件层中的电路组件上，并通过通孔插塞与所述电路组件电连接，其中，所述上部导线在所述通孔插塞上横向延伸；中介层，其厚度大致均匀，设置在所述通孔插塞和所述上部导线之间，并且横向延伸超过所述通孔插塞的平面投影，其中，所述上部导线通过所述中介层与所述通孔塞电连接；和覆盖层，设置在所述上部导线上。

根据一实施例，本公开的一方面提供一种在半导体器件中形成导电结构的方法，其特征在于，包括：图案化通过介电层的第一凹陷特征，以使得能够连通下部器件层中的导电特征；在第一凹陷特征中形成纵向导电特征；在第一工艺温度下，形成具有基本上均匀的厚度的中介层，所述中介层在所述纵向导电特征的平面投影上横向延伸并与所述纵向导电特征接触；在第二工艺温度下，在所述中介层上方形成金属层，其中，所述第二工艺温度高于所述第一工艺温度，在金属层上形成覆盖层，其中所述覆盖层包含钛，并包括细颗粒下部子层和粗颗粒上部子层；和通过所述覆盖层对所述中介层和所述金属层进行图案化，以在所述纵向导电特征之上形成与其接触的横向导电特征。

附图说明

为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。

图1示出了根据本公开的一些实施例的示例性半导体器件的区域截面图。

图2示出了示例性互连结构的示意性区域截面图。

图3(a)-(c)是示出根据本公开的一些实施例的在制造工艺的各个阶段期间的中间结构的示意图。

图4(a)-(c)是示出根据本公开的一些实施例的在制造工艺的各个阶段期间的中间结构的示意图。

图5(a)-(c)是示出根据本公开的一些实施例的在制造工艺的各个阶段期间的中间结构的示意图。

图6示出了根据一些示例性实施例的互连结构的上部的示意图。。

图7示出了根据本公开的一些实施例的互连结构的上部的示意图。

图8示出了根据本公开的一些实施例的互连结构的上部的示意图。

图9示出了根据本公开的一些实施例的在形成覆盖层时的沉积条件的示例性曲线图。

然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。

主要元件符号说明

具体实施方式

如下具体实施方式将结合上述附图进一步说明本发明。

现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。

本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，部件和/或部件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，部件，部件和/或其群组。

除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。

以下将结合图1至图9对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的组件不一定按比例示出。相同或类似的元件将被赋予相同或相似的附图标记表示或类似的技术用语。

图1示出了根据本公开的一些实施例的半导体器件的区域截面图。该示例性器件包括基板100，其上形成多层的集成电路器件和特征。为了说明简单和清楚起见，示例性器件的一些细节/子部件在本图中未明确标记。

基板100可以包括晶体硅衬底。根据设计要求，基板可以包括各种掺杂区域(例如，p型衬底或n型衬底)。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF₂；掺杂剂例如可以是硼。n型掺杂剂，例如磷或砷；和/或其组合。在一些替代实施例中，基板100可以由其他合适的元素半导体制成，例如金刚石或锗。合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层(epitaxial layer(epi-layer))和/或可以包括绝缘体上半导体结构，例如绝缘体上的硅(silicon-on-insulator(SOI))，绝缘体上的SiGe(SiGe-on insulator(SiGeOI)，绝缘体上的Ge(Ge on insulator(GeOI))结构等。

多个功能区域可以在基板上方横向布置(例如，如图1所示在页面上水平布置)。举例来说，图1示出了示例性器件的基板，该基板包括在其上限定的两个共面布置的功能区域，例如，单元区域110和外围区域120。在所示的示例中，单元区域110提供了容纳动态随机存取存储器(dynamic random access memory(DRAM))器件的有源电路部件(例如，选择晶体管112)和无源电路部件(例如，存储组件，例如电容器116)的空间。同时，外围区域120容纳用于支持DRAM操作的各种功能的电路部件，例如读出电路，解码器电路和放大器电路。基于不同的设计规则，不同的功能区域可以包括不同临界尺寸(critical dimensions)的电路部件。可以将不同功能区域中的器件设计为在不同的操作要求(例如，不同的电压范围)下运行。可以将具有不同特征尺寸的器件布置在基板(例如，电路芯片)的同一平面上，以实现更高的集成度，从而减小信号路径并增强器件性能。

单元区域可以包括存储单位单元的阵列。每个存储单位单元通常包括位(bit)存储部件(例如，存储电容器116)和选择部件(例如，晶体管112)。单位单元可以采用合适的单元架构，例如1-T单元格式(如本示例中所示)或其他类型的单元布置(诸如3T单元布局，未示出)。所示器件的单元区域110具有两个栅极结构112，该两个栅极结构112嵌入(掩埋)在基板100的顶表面下方且位于隔离特征111(例如，浅沟槽隔离结构)之间的有源区域中的。在一些实施例中，有源区域可以是凸起的(相对于基板的下表面)岛状结构，其包括细长的条形俯视轮廓并被隔离结构(例如，STI 111)围绕。在一些实施例中，有源区可以相对于字线的行进方向(例如，栅极结构112的延伸方向，其在所示示例中为朝向页面内/页面外)以一个倾斜的角度倾斜地设置。有源区域之间叠置/偏移布局(folded/offset layout)地倾斜布置可以允许更多的单位单元被封装在同一区域中，同时在它们之间保持足够的距离，从而在减小单元间干扰(例如串扰)的同时实现了更高的器件密度。

栅极结构112可以是存储单元选择器件的一部分，例如，埋入式沟道阵列晶体管(BCAT)。在示出的示例中，有源区域(被定义在一对隔离特征111之间)包括一对栅极结构112(对应于一对BCAT，其各自的源极/漏极(S/D)区域连接至接触塞，例如接触插塞/通孔114)。接触插塞114实现选择晶体管(例如，BCAT)与存储电容器116的下电极(例如，116L)之间的电连接(例如，通过未特别标记的盘(pad))。示例性的埋入型器件的栅极结构112可以包括凹陷填充结构，在截面轮廓中，凹陷填充结构被填充在基板的有源区域中的栅极沟槽中。在DRAM应用中，栅极结构112可以是横向行进的线性结构(例如，在图1的页面内/外延伸)，其截交于(intercepts)多个相邻的有源区域，并用作存储器件的线(word line,WL)。

栅极结构112包括嵌入有源区中的栅沟槽的下部(例如，部分地填充)的栅电极(未标记)。栅电极可以包括一种或多种导电材料，例如掺杂的多晶硅，或金属材料，例如钨，钌和钴。栅极结构112还包括衬在沟槽底部的栅极绝缘衬层，并布置在栅电极和有源区的半导体材料之间。栅极绝缘衬层可以是覆盖栅极沟槽的内侧壁的保形形成的绝缘层。栅极绝缘衬层可以由诸如氧化硅，氮化硅，氮氧化硅或金属氧化物的绝缘材料制成。金属氧化物可以包括例如氧化铪，氧化铝或氧化钛。高K介电材料可用于补足金属基栅电极，以增强场效应晶体管的性能。在一些实施例中，栅极结构112可以进一步包括阻障衬层(barrier liner)，该阻障衬层保形地设置在栅极绝缘衬层和栅电极之间。栅极阻障衬层可以包括阻障金属化合物，例如氮化钛(TiN)或氮化钽(TaN)。

为了追求不断缩小的器件尺寸，利用掩埋型晶体管作为选择器件可以确保延长的沟道长度(例如，从接触插塞114下方的一个S/D区域纵向向下直至栅极结构112的底部尖端，然后横向穿过掩埋栅极电极的尖端并向上返回到相邻接触插塞下方的一个相反的S/D区域)，从而实现较高的器件密度，同时减轻了伴随的短沟道影响。然而，可以使用其他结构架构的选择器件。例如，在一些实施例中，平面沟道器件或凸起沟道多栅器件(例如，鳍型场效应晶体管，fin-type field effect transistor,FINFET)也可以用作存储单元的选择器件。

在图示的实施例中，在有源区域(STI结构111之间)中的一对相邻栅极结构112之间限定了一个共享的S/D区域。在一些实施例中，位线113布置在共享的S/D区域上，共享的S/D区域形成在有源区(STI结构111之间)的中央区域处的多个栅极结构112之间。位线113可以是线性导电结构，并如所示的图，其向页面内/向页面外延伸，并且电连接多个有源区域(的各个中央区域)的多个S/D区域(例如，列状布置的多个有源区域的相应S/D区域；在当前区域横截面图中未显示)。

接触插塞114可以形成在并穿过有源区域上的介电层(例如，层间介电质，interlayer dielectric,ILD)，从而建立从基板100表面到有源区域上的器件堆叠的上层的纵向导电路径。在一些实施例中，接触插塞114可以用作能够与存储组件的下电极(例如，电容器组件116的电极116L)进行纵向电连接的存储节点通孔/插塞。介电层可以由诸如硅的氧化物或氮化物的材料制成。在一些实施例中，介电层可以包括介电常数低于例如3.9的低K材料。接触插塞114可以由一种或多种金属或非金属导电材料制成，例如多晶硅，钨，铝等。

可以在介电层117中的接触插塞114上方(例如，在插塞上方的相应接触垫上方)形成存储元件(例如存储电容器116)。存储电容器116包括下电极116L，上电极116U,及布置在上电极和下电极之间电容器电介质116D。

分离层(例如，层115)可以设置在接触插塞114上，存储电容器116的下电极(例如，底电极116L)穿过分离层以建立与接触插塞114的电连接。分离层可以包括氮化物材料，例如氮化硅，并且在电容器结构的制造过程中用作蚀刻停止层。注意，為便于参考，术语“下”电极是相对于基板的表面，并且不应将其解释为对装置的方位的不当限制。接触插塞14在选择装置(例如，晶体管112)的源极/漏极区域与存储元件的下电极(例如，电极116L)之间提供纵向传导路径。

在一些实施例中，下电极116L可以是具有高深宽比(即，高的深度与宽度之比)的圆柱形导电结构，其对应于高的向上开口的U形横截面轮廓(如本示例所示)。在一些实施例中，导电结构的横向宽度的尺度可以是几十纳米(nm)，例如，具有约40nm的临界尺寸。在一些实施例中，下电极116L的深宽比可以在约10至40的范围内。下电极116L可以形成自保形导电薄膜，保形导电薄膜可以由一种或多种导电材料例如BSRO((Ba，Sr)(RuO₃)，CRO(CaRuO₃)，LSCo((La，Sr)CoO₃)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO₂，SrRuO₃，Ir，IrO₂，Pt，PtO，SRO(SrRuO₃)制成。

电容器电介质116D可以是保形形成的层，其包括氮化物，氧化物，金属氧化物或其组合。例如，电容器电介质116D可以包括由氮化硅，氧化硅，金属氧化物(例如，HfO₂,ZrO₂,Al₂O₃,La₂O₃,Ta₂O₃,和TiO₂)，钙钛矿电介质材料(例如，STO(SrTiO₃),BST((Ba,Sr)TiO₃),BaTiO₃,PZT,和PLZT或它们的组合)形成的单层或多层薄膜。在一些实施例中，可以使用高K介电材料来增强电容器的性能，例如，在给定电极表面积增强电容器的电容。

上电极116U可以由一种或多种导电材料形成，例如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，上电极116U可以由包括BSRO((Ba,Sr)RuO₃),CRO(CaRuO₃),LSCo((La,Sr)CoO₃),TiN,TiAlN,TaN,TaAlN,W,WN,Ru,RuO₂,SrRuO₃,Ir,IrO₂,Pt,PtO,SRO(SrRuO₃)的导电材料形成，尽管合适材料的列表仅是示例性的而不是详尽的。

附加导电特征，诸如互连特征118和119，可以形成在上电极116U上的附加金属间介电层中，以使得电路元件之间能够互连。

随着器件集成度的增加，特征密度也增加。举例来说，在现代半导体器件中，互连特征(例如，诸如特征118/119/129的横向互连部件，或诸如特征114/124/126/128的纵向互连部件)之间的特征密度，相较于既有的半导体器件，大大增加了。这样，不仅其特征尺寸缩小，特征间距/间隔也减小。金属间介电层中密集聚集的互连图案可能导致不利的串扰或寄生效应。在一些实施例中，可以在互连部件之间并入空隙(例如，气隙)以减轻上述不良影响。

外围区域120可以包括各种有源器件区域，各种有源器件区域被隔离特征(例如，STI 121)在横向上隔开。有源区域可以包括构成外围支撑电路的有源电路部件(例如，晶体管)，例如，读出，解码器或放大器电路。在有源区域上可以存在上部器件间层，例如介电层127，可以提供接触通孔/插塞124穿过介电层127以实现从基板100的表面到更高器件层的纵向信号传导。接触插塞124可以藉由与单元区域110中类似的方式连接到其上方的对应接触垫(未具体标记)。

在当前示出的实施例的接触插塞124上方是介电层127，通过该介电层127形成一个或多个高深宽比的互连特征(例如，接触通孔126)。在一些实施例中，接触通孔126的宽深比可以具有从大约10到大约40的范围。在一些实施例中，介电层127可以是(至少部分地是)介电层117从单元区域110的横向延伸。在一些实施例中，外围区域120中的器件的设计规则可以假定比单元区域110中的器件具有更大的特征尺寸。在一些实施例中，相较于单元区域110，外围区域120中的有源电路部件被设计为在更高的工作电压下工作。

随着特征尺寸的减小，在互连结构(例如，横向部件118/119/129或纵向互连部件114/124/126/128)中采用金属材料以确保电性能。此外，为了降低电阻并获得具有较高导电质量的互连金属线，在将导电材料(例如Al)沉积到衬层材料(例如Ti)上时，采用较高的沉积(或随后的回流)温度(例如350℃至550℃范围)。降低互连中的电阻可以实现更快的器件切换速度。

然而，在互连结构中结合金属材料导致另一系列的挑战。举例来说，金属材料在层间介电质中的扩散或电迁移会产生污染和短路问题。此外，高温处理条件以不可预测的方式促进了导电材料和衬层材料之间的反应，导致随机产生不同相组成的IMC。在一些应用中，在不同的互连部件中采用不同的导电材料。在不同互连部件之间的界面的不同金属材料的相接处可能会发生例如介金属共化物材料(IMC)不均匀的问题，从而导致电气性能下降。例如，热能可能会导致铝(Al)互连金属与钛(Ti)衬层材料之间发生反应，从而导致随机生成铝化钛的三种可能的主要IMC，即γTiAl，α2-Ti₃Al和TiAl₃。由于这些IMC的原子组成不同，因此衬层的厚度变化会增加。在一些应用中，衬层/互连金属层中的不均匀性不利地影响互连结构的电性能。

图2示出了根据本公开的一些实施例的示例性互连结构的示意性区域截面图。所示的互连结构的最下部包括形成在下部器件层(例如，下部金属间介电层，IMD)中的下部导电特征221。在一些实施例中，下部导电特征221可以是着陆插塞(例如，如图1所示的插塞124)上的着陆垫。在一些实施例中，下部导电特征221可以是横向跨越的下部金属线的一部分，并能实现横向的信号传导。金属间介电层227设置在下部导电特征221上，并且被图案化以形成纵向凹陷特征(以容纳纵向互连部件22L)。在一些实施例中，横向凹陷特征进一步形成在纵向凹陷特征之上(以容纳横向互连部件22U)。

为了防止扩散并增加互连结构的异质材料界面处(例如，介电材料227和金属材料225/226之间)的附着力，在将导电材料填充到凹部中以分别形成纵向部件22U和横向部件22U之前，首先将阻挡材料的衬层222设置在暴露的凹陷表面上。在一些实施例中，衬层形成过程包括布置衬层材料，该衬层材料包括钛(Ti)，钽(Ta)或铬(Cr)中的一种或多种。随后，可将包括铝(Al)或铜(Cu)的导电材料设置在衬层材料上，以同时填充凹槽的剩余纵向部分和横向部分，从而形成互连结构。

在一些实施例中，在IMD层227上形成横向衬层部分222h。在一些实施例中，横向衬层部分222h侧向包围纵向导电填充物(例如，插塞导体)225，且与其共享基本共面的顶部边界。同时，布置在纵向导电填充物225和IMD层227之间的纵向衬层部分222v从横向衬层部分222h向下延伸。在一些实施例中，在平坦化工艺期间基本去除了横向衬层部分222h。导电填充物225和阻挡衬层(例如222v)共同形成贯穿IMD层227的跨层通孔插塞。

具有基本均匀厚度的中介层223设置在插塞导体225和衬层222上。中介层223在纵向互连部件(例如，插头导体225)的平面投影上横向延伸，并与其建立电连接。在示出的实施例中，中介层223包括诸如钛(Ti)的金属材料。在一些实施例中，中介层223通过PVD工艺形成为小于约100nm的厚度。

互连金属层226设置在中介层223上。互连金属226可以包括一种或多种导电材料，例如W，Al或Cu。在一些实施例中，在约350至450℃的相对高的温度范围内，通过PVD工艺设置厚度超过100nm的铝(Al)膜。在一些实施例中，金属层沉积之后可以在大约500至550℃的温度范围内进行回流工艺以改善晶粒质量。在一些实施例中，IMC层223中的厚度变化可以保持足够小(例如，小于约5％)，以确保通过层均匀性的可预测的电特性。

覆盖层(例如，抗蚀刻/抗反射层)228设置在互连结构的横向部件(例如，导线226)上。在一些实施例中，覆盖层228可以包括钛(Ti)。在一些实施例中，覆盖层228由具有变化的梯度含量组成的氮化钛材料制成。例如，相对于氮化物，覆盖层228的下部(例如，在金属线226附近)可以包括更高的钛含量。另一方面，覆盖层228的上部(例如，更远离金属层226)可以具有较高的氮化物含量。覆盖层228被提供来准备用于后续的互连图案化工艺，以形成互连结构的横向导电特征(例如，横向金属布线)。减少金属层226上的表面反射有助于保持光刻分辨率/准确性。

在完成光刻工艺后，中介层223和金属层226(以及剩余的ARL228)共同形成层内部件(例如，上部22U)，层内部件在IMD层(例如，层227)上的介电层中横向跨越。

图3(a)-(c)是示出根据本公开的一些实施例的在制造工艺的各个阶段期间的中间结构的示意图。例如，图3(a)示意性地示出了基板上的下部器件层中的导电特征321(例如，如图1所示的縱向互连部件126下方的着陆台)。在一些实施例中，导电特征321可以是下部器件层中的横向互连部件的一部分。

参照图3(b)，介电层327设置在下部器件层中的导电特征321上并覆盖导电特征321。在一些实施例中，介电层327可以包括氧化物材料，例如氧化硅，其形成金属间介电质(inter-metal dielectric(IMD))层的一部分。在一些实施例中，可以在金属间介电质层中使用低K材料，以减少互连部件之间的寄生耦合，从而减少信号延迟并增强器件性能。在一些实施例中，可以在IMD中提供空隙(例如，气隙)以进一步减小IMD层的整体介电常数。

参照图3(c)，对介电层327进行图案化和蚀刻以形成凹入特征，该凹入特征使得能够通向(access)导电特征321的指定部分。在一些实施例中，通过合适的蚀刻技术，可以形成具有高深宽比(即，深度/宽度＞1)的凹入特征。在一些实施例中，凹入特征的深宽比可以在约10至约40的范围内。

图4(a)-(c)是示出根据本公开的一些实施例的在制造工艺的各个阶段期间的中间结构的示意图。特别地，当前附图示出了用于互连结构的纵向部件的形成工艺，该工艺能够减轻互连结构中的小形状因数(small form-factor)，高深宽比的凹槽的金属填充挑战。

如图4(a)所示，衬层422设置在纵向延伸的凹入特征(例如，图3(c)所示的凹入特征)的暴露表面上，该凹入特征选择性地暴露下部器件层中的互连特征321的特定区域。可以选择用于衬层422的材料以改善下面的介电材料(例如，IMD 327的介电材料)和随后设置的导电材料(例如，如图4(c)所示的纵向部件425)之间的粘合。如先前实施例所述，还可以选择用于衬层422的材料以防止随后布置在互连结构的纵向部件中的导电材料的扩散。在一些实施例中，衬层422可包括含钛材料。在一些实施例中，可以通过诸如物理气相沉积(PVD)，化学气相沉积(CVD)或原子层沉积(ALD)的薄膜沉积技术来形成诸如Ti，TiN，W，WN，Ta，TaN的衬层材料。如图4(a)所示，衬层422在凹陷特征的暴露表面(例如，顶部横向部分，纵向部分和底部横向部分)上形成有基本均匀的厚度，且未填满通孔。

如图4(b)所示，导电材料425'设置在衬层422上以填充通孔的剩余部分。可以采用合适的沉积工艺，例如PVD，CVD，ALD或电镀。在一些实施例中，用于形成纵向互连部件的导电材料425'可以包括W，Al或Cu。如图所示，过量的导电材料425'也形成在衬层422的横向部分上。沉积过程基本上用导电材料填充通孔(在衬层422的纵向部分/底部部分之间)。

参照图4(c)，执行平坦化工艺(例如，化学机械抛光，CMP)以去除导电材料的过多的横向覆盖，从而在IMD 327中形成纵向导电特征(包括纵向导电填充物425)。在一些实施例中(例如，在本示例中示出的)，CMP工艺留下在IMD层327上的横向衬层部分422h。同时，纵向衬层部分422v从横向衬层部分422h向下延伸并且位于纵向导电填充物425和IMD层327之间。在一些实施例中，在平坦化工艺期间基本上去除了横向衬层部分422h。导电填充物425和阻挡衬层422共同形成贯穿IMD层327的跨层通孔插塞(例如，电连接不同层别的层内/横向导电特征)。

图5(a)-(c)是示出根据本公开的一些实施例的在制造过程的各个阶段期间的中间结构的示意图。特别地，当前附图示出了用于形成能够进一步减轻IMC均匀性问题的横向导电互连结构的制造工艺。

如图5(a)所示，在平坦化处理后的平面上(例如，如图4(c)所示)设置具有大致均匀的厚度的中介层523。中介层523在纵向互连部件(例如，通孔插塞金属425)的平面投影上横向延伸，并与之建立电连接。中介层523的形成包括布置基本上单一组成的介金属共化物材料，其中介金属共化物材料包括与随后布置的横向互连导体中的金属组分相同的金属组分(例如，如图5(b)所示的金属层526)。在一些实施例中，中介层523包括诸如钛(Ti)的金属材料。在本实施例中，中介层523的基本上单一组成的介金属共化物材料基本上由TiAl组成。在一些实施例中，中介层523通过PVD工艺形成，其厚度小于100nm。在一些实施例中，用于中介层523的沉积工艺在相对较低的温度条件(例如，低于约350℃)下进行。在某些实施例中(例如，诸如动态随机存取存储器(DRAM)之类的存储器应用)，中介层523可以具有在大约

范围内的厚度。在一些实施例中，中介层523中的总厚度变化不大于约5％。

如图5(b)所示，互连金属层526在相对较高的温度条件下设置在中介层523上。互连金属526可以包括一种或多种材料，例如W，Al或Cu。在所示的实施例中，通过PVD工艺在约350至450℃的温度范围内沉积铝(Al)膜至超过100nm的厚度。在某些应用中(例如，DRAM)，互连金属层526可以具有在大约

范围内的厚度。在一些实施例中，金属层沉积之后可以在约500至550℃的温度范围内进行回流工艺。在一些实施例中，相对于中介层523在纵向互连部件(例如，如图4(c)所示的通孔插塞425/422)上的平面投影区域中的区域厚度，中介层523的厚度变化不大于约5％。在一些实施例中，中介层523与横向导电特征(例如，金属层526)之间的厚度比的值在大约0.005至0.5的范围内。在一些实施例中，中介层与金属层的厚度比在约0.01至约0.1的范围内。在一些实施例中，中介层与金属层之间的厚度比在约0.1至约0.4的范围内。

即使在较高的沉积温度条件下，在导线(例如，互连金属层526)之下的单一组成的IMC中介层523的存在也抑止了如上所述的自发反应。同时，由于在中介层523中的基本上单一的分子构成(例如，γTiAl)，可以维持中介层523的厚度均匀性。因此，可以在金属层形成工艺期间施加相对较高的沉积温度以提高互连金属层526的晶粒质量而不需过度担心。

参照图5(c)，抗反射层(anti-reflective layer(ARL))528设置在互连结构的横向部件(例如，导线526)上。在一些实施例中，ARL可以包括钛(Ti)。在一些实施例中，ARL528由具有变化的梯度含量组成的氮化钛材料制成。例如，相对于氮化物，ARL 528的下部(例如，在金属层526附近)可以包括较高的钛含量。另一方面，ARL 528的上部(例如，更远离金属层526)可以具有较高的氮化物含量。提供ARL 528是为了为随后的互连图案化工艺做准备，这些工艺形成互连结构的横向导电特征(例如，横向金属布线)，其中减少金属层526上的表面反射有助于保持光刻分辨率/准确性。另外，金属层526上的ARL528可以增加横向互连部件与随后形成的介电层之间的粘附性，从而改善结构完整性并因此改善电气器件的可靠性。

图6示出了根据一些示例性实施例的互连结构的上部的示意图。该示例性互连结构包括形成在横向互连部件(例如，金属线626)的顶表面上方的抗反射层628。在一些实施例中，互连金属图案化工艺包括光致抗蚀剂(photo-resist(PR))涂层，图案显影，及蚀刻硅芯片(其对应于于光刻工艺的波长具有约200％的反射率)上的金属薄膜(例如，Al层)。高反射率通常会影响曝光效率。

在一些实施例中，抗反射层628基本上由氮化钛组成。采用抗反射层(例如，层628)有助于降低要图案化的表面上的反射率。例如，富钛的TiN层可以将反射率降低到约100％或更低，而富氮的TiN可以将反射率降低到70％或更低。如本示例中所示，将富氮TiN抗反射层628(由于其晶体取向而具有柱状晶粒图案的特性)应用在金属线626上。富氮抗反射层628的柱状晶粒结构形成粗糙顶面，粗糙顶面提供增强的降低反射率的性质。然而，在金属线构图期间，相对松散的柱状结构更易于被的蚀刻化学物质渗透，因此，对下方的金属结构提供较少的保护。化学腐蚀问题在光刻重制/返工(photo rework)过程中较显着，在光刻重制/返工(photo rework)过程中，不合格的PR图案将被去除(例如通过灰化，剥离)以进行PR重新部署。在某些情况下，可能会导致环形缺陷或腐蚀问题。

图7示出了根据本公开的一些实施例的互连结构的上部的示意图。在一些实施例中，示例性互连结构包括形成在横向互连部件(例如，金属线726)的顶表面上方的覆盖层728。覆盖层728包括细颗粒下部子层728L和粗颗粒上部子层728U。

在一些实施例中，覆盖层728通过物理气相沉积(physical vapor deposition(PVD))形成。PVD过程可以使用各种类型的电源，例如直流(DC)，交流射频(AC RF)和脉冲电源。在一些实施例中，覆盖层728基本上由TiN化合物组成。在一些实施例中，覆盖层728可以通过在具有氩气(Ar)和氮气(N₂)的腔室环境中使用钛(Ti)靶通过反应溅射(即，一种类型的PVD)来形成。

在反应溅射期间，可以将N₂气体逐渐地泵入溅射室以增加氮化浓度。在特定的N₂气体浓度范围内，氮化钛(TiN)可以作为沉积在Al导体的表面上的抗反射覆盖层。此外，通过调节腔室环境中的环境N₂浓度，可以形成富Ti或富N的TiN膜。例如，当腔室中的N₂浓度高于特定阈值时，可能会形成具有诸如深褐色和柱状晶体结构的特性的富氮化物的TiN膜。另一方面，当腔室中的N₂环境浓度低于特定阈值时，可能会产生具有诸如金色和细颗粒晶体结构的特性的富钛TiN膜。

在一些实施例中，下部子层728L中钛与氮的原子比大于大约1.1：1。在一些实施例中，上部子层728U中钛与氮的原子比小于1：1.2。具有柱状晶粒结构的上部子层728U提供增强抗反射性能的粗糙表面，而具有更细粒状结构的下部子层728L提供更高的耐化学性，在必要的情况下，来确保覆盖层728在多次的重制/返工过程中的耐久性。在一些实施例中，覆盖层728有助于将光刻重制/返工计数扩展到3倍以上。

图8示出了根据本公开的一些实施例的互连结构的上部的示意图。在一些实施例中，示例性互连结构包括形成在横向互连部件(例如，金属线826)的顶表面上的覆盖层828。覆盖层828包括一个或多个的附加细颗粒子层和一个或多个的附加粗颗粒子层，它们交错地布置在细颗粒下部子层828L和粗颗粒上部子层828U之间。在一些实施例中，ARL TiN覆盖层可以包括多个堆叠，堆叠包含柱状结构的富含N的TiN子层和细颗粒的富含Ti的TiN子层，以提供更高的抗反射性和耐化学性。多个堆叠可以例如由富氮的TiN子层及随后的富钛的TiN子层重复地构成(例如，富氮的TiN/富钛的TiN/富氮的TiN/富钛的TiN的覆盖层)。

图9示出了根据本公开的一些实施例的在形成覆盖层时的沉积条件的示例性曲线图。在一些实施例中，在金属层(例如，层726)上形成覆盖层(例如，层728)包括利用在约10-40sccm的范围内的Ar气流中执行物理气相沉积。在一些实施例中，在金属层上形成覆盖层包括在约5-20kW的功率范围内执行物理气相沉积。在一些实施例中，细颗粒下部子层的形成包括利用在大约30-60sccm的范围内的N₂气流中执行物理气相沉积。在一些实施例中，在较低压力条件下执行细颗粒下部子层的沉积。在一些实施例中，形成粗颗粒上部子层包括利用大约90-150sccm的N₂气流进行物理气相沉积。在一些实施例中，在较高压力条件下执行粗颗粒上部子层的沉积。

在一些实施例中，覆盖层可以被提供为具有大约300到

范围内的厚度。在一些实施例中，可以提供具有约

的厚度范围的细颗粒的TiN子层。在一些实施例中，柱状结构的TiN子层可以具有约

的厚度范围。

因此，本公开的一方面提供一种导电结构，其特征在于，包括：上部导线，布置在下器件层中的电路组件上，并通过通孔插塞与所述电路组件电连接，其中，所述上部导线在所述通孔插塞上横向延伸；中介层，其厚度大致均匀，设置在所述通孔插塞和所述上部导线之间，并且横向延伸超过所述通孔插塞的平面投影，其中，所述上部导线通过所述中介层与所述通孔塞电连接；和覆盖层，设置在所述上部导线上。

在一些实施例中，所述中介层的厚度变化相对于所述中介层在所述通孔插塞的平面投影区域中的局部厚度不大于约5％。

在一些实施例中，所述中介层的的厚度变化不大于约5％。

在一些实施例中，所述中介层基本上由基本上单一的介金属共化物材料组成，该介金属共化物材料包括与所述上部导线中的金属种类相同的金属种类。

在一些实施例中，所述基本上单一的介金属共化物材料基本上由TiAl组成。

在一些实施例中，所述覆盖层基本上由氮化钛组成。

在一些实施例中，所述覆盖层包括细颗粒下部子层和粗颗粒上部子层。

在一些实施例中，所述下部子层中钛与氮的原子比(atomic ratio)大于1.1∶1。

在一些实施例中，所述上部子层中钛与氮的原子比小于1：1.2。

在一些实施例中，所述结构还包括在所述下部子层和所述上部子层之间的附加的细颗粒子层和附加的粗颗粒子层。

因此，本公开的一方面提供一种在半导体器件中形成导电结构的方法，其特征在于，包括：图案化通过介电层的第一凹陷特征，以使得能够连通下部器件层中的导电特征；在所述第一凹陷特征中形成纵向导电特征；在第一工艺温度下，形成具有基本上均匀的厚度的中介层，所述中介层在所述纵向导电特征的平面投影上横向延伸并与所述纵向导电特征接触；在第二工艺温度下，在所述中介层上方形成金属层，其中，所述第二工艺温度高于所述第一工艺温度；在所述金属层上形成覆盖层，其中所述覆盖层包含钛，并包括细颗粒下部子层和粗颗粒上部子层；和通过所述覆盖层对所述中介层和所述金属层进行图案化，以在所述纵向导电特征之上形成与所述纵向导电特征接触的横向导电特征。

在一些实施例中，其中所述中间层的形成包括设置基本上单一组成的介金属共化物材料，其中，所述介金属共化物材料包括与所述横向导电特征相同的金属组分。

在一些实施例中，其中所述介金属共化物材料基本上由TiAl组成。

在一些实施例中，所述中介层和所述横向导电特征之间的厚度比为约0.01至0.1。

在一些实施例中，所述方法还包括在形成所述中介层之前，在所述纵向导电特征的外周围布置衬层。

在一些实施例中，在所述中介层上形成所述金属层包括在约350至450℃的温度下进行物理气相沉积工艺，使所述金属层的厚度超过100nm。

在一些实施例中，在所述中介层上形成所述金属层包括在约500至550℃的温度下进行热处理。

在一些实施例中，在所述金属层上形成所述覆盖层包括用大约10-40sccm范围内的Ar气流进行物理气相沉积。

在一些实施例中，在所述金属层上形成所述细颗粒下部子层包括用大约30-60sccm范围内的N₂气流进行物理气相沉积。

在一些实施例中，在所述金属层上形成所述粗颗粒上部子层包括用大约90-150sccm范围内的N₂气流进行物理气相沉积。

以上示出和描述的实施例仅是示例。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims

1.一种导电结构，其特征在于，包括：

上部导线，布置在下器件层中的电路元件上，并通过通孔插塞与所述电路元件电连接，其中，所述上部导线在所述通孔插塞上横向延伸；

中介层，其厚度大致均匀，设置在所述通孔插塞和所述上部导线之间，并且横向延伸超过所述通孔插塞的平面投影，其中，所述上部导线通过所述中介层与所述通孔塞电连接；和

覆盖层，设置在所述上部导线上。

2.如权利要求1所述的结构，其特征在于，

所述中介层的厚度变化相对于所述中介层在所述通孔插塞的平面投影区域中的局部厚度不大于约5％。

3.如权利要求1所述的结构，其特征在于，

所述中介层的的厚度变化不大于约5％。

4.如权利要求1所述的结构，其特征在于，

所述中介层基本上由基本上单一的介金属共化物材料组成，该介金属共化物材料包括与所述上部导线中的金属种类相同的金属种类。

5.如权利要求4所述的结构，其特征在于，

所述基本上单一的介金属共化物材料基本上由TiAl组成。

6.如权利要求1所述的结构，其特征在于，

所述覆盖层基本上由氮化钛组成。

7.如权利要求1所述的结构，其特征在于，

所述覆盖层包括细颗粒(fine grain)下部子层和粗颗粒(coarse grain)上部子层。

8.如权利要求7所述的结构，其特征在于，

所述下部子层中钛与氮的原子比(atomic ratio)大于约1.1∶1。

9.如权利要求7所述的结构，其特征在于，

所述上部子层中钛与氮的原子比小于1：1.2。

10.如权利要求7所述的结构，其特征在于，还包括

在所述下部子层和所述上部子层之间的附加的细颗粒子层和附加的粗颗粒子层。