CN111312809B

CN111312809B - 功率器件及其制造方法

Info

Publication number: CN111312809B
Application number: CN202010409858.9A
Authority: CN
Inventors: 王东; 丛茂杰
Original assignee: SMIC Manufacturing Shaoxing Co Ltd
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Priority date: 2020-05-15
Filing date: 2020-05-15
Publication date: 2020-08-25
Anticipated expiration: 2040-05-15
Also published as: CN111312809A

Abstract

本发明提供了一种功率器件及其制造方法，所述功率器件包括衬底、形成在所述衬底上的绝缘介质层和埋置在绝缘介质层中的浮空场板，所述衬底具有至少一个沟槽，所述沟槽中形成有栅极结构，所述沟槽外围的衬底中形成有体区，所述体区的表层中形成有导电类型与体区相反的掺杂区，所述浮空场板至少覆盖所述沟槽和所述掺杂区之间的部分交界界面，并与掺杂区和栅极结构均绝缘隔离，由此，通过浮空场板能够减少沟槽顶部的尖端电场的积聚效应，优化掺杂区的电场分布，达到提高器件耐压的目的。

Description

功率器件及其制造方法

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种功率器件及其制造方法。

背景技术

功率MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）由于驱动电路简单、驱动功率小、开关速度快以及工作频率高等优点，成为中低压同步整流电源的重要元器件。目前中低压MOSFET大部分使用沟槽型MOSFET结构，该沟槽型MOSFET结构相对于平面MOSFET，同等耐压(BV)下，单位面积内的导通电阻(Rdson)也更小。该沟槽型MOSFET结构如图1所示，其包括衬底100、形成在衬底100上的外延层101、形成在外延层101的沟槽的内壁上的栅氧层102、填充在在外延层101的沟槽中的栅极103、形成在外延层101的相邻沟槽之间的体区104、形成在体区104上方的外延层101中的源区105、形成在外延层101表面上的绝缘介质层106、形成在绝缘介质层106中的接触孔的内壁上的粘合层107、填充在所述接触孔中的钨插塞108、形成在绝缘介质层106表面上的外接金属层109，外接金属层109通过钨插塞108与源区105电性连接。

根据器件特性和工艺特点，沟槽型MOSFET在三个位置的电场强度非常高，分别是沟槽底部(即栅极103的底部)、体区104与外延层101交接处以及源区105的表面。通过工艺优化电场分布，能够降低电场强度，进而提高器件的耐压(BV)。目前沟槽底部的电场分布通常通过做更圆的沟槽底部来优化，体区104与外延层101交接处的电场分布通常通过做浅结来优化，源区105表面的电场分布通常通过沟槽顶部尖角圆滑工艺减少尖端电场积聚效应来优化。

但是上述的优化电场分布的方案，仍然不能满足器件耐压进一步提高的需求。

此外，具有沟槽型栅极的IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等功率器件中也存在上述问题。

发明内容

本发明的目的在于提供一种功率器件及其制造方法，以优化栅极沟槽顶部外围的掺杂区表面的电场分布，进而提高器件耐压。

为解决上述技术问题，本发明提供一种功率器件，包括：

衬底，具有至少一个沟槽，所述沟槽中形成有栅极结构，所述沟槽顶部外围的衬底中形成有体区，所述体区的表层中形成有掺杂区，且所述掺杂区的导电类型与所述体区相反；

绝缘介质层，形成在所述衬底上；

浮空场板，埋置在所述绝缘介质层中并至少覆盖所述沟槽和所述掺杂区之间的部分交界界面，还分别与所述栅极结构以及所述掺杂区通过所述绝缘介质层隔离。

可选地，所述浮空场板对所述沟槽全面覆盖；和/或，所述浮空场板对所述掺杂区全面覆盖。

可选地，所述浮空场板的材料包括掺杂的半导体、金属硅化物和金属中的至少一种。

可选地，所述沟槽的底部和/或所述沟槽的顶部被圆角化。

可选地，所述栅极结构具有上栅极和下栅极，所述下栅极填充在所述沟槽的下部，所述上栅极填充在所述沟槽的上部，且所述上栅极和所述下栅极之间通过栅隔离层绝缘隔离开。

可选地，所述的功率器件还包括：

导电插塞，贯穿所述绝缘介质层、掺杂区且底部伸入到所述掺杂区下方的部分厚度的体区中，以与所述掺杂区和所述体区电性连接；

外接金属层，形成在所述绝缘介质层上，并与所述导电插塞电性连接。

本发明还提供一种功率器件的制造方法，包括：

提供一衬底，所述衬底具有至少一个沟槽，所述沟槽中形成有栅极结构，所述沟槽顶部外围的衬底中形成有体区，所述体区的表层中形成有掺杂区，且所述掺杂区的导电类型与所述体区相反；

在所述衬底上覆盖第一层间介质层，所述第一层间介质层将所述掺杂区和所述沟槽均掩埋在内；

形成暴露出部分所述第一层间介质层的表面的浮空场板，所述浮空场板至少覆盖所述沟槽和所述掺杂区之间的部分交界界面；

在所述第一层间介质层和所述浮空场板上覆盖第二层间介质层。

可选地，所述第一层间介质层的材质包括二氧化硅或氮化硅，所述第二层间介质层的材质包括氮氧化硅、硼硅玻璃、磷硅玻璃、氟硅玻璃、硼磷硅玻璃、硼磷氟硅玻璃中的至少一种。

可选地，形成所述浮空场板的步骤包括：在所述第一层间介质层上沉积场板层，并通过对所述场板层进行光刻和刻蚀，以形成所述浮空场板；

或者，形成所述浮空场板的步骤包括：刻蚀部分厚度的所述第一层间介质层，以形成浅开口，并通过在所述浅开口中填充场板层，并平坦化所述场板层的顶面至所述第一层间介质层的顶面，以形成所述浮空场板；

或者，形成所述浮空场板的步骤包括：所述第一层间介质层上形成图案化的光刻胶层，并在所述光刻胶层上沉积场板层，之后将所述光刻胶层及其上方的多余场板层一并剥离，以形成浮空场板。

可选地，在所述第一层间介质层和所述浮空场板上覆盖所述第二层间介质层之后，还包括：

刻蚀所述第二层间介质层、所述第一层间介质层、所述掺杂区和部分厚度的所述体区，以形成接触孔；

在所述接触孔中填充导电插塞并在在所述第二层间介质层形成外接金属层，所述导电插塞与所述掺杂区和所述体区电性连接，所述外接金属层与所述导电插塞电性连接。

与现有技术相比，本发明的技术方案具有以下有益效果：

在沟槽（即栅极沟槽）顶部外围的掺杂区上方的绝缘介质层中增加浮空场板，所述浮空场板至少覆盖所述沟槽和所述掺杂区之间的部分交界界面，且至少与掺杂区和栅极结构均绝缘隔离，由此，通过浮空场板能够减少沟槽顶部的尖端电场的积聚效应，优化掺杂区的电场分布，达到提高器件耐压的目的。

附图说明

图1是现有的一种沟槽型MOSFET器件的剖面结构示意图；

图2至图4是本发明具体实施例的功率器件的剖面结构示意图；

图5是本发明具体实施例的功率器件的制造方法流程图；

图6至图10是本发明一实施例的功率器件的制造方法中的器件剖面结构示意图；

图11至图14是本发明另一实施例的功率器件的制造方法中的器件剖面结构示意图；

图15至图18是本发明又一实施例的功率器件的制造方法中的器件剖面结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2，本发明一实施例提供一种功率器件，包括衬底、绝缘介质层206、导电插塞208、外接金属层209以及浮空场板210。

所述衬底包括基底200和外延层201，所述外延层201中形成有栅极结构、体区204和掺杂区205。其中，基底可以是本领域技术人员熟知的任意合适的半导体材料，例如硅、锗或者锗硅等，外延层201为形成在基底200上的半导体层，其厚度大于基底200的厚度，且外延层201和基底200的导电类型相同，例如均为N型半导体层。外延层201中形成有至少一个沟槽（即栅极沟槽，未在图中标记），沟槽的深度小于外延层201的厚度。栅极结构填充在沟槽中，所述栅极结构包括覆盖在沟槽内壁上的栅介质层202以及填充在沟槽中的栅极203，栅介质层202的材质例如是二氧化硅，栅极203的材质例如是多晶硅，栅极203的顶部可以与外延层的顶部齐平，也可以略低于外延层201的顶部。体区204形成在沟槽外围的外延层201中，且体区204的底部浅于所述沟槽的底部，且体区204的导电类型与所述外延层的导电类型相反，例如当外延层的导电类型为N型时，所述体区204的导电类型为P型。掺杂区205形成在体区204的表层中，且掺杂区205的导电类型与所述体区204的导电类型相反，例如当所述体区204的导电类型为P型，所述掺杂区205的导电类型为N型。体区204的深度，一方面能足够深，以提供掺杂区205的形成空间，保证掺杂区205的性能，另一方面又足够浅，以使得体区204与外延层201的交接处能形成浅结，以优化体区204与外延层201的交接处的电场分布，提高功率器件的耐压。此外，所述掺杂区205和所述体区204的交界处低于所述栅极203的顶部，进而使得掺杂区205和栅极203有重叠，保证功率器件的沟道的有效性。当功率器件为MOSFET时，所述掺杂区205为MOSFET的源区，当功率器件为IGBT时，所述掺杂区205为IGBT的发射区。

本实施例中，外延层201中形成有多个沟槽，各个沟槽中的栅极结构相同，且体区204及其中的掺杂区205形成在部分相邻的沟槽之间。此外，各个沟槽的底部和顶角均被圆角化，且沟槽底部相对其顶部更圆，由此来避免沟道底部尖端电场积聚效应和沟槽顶部尖端积聚效应，进而优化沟槽底部的电场分布以及沟槽顶部的电场分布，进一步提高器件的耐压性能。

绝缘介质层206形成在所述外延层201上，并将掺杂区205和栅极结构均掩埋在内。绝缘介质层206的材料包括二氧化硅、氮化硅以及介电常数K低于二氧化硅的低K介质等中的至少一种。绝缘介质层206可以是单层结构，也可以是叠层结构，例如在浮空场板210下方的部分是采用等离子增强气相沉积工艺形成的二氧化硅层，而包围浮空场板210侧壁并覆盖在浮空场板210上方的部分是硼磷硅玻璃层。此外，绝缘介质层206的顶面平坦，能为外接金属层209的形成提供平坦的工艺表面。绝缘介质层206中形成有接触孔（未在图2中标记），该接触孔依次贯穿绝缘介质层206以及掺杂区205并伸入到掺杂区205下方的部分厚度的体区204中，以暴露出所述体区204的部分表面。

导电插塞208填充在绝缘介质层206的接触孔中，并与所述掺杂区205和所述体区204电性连接，由此将由掺杂区205、体区204和底部的外延层201构成的寄生晶体管进行短路，避免器件栓锁失效（或者说，减小可能的栓锁现象的发生概率）。导电插塞208的材料包括钨、铜、钴、镍等金属中的至少一种。本实施例中，导电插塞208和接触孔内壁之间还夹有导电的粘合层207，以增强导电插塞208和绝缘介质层206之间的粘附性，保证导电插塞208和体区204以及掺杂区205的电连接可靠性。所述粘合层207的材料可以包括钛和/或钽。

浮空场板210埋置在所述绝缘介质层206中，并至少覆盖所述沟槽和掺杂区205之间的部分交界界面，且浮空场板210的材料为导电材料，所述导电材料包括掺杂的半导体、金属硅化物和金属及其他不含金属的导体材料的至少一种，所述掺杂的半导体例如为N型掺杂或P型掺杂的多晶硅、N型掺杂或P型掺杂的单晶硅、N型掺杂或P型掺杂的锗、掺杂有氮或氧的多晶硅等，所述金属硅化物包括硅化钴、硅化钛、硅化镍、硅化钨、硅化铜等等，所述金属包括钨、铜、钴、铝、金、铂、镍等金属中的至少一种。浮空场板210还分别与所述导电插塞208、所述栅极203以及所述掺杂区205通过所述绝缘介质层206绝缘隔离开。优选地，所述浮空场板210的材料不含金属，以防止绝缘介质层206中扩散有金属，进而保证绝缘介质层206的绝缘性能，防止造成浮空场板210分别和所述导电插塞208、所述栅极203及所述掺杂区205之间短路漏电。

此外，沟槽通常是长度沿一个方向延伸的条状沟槽，作为一种示例，浮空场板210的俯视形状可以是沿着所述沟槽的长度方向延伸的条形，导电插塞208两侧的浮空场板210相互独立且平行设置，可以是由沿着沟槽的长度方向均匀布设或者不均匀布设的不连续的多块场板组成，每块场板的形状、大小、间距可以完全相同，也可以不完全相同，也可以是沿着沟槽的长度方向连续延伸至器件区域边界的一个连续场板。作为另一种示例，两个相邻的沟槽可以共用同一浮空场板210，即浮空场板210沿沟槽的长度方向延伸且浮空场板210的宽度足以覆盖相邻两沟槽之间的区域，并在导电插塞208处被挖空，相当于导电插塞208贯穿浮空场板210，浮空场板210对掺杂区205全面覆盖。

需要说明的是，浮空场板210相对掺杂区205的浮空高度（即浮空场板210的底面距离掺杂区205顶面的垂直距离）以及浮空场板210与沟槽和掺杂区205的重叠程度均会影响其对掺杂区205处的电场分布的优化效果。因此，在设置浮空场板210时可以结合具体的器件耐压要求来合理调整，其甚至可以对周围的栅极结构所在的沟槽的顶部全面覆盖，且对掺杂区205的顶部也全面覆盖，本发明对此不作具体限定。作为一种示例，当绝缘介质层206的厚度为5000Å～10000Å时，浮空场板210的浮空高度可以占绝缘介质层206的厚度的1/6~2/3，当栅极结构所在的沟槽的宽度为0.1μm~3μm时，浮空场板210可以对该沟槽的顶部进行全面覆盖，也可以部分覆盖。

外接金属层209形成在所述绝缘介质层206上，并与所述导电插塞208电性连接。外接金属层209的作用是通过导电插塞208实现掺杂区205与外界的其他电学结构之间的电性连接。外接金属层209的材料可以与导电插塞208的材料相同，也可以不同。

需要说明的是，虽然上述实施例中，以衬底具有基底200和外延层201以及各个沟槽的深度相同为例来进行说明，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，衬底可以是绝缘体上硅或者体硅等结构，所有沟槽中至少有一个沟槽的深度与其他沟槽的深度不同。

此外，还需要说明的是，虽然上述实施例中，各个沟槽中的栅极结构均相同且仅具有一个栅极，但是本发明的技术方案并不仅仅限定于此。

请参考图3，在本发明的一些其他实施例中，沟槽中的所述栅极结构包括上下分离的上栅极203b和下栅极203a，所述下栅极203a填充在所述沟槽的下部，所述上栅极203b填充在所述沟槽的上部，且所述上栅极203b和所述下栅极203a之间通过栅隔离层202c绝缘隔离开。上栅极203b还通过覆盖在沟槽上部的侧壁上的栅介质层202b与体区204绝缘隔离开，下栅极203a还通过覆盖在沟槽下部的内壁上的栅介质层202a与体区204和外延层201绝缘隔离开。下栅极203a的材料可以和上栅极203a的材料相同，也可以不同。栅介质层202b和栅介质层202a的材料可以相同，也可以不同。例如上栅极203b为金属栅极，栅介质层202b为介电常数K高于二氧化硅的高K介质，下栅极203a为多晶硅栅极，栅介质层202a为二氧化硅。栅隔离层202c可以和栅介质层202b一道形成，也可以单独形成，当栅隔离层202c可以和栅介质层202b单独形成时，栅隔离层202c可以比栅介质层202b厚。此外，下栅极203a可以电性连接掺杂区205、接地或者独立悬浮，由此作为另一场板来优化沟槽底部的电场，进一步提高器件耐压性能。

请参考图4，在本发明的另一些其他实施例中，外延层201中形成了至少两个沟槽中，且至少有一个所述沟槽中的栅极结构与其他所述沟槽中的栅极结构不同。具体地，外延层201有相邻的两个沟槽，掺杂区205和体区204形成在这两个相邻的沟槽之间的外延层201中。其中一个沟槽中的栅极结构仅具有一个栅极203c，该栅极203c通过覆盖在沟槽内壁上的栅介质层202d与掺杂区205、体区204和外延层201绝缘隔离开，另一个沟槽中的栅极结构包括上下分离的上栅极203b和下栅极203a，所述下栅极203a填充在所述沟槽的下部，所述上栅极203b填充在所述沟槽的上部，且所述上栅极203b和所述下栅极203a之间通过栅隔离层202c绝缘隔离开。上栅极203b还通过覆盖在沟槽上部的侧壁上的栅介质层202b与体区204绝缘隔离开，下栅极203a还通过覆盖在沟槽下部的内壁上的栅介质层202a与体区204和外延层201绝缘隔离开。

下面以图2所示的功率器件的结构为例，并结合附图5以及附图6~图10、附图11~图14以及附图15~图18来详细说明本发明的功率器件的制造方法。

请参考图5，本发明一实施例提供一种功率器件的制造方法，包括以下步骤：

S1，提供一衬底，所述衬底具有至少一个沟槽，所述沟槽中形成有栅极结构，所述沟槽顶部外围的衬底中形成有体区，所述体区的表层中形成有掺杂区，且所述掺杂区的导电类型与所述体区相反；

S2，在所述衬底上覆盖第一层间介质层，所述第一层间介质层将所述掺杂区和所述沟槽均掩埋在内；

S3，形成暴露出部分所述第一层间介质层的表面的浮空场板，所述浮空场板至少覆盖所述沟槽和所述掺杂区之间的部分交界界面；

S4，在所述第一层间介质层和所述浮空场板上覆盖第二层间介质层，并刻蚀所述第二层间介质层、所述第一层间介质层、所述掺杂区和部分厚度的所述体区，以形成接触孔；

S5，在所述接触孔中填充导电插塞并在在所述第二层间介质层形成外接金属层，所述导电插塞与所述掺杂区和所述体区电性连接，所述外接金属层与所述导电插塞电性连接。

请参考图6，在步骤S1中，首先，提供一基底200，并在所述基底200上形成外延层201；然后通过光刻和刻蚀工艺，刻蚀部分厚度的外延层201，以在外延层201中形成至少一个沟槽（未在图6中标记），并可以进一步对沟槽的底部和顶部进行圆角化；然后通过热氧化工艺在所述沟槽的内壁上形成一层氧化层；接着，进一步通过化学气相沉积工艺沉积多晶硅，直至填满各个所述沟槽；然后通过化学机械抛光工艺去除外延层201顶面上多余的氧化层和多晶硅，以形成覆盖在沟槽内壁上的栅介质层202和填充在沟槽中的栅极203，由此在沟槽中形成了栅极结构。之后，以栅极结构为掩膜，对沟槽外围的外延层201进行体区离子注入以及掺杂区离子注入，并退火，以形成体区204以及掺杂区205，其中体区204和掺杂区205的导电类型相反，所述体区204的底部浅于所述沟槽的底部，且所述掺杂区205形成在体区204的表层中。由此完成了步骤S1中提供衬底的工作。

需要说明的是，在本发明的其他实施例中，在步骤S1中，还可以根据需要在形成栅极203之后，对栅极203进行一定程度的回刻蚀，以使得沟槽顶部圆滑，以优化沟槽顶部的电场分布。另外，当需要在沟槽中形成图3和图4所示的上栅极和下栅极时，可以参考常规的具有上栅极和下栅极的功率器件的制造工艺，在此不再赘述。

请继续参考图6，在步骤S2中，可以采用等离子体增强化学气相沉积（PECVD）工艺，在外延层201上覆盖二氧化硅薄膜，并采用化学机械抛光工艺对沉积的二氧化硅薄膜进行顶部平坦化，以形成顶面平坦的第一层间介质层206a，为后续工艺提供平坦的工艺表面，顶部平坦化后的第一层间介质层206a在掺杂区205上方的厚度取决于待形成的浮空场板的浮空高度。其中，采用等离子体增强化学气相沉积（PECVD）工艺来形成二氧化硅薄膜，一方面可以避免消耗外延层201和掺杂区205中的硅，并使得形成的二氧化硅的台阶覆盖性能优异，另一方面，该工艺的温度通常低于450℃，不会对衬底中已有结构的性能造成不利影响。在本发明的其他实施例中，第一层间介质层206a还可以是其他材质，例如氮化硅等。

请参考图7和图8，在步骤S3中，通过工艺温度通常低于450℃（甚至低于300℃）的低温多晶硅沉积工艺，在第一层间介质层206a上形成一定厚度的多晶硅薄膜，并在沉积多晶硅薄膜的过程中掺杂磷或砷等N型掺杂剂，或掺杂硼、铟等P型掺杂剂，以形成场板层210a；然后，通过光刻胶涂覆、曝光、显影等一系列光刻工艺，在场板层210a上形成图案化的光刻胶层211；接着，以图案化的光刻胶层211为掩膜，刻蚀场板层210a，以形成浮空场板210，此时浮空场板210的底面与第一层间介质层206a的顶面齐平，且至少覆盖沟槽和掺杂区205之间的部分交界界面，并让开了后续待形成导电插塞的掺杂区205的区域，由此可以降低后续形成接触孔的刻蚀难度，浮空场板210的形状可以是沿沟槽长度方向延伸的条状。之后去除图案化的光刻胶层211。其中，采用低温多晶硅沉积工艺来形成场板层210a，可以避免多晶硅沉积对衬底中的已有结构造成不利影响。

需要说明的是，在本发明的其他实施例中，在步骤S3中，也可以选用其他的导电材料来形成场板层210，例如金属、金属硅化物、掺杂的锗硅、掺杂的锗或掺杂的单晶硅等等。

请参考图8和图9，在步骤S4中，首先，可以采用低压气相沉积工艺形成第二层间介质层206b，所述第二层间介质层206b的材料和第一层间介质层206b的材料不同，第二层间介质层206b的材料例如包括磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃和氮氧化硅中的至少一种。第二层间介质层206b能将浮空场板210掩埋在内，且其厚度取决于待形成的导电插塞的高度，且第二层间介质层206b和第一层间介质层206a堆叠形成所需的绝缘介质层。接着，通过光刻、刻蚀工艺，刻蚀掺杂区205上方的第二层间介质层206b、第一层间介质层206a、掺杂区205以及掺杂区205下方部分厚度的体区204，以形成接触孔212。

请参考图10，在步骤S5中，首先，通过溅射等合适的工艺，在接触孔212内壁上覆盖一层较薄的粘合层207，然后通过钨溅射等工艺向接触孔中填充金属材料，并采用化学机械抛光等工艺去除第二层间介质层206b顶面上多余的粘合层207和金属材料，以形成填充在接触孔212中的导电插塞208。然后，通过金属沉积、光刻、刻蚀等一系列工艺，在第二层间介质层206b上形成外接金属层209。需要说明的是，当接触孔212的侧壁暴露出浮空场板210的侧壁时，为了避免形成的导电插塞208和浮空场板210之间有电接触而导致漏电，在形成粘合层207之前，先在接触孔212侧壁上覆盖一层绝缘介质，该绝缘介质暴露出接触孔212底部的掺杂区205和体区204的相应表面，以保证导电插塞208分别和掺杂区205、体区204之间的电性连接性能。

在步骤S5之后，还可以进一步从基底200的背面进行离子注入，以形成另一掺杂区（例如MOSFET的漏区，未图示），并进一步通过背面金属化工艺，在基底200的背面上形成与该另一掺杂区电性接触的金属层。

需要说明的是，上述实施例中，导电插塞208和外接金属层209是采用两道金属沉积工艺先后形成的，但是本发明的技术方案并不仅仅限于此，在本发明的其他实施例中，采用一道金属沉积工艺来一道形成导电插塞208和外接金属层209。

另外需要进一步说明的是，上述实施例中通过在所述第一层间介质层206a上沉积场板层210a，并通过对所述场板层210a进行光刻和刻蚀，以形成所述浮空场板210，但是本发明的技术方案并不仅仅限于上述这一种形成浮空场板210工艺。

具体地，作为一种示例，请结合图5和图11~图14，在本发明的另一实施例的功率器件的制造方法中，依次执行步骤S1~步骤S5。其中步骤S1~步骤S2与上一实施例相同，具体过程可以参考上文所述，在此不再赘述。且步骤S2中平坦化后的第一层间介质层206a足够厚，由此可以在步骤S3中，如图11所示，可以先直接对第一层间介质层进行光刻和刻蚀，以在第一层间介质层206a中形成浅开口213，浅开口213未暴露出栅极203和掺杂区205的表面；然后，请参考图12和图13，通过相应的气相沉积工艺形成场板层210b，场板层210b的厚度足以填满浅开口213，并进一步通过化学机械抛光工艺平坦化所述场板层的顶面至所述第一层间介质层206a的顶面，以形成浮空场板210，此时浮空场板210的顶面与第一层间介质层206a的顶面齐平。之后请参考图13和图14，执行步骤S4和步骤S5，且步骤S4~步骤S5与上一实施例相同，具体过程可以参考上文所述，在此不再赘述。

图11~图14所示的功率器件的制造方法中，能够达到与上一实施例相同的技术效果。

作为另一种示例，请结合图5和图15~图18，在本发明的又一实施例的功率器件的制造方法中，依次执行步骤S1~步骤S5。其中步骤S1~步骤S2与上一实施例相同，具体过程可以参考上文所述，在此不再赘述。在步骤S3中，首先请参考图15，可以先通过光刻胶涂覆、曝光、显影等一系列光刻工艺，在所述第一层间介质层206a上形成图案化的光刻胶层214；然后，请参考图16，在所述图案化的光刻胶层214上沉积场板层210c；接着，请参考图17，将所述图案化的光刻胶层214及其上方的多余场板层210c一并剥离，剩余的场板层即形成浮空场板210。之后，请参考图18，执行步骤S4和步骤S5，且步骤S4~步骤S5与上一实施例相同，具体过程可以参考上文所述，在此不再赘述。

图15~图18所示的功率器件的制造方法中，采用了剥离（liff-off）工艺来制作浮空场板210，能进一步简化工艺。

此外，需要说明的是，本发明的技术方案适用于任意具有沟槽型栅极的功率器件，例如MOSFET、IGBT等器件，可以优化栅极沟槽顶部外围的掺杂区（例如MOSFET的源区或IGBT的发射区）的表面电场分布，达到提高该功率器件耐压的目的。

上述描述仅是对本发明较佳实施例的描述，并非对本发明保护范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明的保护范围。

Claims

1.一种具有沟槽型栅极的功率器件，其特征在于，包括：

绝缘介质层，形成在所述衬底上；

浮空场板，埋置在所述绝缘介质层中并至少覆盖所述沟槽和所述掺杂区之间的部分交界界面，还分别与所述栅极结构以及所述掺杂区通过所述绝缘介质层隔离，所述浮空场板的浮空高度占所述绝缘介质层的厚度的1/6~2/3。

2.如权利要求1所述的功率器件，其特征在于，所述浮空场板对所述沟槽全面覆盖；和/或，所述浮空场板对所述掺杂区全面覆盖。

3.如权利要求1所述的功率器件，其特征在于，所述浮空场板的材料包括掺杂的半导体、金属硅化物和金属中的至少一种。

4.如权利要求1所述的功率器件，其特征在于，所述沟槽的底部和/或所述沟槽的顶部被圆角化。

5.如权利要求1所述的功率器件，其特征在于，所述栅极结构具有上栅极和下栅极，所述下栅极填充在所述沟槽的下部，所述上栅极填充在所述沟槽的上部，且所述上栅极和所述下栅极之间通过栅隔离层绝缘隔离开。

6.如权利要求1所述的功率器件，其特征在于，还包括：

7.一种权利要求1~6中任一项所述的具有沟槽型栅极的功率器件的制造方法，其特征在于，包括：

在所述第一层间介质层和所述浮空场板上覆盖第二层间介质层，所述第二层间介质层和所述第一层间介质层堆叠形成绝缘介质层，所述浮空场板的浮空高度占所述绝缘介质层的厚度的1/6~2/3。

8.如权利要求7所述的制造方法，其特征在于，所述第一层间介质层的材质包括二氧化硅或氮化硅，所述第二层间介质层的材质包括氮氧化硅、硼硅玻璃、磷硅玻璃、氟硅玻璃、硼磷硅玻璃、硼磷氟硅玻璃中的至少一种。

9.如权利要求7所述的制造方法，其特征在于，形成所述浮空场板的步骤包括：在所述第一层间介质层上沉积场板层，并通过对所述场板层进行光刻和刻蚀，以形成所述浮空场板；

10.如权利要求7所述的制造方法，其特征在于，在所述第一层间介质层和所述浮空场板上覆盖所述第二层间介质层之后，还包括：

在所述接触孔中填充导电插塞并在所述第二层间介质层形成外接金属层，所述导电插塞与所述掺杂区和所述体区电性连接，所述外接金属层与所述导电插塞电性连接。