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CN111274193A - 数据处理装置及方法 - Google Patents

数据处理装置及方法 Download PDF

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CN111274193A
CN111274193A CN201811482698.XA CN201811482698A CN111274193A CN 111274193 A CN111274193 A CN 111274193A CN 201811482698 A CN201811482698 A CN 201811482698A CN 111274193 A CN111274193 A CN 111274193A
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CN
China
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data packet
processing
processed
control chip
communication interface
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Application number
CN201811482698.XA
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石玲宁
胡均浩
唐平
葛维
李振中
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Keen Chongqing Microelectronics Technology Co ltd
Original Assignee
Keen Chongqing Microelectronics Technology Co ltd
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Abstract

本公开涉及数据处理装置及方法。该装置包括多个处理芯片组，每个处理芯片组包括级联的多个处理芯片；辅助控制芯片，辅助控制芯片连接到各个处理芯片组；主控制芯片，连接到辅助控制芯片，主控制芯片用于发送待处理数据包至辅助控制芯片；其中，所述辅助控制芯片用于：接收待处理数据包；对所述待处理数据包执行预设操作，得到待处理中间数据包；将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。通过在主控制芯片外接具备更多通信接口的辅助控制芯片，不仅增加了与主控制芯片并行连接的处理芯片组的数量，而且增加了与主控制芯片连接的处理芯片的总量，提高了数据处理装置的并行数据处理性能。

Description

数据处理装置及方法
技术领域
本公开涉及电子技术领域，尤其涉及一种数据处理装置及方法。
背景技术
随着人工智能技术的快速发展，高效能人工智能计算平台中出现了越来越多的对海量数据的处理需求，因此，对高效能人工智能计算平台的计算能力有了更高的要求。
在相关技术中，高效能人工智能计算平台通常会利用多处理芯片级联的方式来提高其计算能力。具体而言，高效能人工智能计算平台中包括至少一个主控芯片和多个处理芯片组，主控芯片通过通信接口分别连接到各个处理芯片组的第一级处理芯片，以控制由多个处理芯片组，进而提高计算能力。
然而，由于主控芯片中设置的通信接口的数量有限，可并行连接的处理芯片组的数量受到限制。因此，高效能人工智能计算平台的数据处理性能的提升也受到限制。
发明内容
有鉴于此，本公开提出了一种数据处理装置及方法，以实现针对主控制芯片中通信接口的扩展，使主控制芯片可以并行连接更多处理芯片组，提升了数据处理性能。
根据本公开的一方面，提供了一种数据处理装置，所述装置包括多个处理芯片组，每个处理芯片组包括级联的多个处理芯片；辅助控制芯片，所述辅助控制芯片连接到各个处理芯片组；主控制芯片，连接到所述辅助控制芯片，所述主控制芯片用于发送待处理数据包至辅助控制芯片；其中，所述辅助控制芯片用于：接收所述待处理数据包；对所述待处理数据包执行预设操作，得到待处理中间数据包；将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
在一种可能的实现方式中，所述待处理数据包包括各个处理芯片组的组别标识，所述待处理中间数据包包括多个待处理中间子数据包，其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：根据所述组别标识将所述待处理数据包划分为多个待处理中间子数据包。
在一种可能的实现方式中，辅助控制芯片，设置有第一通信接口和第二通信接口，所述辅助控制芯片通过第一通信接口分别连接到各个处理芯片组的第一级处理芯片；主控制芯片，设置有第三通信接口和第四通信接口，所述第四通信接口连接到所述第二通信接口；其中，所述第一通信接口与所述第三通信接口的接口类别相同，所述第一通信接口的数量大于所述第三通信接口的数量。
在一种可能的实现方式中，所述待处理数据包与所述待处理中间数据包的数据格式不同，其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：将所述待处理数据包的数据格式由第二通信接口的数据传输格式转换为第一通信接口的数据传输格式。
在一种可能的实现方式中，所述处理芯片组用于：处理待处理中间数据包，得到处理结果数据包；发送所述处理结果数据包至辅助控制芯片；其中，所述辅助控制芯片还用于：接收所述处理结果数据包；确定所述处理结果数据包的结果类型；通过所述第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包。
在一种可能的实现方式中，所述处理结果数据包包括多个子处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，所述主控芯片还可用于，根据芯片标识确定所述子处理结果数据包所使用到的子芯片。
在一种可能的实现方式中，所述辅助控制芯片包括现场可编程门阵列；所述第一通信接口包括通用异步收发传输器接口；所述第二通信接口包括串行外设接口。
根据本公开的另一方面，提供了一种高效能计算设备，所述高效能计算设备包括了本公开所述的数据处理装置。
根据本公开的另一方面，提供了一种数据处理方法，所述方法应用于辅助控制芯片，所述辅助控制芯片连接多个处理芯片组，所述方法包括：接收待处理数据包；对所述待处理数据包执行预设操作，得到待处理中间数据包；将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
在一种可能的实现方式中，所述待处理数据包包括各个处理芯片组的组别标识，所述待处理中间数据包包括多个待处理中间子数据包，其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：根据所述组别标识将所述待处理数据包划分为多个待处理中间子数据包。。
在一种可能的实现方式中，辅助控制芯片设置有第一通信接口和第二通信接口，所述待处理数据包与所述待处理中间数据包的数据格式不同，其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：将所述待处理数据包的数据格式，由第二通信接口的数据传输格式转换为第一通信接口的数据传输格式。
在一种可能的实现方式中，方法还包括：当接收到处理芯片组发送的处理结果数据包时，确定所述处理结果数据包的结果类型，其中，处理结果数据包由处理芯片组基于所述待处理数据包得到；通过第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包。
在一种可能的实现方式中，所述处理结果数据包包括多个子处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，其中，所述通过第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包，包括：通过所述第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送子处理结果数据包和芯片标识，以使主控芯片根据所述芯片标识确定所述子处理结果数据包所使用到的子芯片。
根据本公开实施例的数据处理装置及方法，在主控制芯片外接具备更多通信接口的辅助控制芯片，不仅增加了与主控制芯片并行连接的处理芯片组的数量，而且增加了与主控制芯片连接的处理芯片的总量，提高了数据处理装置的并行数据处理性能。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出根据本公开实施例的数据处理装置的结构示意图。
图2示出根据本公开实施例的辅助控制芯片的结构示意图。
图3示出根据本公开实施例的辅助控制芯片的结构示意图。
图4示出根据本公开实施例的高效能计算设备的结构示意图。
图5示出根据本公开实施例的一种数据处理方法的流程图。
图6示出根据本公开实施例的一种数据处理方法的流程图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
图1示出根据本公开实施例的数据处理装置的结构示意图。本实施例的数据处理装置可以应用于任何需要处理海量数据的使用场景中，其可以设置于例如电脑、服务器、移动终端或可穿戴设备等智能设备中，以提高智能设备的数据处理性能。
如图1所示，该数据处理装置10包括：多个处理芯片组11，每个处理芯片组包括级联的多个处理芯片；辅助控制芯片12，所述辅助控制芯片12连接到各个处理芯片组11；主控制芯片13，连接到所述辅助控制芯片12，所述主控制芯片13用于发送待处理数据包至辅助控制芯片12；所述辅助控制芯片12用于：接收所述待处理数据包；对所述待处理数据包执行预设操作，得到待处理中间数据包；将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
其中，数据处理装置中的每个处理芯片组均可以由多个处理芯片组成。在一个示例中，处理芯片组的数据处理性能与处理芯片组中的处理芯片的数量相关，即处理芯片的数量越多，处理芯片组的数据处理性能越强，处理芯片的数量越少，处理芯片组的数据处理性能越弱。在另一个实例中，处理芯片组的功率消耗与处理芯片组中的处理芯片的数量相关，即处理芯片的数量越多，处理芯片组的功率消耗越大，处理芯片的数量越少，处理芯片组的功率消耗越小。因此，处理芯片组中处理芯片的数量可以结合使用场景中所需数据处理性能的要求、以及可承受的负载而定。
处理芯片组中的多个处理芯片级联而成，即处理芯片组中的各个处理芯片串行连接，本实施例中，处理芯片可以为处理器芯片(例如中央处理器CPU、图形处理器NPU等)、记忆和存储芯片(例如DRAM，NAND等)，也可以是特定功能芯片(例如深度学习运算芯片，云计算运算芯片等)，本公开对处理芯片的类型不做限定。
在一种可能的实施方式中，串联的多个处理芯片可以是相同的芯片，也可以是不同的芯片。
在数据处理过程中，各个处理芯片会通过总线与辅助控制芯片连接，并将辅助控制芯片的输出作为处理芯片的输入进行处理。
在一个示例中，所述待处理数据包可以是所述数据处理装置的输入。在数据处理装置处理待处理数据包的过程中，当数据处理装置中的主控制芯片接口到外界环境发送的待处理数据包之后，会将待处理数据包转发至辅助控制芯片。在辅助控制芯片接收到所述待处理数据包后，会对待处理数据包执行预处理操作，由待处理数据包改变为待处理中间数据包。
在一个示例中，预处理操作可以是数据格式转化操作，对应的，待处理数据包的数据格式与待处理中间数据包的数据格式可以不相同；在另外一个示例中，预处理操作可以是数据划分操作，对应的，待处理数据包可以被划分为多个待处理中间子数据包，为了便于描述，将多个待处理中间子数据包统称为待处理中间数据包。
在辅助控制芯片得到待处理中间数据包后，会将待处理中间数据包并行分发至各个处理芯片组，以使数据处理装置中的多个处理芯片组并行处理所述待处理中间数据包。
本公开通过在主控制芯片外接具备更多通信接口的辅助控制芯片，不仅增加了与主控制芯片并行连接的处理芯片组的数量，而且增加了与主控制芯片连接的处理芯片的总量，提高了数据处理装置的并行数据处理性能。
在一种可能的实现方式中，所述待处理数据包包括各个处理芯片组的组别标识，所述待处理中间数据包包括多个待处理中间子数据包，其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：根据所述组别标识将所述待处理数据包划分为多个待处理中间子数据包。
其中，待处理数据包中可以包括多个组别标识，该多个组别标识用于分别标识各个处理芯片组，同时，各个组别标识还可以与待处理中间子数据包具有对应关系，以表示待处理中间子数据包是用于发送至，由与该待处理中间子数据包具备对应关系的组别标识所标识的处理芯片组中的。
在一个示例中，组别标识可以是任意类型的，用于标识数据处理装置中各个处理芯片组的标识信息，例如，组别标识可以是处理芯片组的芯片标识。
在另外一个示例中，所述待处理数据包还包括芯片标识，所述芯片标识用于标识构成处理芯片组的处理芯片，所述数据处理装置中的任意一个处理芯片都可以有一个唯一的芯片标识与其对应。同时，每一个待处理中间子数据包由多个数据片段组成，所述数据片段就是需要每一个处理芯片处理的内容。因此，在数据处理过程中，辅助控制芯片会根据该芯片标识将每一个数据片段发送至用于处理该数据片段的处理芯片中。
本实施例将相关技术中由主控芯片所执行的数据划分的操作，交给了辅助控制芯片来执行，相较于相关技术，本实施例减少了对主控芯片的负载，降低了数据处理过程中主控芯片所承载任务的复杂度。
图2示出根据本公开实施例的数据处理装置的结构示意图。在一种可能的实现方式中，如图2所示，辅助控制芯片12设置有第一通信接口1201和第二通信接口1202，所述辅助控制芯片通过第一通信接口分别连接到各个处理芯片组的第一级处理芯片111；主控制芯片13，设置有第三通信接口1301和第四通信接口1302，所述第四通信接口连接到所述第二通信接口；其中，所述第一通信接口与所述第三通信接口的接口类别相同，所述第一通信接口的数量大于所述第三通信接口的数量。
在一种可能的实现方式中，所述辅助控制芯片包括现场可编程门阵列；所述第一通信接口包括通用异步收发传输器接口；所述第二通信接口包括串行外设接口。
本实施例中，辅助控制芯片可以FPGA(Field－Programmable Gate Array，现场可编程门阵列器件)、PAL(Programmable Array Logic，可编程阵列逻辑器件)、GAL(GenericArray Logic，通用阵列逻辑器件)、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)等任意类型的可编程器件。在一个示例中，辅助控制芯片可以例如为SC16IS752芯片或VK3266芯片。本公开对辅助控制芯片的具体类型不作限制。
本实施例中，辅助控制芯片可以连接多个处理芯片组，即辅助控制芯片中设置有用于连接多个处理芯片组的多个第一通信接口，以使辅助控制芯片通过第一通信接口与处理芯片组的第一级芯片连接，进而实现辅助控制芯片对处理芯片组的连接与通信。
主控制芯片设置有多个第四通信接口，其中，第四通信接口和第二通信接口的接口类别相同，例如，第四通信接口和第二通信接口均可以是SPI(Serial PeripheralInterface，串行外设接口)、LVDS接口(Low-Voltage Differential Signaling，低电压差分信号)、USB接口(Universal Serial Bus，通用串行总线)、PCIE接口(peripheralcomponent interconnect express，高速串行计算机扩展总线)等高速通信协议接口；通过第四通信接口和第二通信接口，主控制芯片与辅助控制芯片建立连接。
本实施例中，主控制芯片设置有多个第三通信接口，第三通信接口与第一通信接口的接口类别相同；例如，第三通信接口与第一通信接口均可以是UART接口(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)、IIS接口((IntegrateInterface of Sound，集成音频接口)、IIC接口(Inter-Integrated Circuit BUS，集成电路总线)等低速通信协议接口。
在一个示例中，所述第三通信接口处于空闲状态，不连接任何部件；与设置与主控制芯片的第三通信接口的数量相比，设置于辅助控制芯片的第一通信接口的数量更多，可以连接更多处理芯片组，即主控制芯片通过辅助控制芯片可以间接的连接，比第三通信接口的数量更多的处理芯片组，进而提高了数据处理装置的并行数据处理性能。
本实施例中，在保证第三通信接口与第一通信接口的接口类别相同，第二通信接口与第四通信接口的接口类别相同，且第一通信接口的数量大于所第三通信接口的数量的前提下，可以选择任意类别的控制芯片作为辅助控制芯片。
在一种可能的实施方式中，多个处理芯片的通信接口相同，例如处理芯片的通信接口均可以是低速通信接口。因此，在保证多个处理芯片的通信接口相同的前提下，本实施例对处理芯片的类别不做限定。
在一种可能的实现方式中，所述待处理数据包与所述待处理中间数据包的数据格式不同，其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：将所述待处理数据包的数据格式由第二通信接口的数据传输格式转换为第一通信接口的数据传输格式。该过程可以在辅助控制芯片中执行。
在一个示例中，辅助控制芯片会将待处理数据包的数据格式，由符合高速通信协议接口的数据格式，转换为符合低速通信协议接口的数据格式；在另一个示例中，辅助控制芯片会将待处理数据包的数据格式，由符合SPI接口的数据格式，转换为符合UART接口的数据格式。
本实施例将相关技术中由主控芯片所执行的数据格式转化的操作，交给了辅助控制芯片来执行，相较于相关技术，本实施例减少了对主控芯片的负载，降低了数据处理过程中主控芯片所承载任务的复杂度。
在一种可能的实现方式中，所述处理芯片组用于：处理待处理中间数据包，得到处理结果数据包；发送所述处理结果数据包至辅助控制芯片；其中，所述辅助控制芯片还用于：接收所述处理结果数据包；确定所述处理结果数据包的结果类型；通过所述第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包。
其中，所述处理结果数据包包括多种类型，不同类型的处理结果数据包可以通过不同的第一通信接口传输，例如，结果类型为处理中断的处理结果数据包可以由辅助控制芯片通过第一通信接口中的A通行接口传输至主控制芯片，结果类型为处理成功的处理结果数据包可以由辅助控制芯片通过第一通信接口中的B通行接口传输至主控制芯片。
在一种可能的实现方式中，所述处理结果数据包包括多个子处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，所述主控芯片还可用于，根据芯片标识确定所述子处理结果数据包所使用到的子芯片。
本实施例中，所述子处理结果数据包由处理芯片针对上述的数据片段处理而成，在数据处理过程中，每一组处理芯片组中的各个处理芯片会沿着与辅助控制芯片连接的方向，将处理子结果数据包和对应于子处理结果数据包的芯片标识，依次发送至该组处理芯片组的第一级处理芯片，由该第一级处理芯片发送至辅助控制芯片，辅助控制芯片会将包括了多个子处理结果数据包的处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，发送至主控制芯片，主控制芯片会对接收到的处理结果数据包和芯片标识进行解析，以确定各个子处理结果数据包所使用到的子芯片。
图3示出根据本公开实施例的辅助控制芯片的结构示意图。其中与以上附图相同的附图标记代表相似的特征。
本实施例可以将FPGA作为辅助控制芯片的示例。如图3所示，FPGA中的RXC模块(Receive Control)表示接受控制处理器，FIFO(First Input First Output)模块用于表示FIFO存储器，TXC模块(Transmit control)表示发送控制处理器，M0(Master0)/M1(Master1)表示主设备，S0/S1/S2/S3表示从设备，AHB模块表示总线协议模块，APB_MUX表示AHB模块与外部设备连接的通信接口，UART_Chainx_x表示FPGA与处理芯片相连的通信接口，SPI1_Slave/SPI2_Master/SPI3_Master表示FPGA与主控芯片相连的通信接口。
具体而言，在使用FPGA处理数据时，FPGA会通过SPI1_Slave接收主控制芯片发送的待处理数据包，并将待处理数据包存储到FIFO存储器中；TXC模块会对待处理数据包中的控制信号进行解码，并根据解码结果对待处理数据包执行数据划分处理和/或数据格式转换处理得到待处理中间数据包，并通过UART_Chainx_x将待处理中间数据包中的数据片段分发至各个处理芯片中，处理芯片则会对数据片段进行处理。当处理芯片对数据片段处理完毕并得到子处理结果数据包后，FPGA会通过UART_Chainx_x接收子处理结果数据包，并将子处理结果数据包存储值FIFO存储器中，RXC模块则会对各个子处理结果数据包进行二次解码得到结果类型，并从SPI2_Master和SPI3_Master中选取与子处理结果数据包的结果类型相对应的通信结果，将各个子处理结果数据包发送至主控制芯片中。
需要说明的是，尽管以图3示出的FPGA作为示例介绍了图1示出的数据处理装置，但本领域技术人员能够理解，本公开应不限于此。事实上，用户完全可根据个人喜好和/或实际应用场景灵活设定。
这样，通过在主控制芯片外接具备更多通信接口的辅助控制芯片，根据本公开上述实施例的数据处理装置不仅增加了与主控制芯片并行连接的处理芯片组的数量，而且增加了与主控制芯片连接的处理芯片的总量，提高了数据处理装置的并行数据处理性能，同时本公开还将原属于主控芯片的操作(例如数据划分的操作、数据格式转换的操作)交给了辅助控制芯片来执行，减少了对主控芯片的负载，降低了数据处理过程中主控芯片所承载任务的复杂度。
图4示出根据本公开实施例的高效能计算设备的结构图。其中与以上附图相同的附图标记代表相似的特征。
如图4所示，所述高效能计算设备30可以是一个服务器集群，其包括可多台设置有本公开所述的数据处理装置10的多台服务器301。在高效能计算设备运行过程中，设置有本公开所述的数据处理装置的多台服务器可以并行运算，数据处理性能极高。
图5示出根据本公开实施例的一种数据处理方法的流程图，该方法可在各个实施例的数据处理装置或高效能计算设备实现，所述方法应用于辅助控制芯片，所述辅助控制芯片连接多个处理芯片组，所述方法包括：
步骤401：接收待处理数据包；
步骤402：对所述待处理数据包执行预设操作，得到待处理中间数据包；
步骤403：将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
根据本公开实施例的数据处理方法，在主控制芯片外接具备更多通信接口的辅助控制芯片，不仅增加了与主控制芯片并行连接的处理芯片组的数量，而且增加了与主控制芯片连接的处理芯片的总量，提高了数据处理装置的并行数据处理性能。
在一种可能的实现方式中，所述待处理数据包包括各个处理芯片组的组别标识，所述待处理中间数据包包括多个待处理中间子数据包，其中，步骤402：对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：根据所述组别标识将所述待处理数据包划分为多个待处理中间子数据包。
在一种可能的实现方式中，辅助控制芯片设置有第一通信接口和第二通信接口，所述待处理数据包与所述待处理中间数据包的数据格式不同，其中，步骤402：对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：将所述待处理数据包的数据格式，由第二通信接口的数据传输格式转换为第一通信接口的数据传输格式。
图6示出根据本公开实施例的一种数据处理方法的流程图，其中与图5相同的附图标记代表相似的特征。如图6所示，方法还包括：
步骤401：接收待处理数据包；
步骤402：对所述待处理数据包执行预设操作，得到待处理中间数据包；
步骤403：将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
步骤404：当接收到处理芯片组发送的处理结果数据包时，确定所述处理结果数据包的结果类型，其中，处理结果数据包由处理芯片组基于所述待处理数据包得到；
步骤405：通过第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包。
在一种可能的实现方式中，所述处理结果数据包包括多个子处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，其中，步骤405：所述通过第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包，包括：通过所述第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送子处理结果数据包和芯片标识，以使主控芯片根据所述芯片标识确定所述子处理结果数据包所使用到的子芯片。
通过在主控制芯片外接具备更多通信接口的辅助控制芯片，根据本公开上述实施例的数据处理装置不仅增加了与主控制芯片并行连接的处理芯片组的数量，而且增加了与主控制芯片连接的处理芯片的总量，提高了数据处理装置的并行数据处理性能，同时本公开还将原属于主控芯片的操作(例如数据划分的操作、数据格式转换的操作)交给了辅助控制芯片来执行，减少了对主控芯片的负载，降低了数据处理过程中主控芯片所承载任务的复杂度。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (13)

1.一种数据处理装置，其特征在于，所述装置包括：
多个处理芯片组，每个处理芯片组包括级联的多个处理芯片；
辅助控制芯片，所述辅助控制芯片连接到各个处理芯片组；
主控制芯片，连接到所述辅助控制芯片，所述主控制芯片用于发送待处理数据包至辅助控制芯片；
其中，所述辅助控制芯片用于：
接收所述待处理数据包；
对所述待处理数据包执行预设操作，得到待处理中间数据包；
将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
2.根据权利要求1所述的装置，其特征在于，所述待处理数据包包括各个处理芯片组的组别标识，所述待处理中间数据包包括多个待处理中间子数据包，
其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：
根据所述组别标识将所述待处理数据包划分为多个待处理中间子数据包。
3.根据权利要求1所述的装置，其特征在于，
辅助控制芯片，设置有第一通信接口和第二通信接口，所述辅助控制芯片通过第一通信接口分别连接到各个处理芯片组的第一级处理芯片；
主控制芯片，设置有第三通信接口和第四通信接口，所述第四通信接口连接到所述第二通信接口；
其中，所述第一通信接口与所述第三通信接口的接口类别相同，所述第一通信接口的数量大于所述第三通信接口的数量。
4.根据权利要求3所述的装置，其特征在于，所述待处理数据包与所述待处理中间数据包的数据格式不同，
其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：
将所述待处理数据包的数据格式由第二通信接口的数据传输格式转换为第一通信接口的数据传输格式。
5.根据权利要求3所述的装置，其特征在于，所述处理芯片组用于：
处理待处理中间数据包，得到处理结果数据包；
发送所述处理结果数据包至辅助控制芯片；
其中，所述辅助控制芯片还用于：
接收所述处理结果数据包；
确定所述处理结果数据包的结果类型；
通过所述第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包。
6.根据权利要求5所述的装置，其特征在于，所述处理结果数据包包括多个子处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，
所述主控芯片还可用于，根据芯片标识确定所述子处理结果数据包所使用到的子芯片。
7.根据权利要求3到6中任意一项所述的装置，其特征在于：
所述辅助控制芯片包括现场可编程门阵列；
所述第一通信接口包括通用异步收发传输器接口；
所述第二通信接口包括串行外设接口。
8.一种高效能计算设备，其特征在于，包括权利要求1至7中任意一项所述的数据处理装置。
9.一种数据处理方法，其特征在于，所述方法应用于辅助控制芯片，所述辅助控制芯片连接多个处理芯片组，所述方法包括：
接收待处理数据包；
对所述待处理数据包执行预设操作，得到待处理中间数据包；
将所述待处理中间数据包分发至各个处理芯片组，以使各个处理芯片组处理所述待处理中间数据包。
10.根据权利要求9所述的方法，其特征在于，所述待处理数据包包括各个处理芯片组的组别标识，所述待处理中间数据包包括多个待处理中间子数据包，
其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：
根据所述组别标识将所述待处理数据包划分为多个待处理中间子数据包。
11.根据权利要求9所述的方法，其特征在于，辅助控制芯片设置有第一通信接口和第二通信接口，所述待处理数据包与所述待处理中间数据包的数据格式不同，
其中，对所述待处理数据包执行预设操作，得到待处理中间数据包，包括：
将所述待处理数据包的数据格式，由第二通信接口的数据传输格式转换为第一通信接口的数据传输格式。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
当接收到处理芯片组发送的处理结果数据包时，确定所述处理结果数据包的结果类型，其中，处理结果数据包由处理芯片组基于所述待处理数据包得到；
通过第一通信接口中与所述结果类型相对应的通信接口，向主控芯片发送所述处理结果数据包。
13.根据权利要求12所述的方法，其特征在于，所述处理结果数据包包括多个子处理结果数据包和分别对应于各个子处理结果数据包的芯片标识，
其中，所述通过第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送所述处理结果数据包，包括：
通过所述第一通信接口中与所述结果类型相对应的通信接口，向所述主控芯片发送子处理结果数据包和芯片标识，以使主控芯片根据所述芯片标识确定所述子处理结果数据包所使用到的子芯片。
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