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CN111243959A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN111243959A CN201911193305.8A CN201911193305A CN111243959A CN 111243959 A CN111243959 A CN 111243959A CN 201911193305 A CN201911193305 A CN 201911193305A CN 111243959 A CN111243959 A CN 111243959A
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Abstract

在制造半导体器件的方法中，在衬底上方形成具有底部部分和位于底部部分上的上部部分的鳍结构。修整底部部分，使得底部部分的最上部的宽度小于上部部分的宽度。修整上部部分的底部端角以减小上部部分的底部处的上部部分的宽度。形成隔离绝缘层，使得上部部分从隔离绝缘层突出。形成伪栅极结构。形成源极/漏极结构。在伪栅极结构和源极/漏极结构上方形成层间介电层。用金属栅极结构替换伪栅极结构。本发明的实施例还涉及半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
在鳍式场效应晶体管(FinFET)中，应防止或抑制鳍式结构的底部中的FinFET的沟道区域下方的区域中的电流泄漏。为了减少电流泄漏，可以使用比传统的硅衬底贵得多的绝缘体上硅(SOI)衬底，从而使得可以使用SOI衬底的埋氧层来隔离源极和漏极区域。可选地，可以在沟道区域下方掩埋穿通停止件或氧化物层，以增加其电阻率，从而减小电流泄漏。然而，在沟道区域下方形成穿通停止件并且在沟道区域下方形成氧化物层是复杂且难以控制的。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成具有底部部分和位于所述底部部分上的上部部分的鳍结构；修整所述底部部分，使得所述底部部分的最上部的宽度小于所述上部部分的宽度；修整所述上部部分的底部端角以减小所述上部部分的底部处的所述上部部分的宽度；形成隔离绝缘层，使得所述上部部分从所述隔离绝缘层突出；形成伪栅极结构；形成源极/漏极结构；在所述伪栅极结构和所述源极/漏极结构上方形成层间介电层；以及用金属栅极结构替换所述伪栅极结构。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成外延半导体层；通过图案化所述外延半导体层和所述半导体衬底形成鳍结构，使得所述鳍结构具有对应于所述半导体衬底的底部部分和对应于所述外延半导体层的上部部分；修整所述底部部分，使得所述底部部分的最上部的宽度小于所述上部部分的宽度；修整所述上部部分的底部端角以减小所述上部部分的底部的宽度；形成隔离绝缘层，使得所述上部部分从所述隔离绝缘层突出；形成伪栅极结构；形成源极/漏极结构；在所述伪栅极结构和所述源极/漏极结构上方形成层间介电层；以及用金属栅极结构替换所述伪栅极结构。
本发明的又一实施例提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；鳍结构，具有设置在所述衬底上方的底部部分和上部部分，所述上部部分突出所述隔离绝缘层；栅极结构，设置在所述鳍结构的所述上部部分上方；以及源极/漏极结构，其中：所述底部部分具有锥形形状，并且所述上部部分的底部具有倒锥形形状，以及栅极介电层覆盖所述鳍结构的具有最小宽度的部分，所述鳍结构的具有最小宽度的部分位于所述鳍结构的具有最大宽度的部分下方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图2示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图3示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图4示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图5示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图6示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图7示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图8示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图9示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图10示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图11示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图12示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图13示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图14示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图15示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图16A示出了沿着栅极延伸方向的截面图，并且图16B示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的沿着鳍延伸方向的截面图。
图17示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图18示出了图17的局部放大截面图。
图19示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图20示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图21示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图22示出了根据本发明实施例的由栅极介电层覆盖的沟道区域的放大截面图。
图23示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
图24示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，可以以不同比例任意绘制各个部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。另外，术语“由……制成”可以表示“包含”或“由……组成”。另外，术语“被由……制成”可以表示“包含”或“由……组成”。在本发明中，短语“A、B和C之一中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。在整个发明中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极中的一个或两个。
图1至图21示出了根据本发明实施例的Fin FET器件的顺序制造工艺的各个阶段。应当理解，在顺序制造工艺中，可以在图1至图21所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其它实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图1示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
如图1所示，在衬底10上方外延形成第一半导体层11。衬底10可以是由例如Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN以及任何其它合适的材料中的一种形成的半导体衬底。在某些实施例中，晶体Si衬底用作衬底10。
在一些实施例中，第一外延半导体层11是与衬底10相同的半导体。在某些实施例中，衬底10和第一外延半导体层11都是Si。在其它实施例中，第一外延半导体层11由Si1- xGex制成，其中0＜x＜0.2，并且衬底10是Si。在一些实施例中，第一外延半导体层11的厚度D1在从约20nm至约200nm的范围内，并且在其它实施例中在从50nm至约100nm的范围内。
第一外延半导体层11可以通过使用化学汽相沉积(CVD)、原子层沉积(ALD)或分子束外延(MBE)的外延生长方法形成。在一些实施例中，第一外延半导体层适当地掺杂有诸如P、As、In和/或B的杂质。
在一些实施例中，在衬底10上方没有形成第一外延层11。
图2示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成第一外延层11之后，通过多个光刻和蚀刻操作中的一个使第一外延半导体层11的一部分凹进。在一些实施例中，凹槽13的深度D2在从约10nm至约200nm的范围内，并且在其它实施例中在从30nm至约120nm的范围内。在一些实施例中，凹槽13的深度D2小于第一外延半导体层11的厚度，并且因此凹槽13不到达半导体衬底10。在其它实施例中，凹槽13穿透到半导体衬底10中，并且因此凹槽13的深度D2大于第一外延半导体层11的厚度。在某些实施例中，凹进蚀刻在半导体衬底10的表面处停止。当没有形成第一外延半导体时，图案化衬底10的一部分以形成凹槽13。
图3示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成凹槽13之后，在凹槽13中外延形成第二半导体层15。在一些实施例中，第二外延半导体15由Si1-yGey制成，其中0.15≤y≤0.85，并且在其它实施例中，0.3≤y≤0.6。第二外延半导体层15可以通过使用化学汽相沉积(CVD)、原子层沉积(ALD)或分子束外延(MBE)的外延生长方法形成。在一些实施例中，实施化学机械抛光(CMP)操作以去除生长在第一外延半导体层11的上表面上方的第二外延半导体层的过量部分。在一些实施例中，第二外延半导体层15由Ge、IV族化合物半导体(例如，SiC、SiGeSn、SiSn和GeSn)或III-V族化合物半导体(例如，InP、InAs、GaAs、AlInAs、GaN、InGaN、AlGaN、InGaP、InGaAs和GaAsSb)制成。
在一些实施例中，第一外延层11、第二外延层15和/或衬底10适当地掺杂有杂质以形成一个或多个阱。在一些实施例中，在用于p型FET的第二外延层15中和/或下方(在第一外延层11和/或衬底10中)形成n型阱12，并且在用于n型FET的第一外延层11中和/或下方(以及衬底10内)形成p型阱14，如图3所示。可以在形成第二外延层15之前或之后形成阱。
图4示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。如图4所示，形成鳍结构。
在一些实施例中，在第一外延层11和第二外延层15上形成包括SiO2层、Si3N4层和SiON层中的一个或多个硬掩模层。然后，通过使用一个或多个光刻和蚀刻操作将硬掩模层图案化为掩模图案19。此外，通过使用等离子蚀刻以掩模图案19作为蚀刻掩模对第一和第二外延层进行沟槽蚀刻。在一些实施例中，蚀刻气体包括在从约10mTorr至约200mTorr的压力下、在从约300W至约1000W的源功率下并且在从约500W至约2000W的偏置功率下的一种或多种CF4、SF6、CH2F2、HBr、Cl2和/或O2。
在一些实施例中，可以通过其它合适的方法来图案化鳍结构。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或芯轴来图案化鳍。
在一些实施例中，包括底部鳍结构22和上部鳍结构24的鳍结构20形成在n型阱12上方，并且鳍结构25形成在p型阱14上方。尽管图4示出了用于n型阱12上方的一个或多个p型FET的两个鳍结构和用于p型阱14上方的一个或多个n型FET的两个鳍结构，但是鳍结构的数量不限于两个。
鳍结构20的宽度Wp在一些实施例中在从约5nm至约40nm的范围内，并且在其它实施例中在从约10nm至约25nm的范围内。鳍结构25的宽度Wn在一些实施例中在从约5nm至约40nm的范围内，并且在其它实施例中在从约10nm至约25nm的范围内。在一些实施例中，Wp＝Wn。在其它实施例中，Wp＜Wn，这可以改善漏致势垒降低(DIBL)的可控性。在其它实施例中，Wp＞Wn，其可以增强p型FET中的载流子迁移率。
图5示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成鳍结构20和25之后，在鳍结构上方形成牺牲层30，使得鳍结构完全嵌入牺牲层30中，如图5所示。在一些实施例中，牺牲层30包括通过LPCVD(低压化学汽相沉积)、等离子CVD或可流动CVD形成的一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。可以在形成绝缘层30之后实施退火操作。在一些实施例中，牺牲层是非晶硅。
图6示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
如图6所示，实施回蚀操作以减小牺牲层30的高度。在一些实施例中，牺牲层30的减小的高度等于底部鳍结构22和上部鳍结构24之间的界面的水平。在其它实施例中，牺牲层30的减小的高度低于或高于底部鳍结构22和上部鳍结构24之间的界面的水平。
图7示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在暴露的鳍结构20和25上方共形地形成覆盖层35。覆盖层35由与牺牲层不同的材料制成，并且在一些实施例中包括氮化硅或SiON。在一些实施例中，实施各向异性蚀刻以去除形成在牺牲层30的上表面上的覆盖层，如图7所示。
图8示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成覆盖层35之后，去除牺牲层30。如图8所示，鳍结构25的暴露部分是底部鳍结构27，并且由鳍结构25的覆盖层35覆盖的部分是上部鳍结构29。
图9示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在去除牺牲层30之后，通过适当的蚀刻操作修整底部鳍结构22和27。在一些实施例中，实施一个或多个干蚀刻操作以减小底部鳍结构22和27的宽度。在其它实施例中，实施使用HF和O3水的湿蚀刻操作。如图9所示，实施蚀刻从而使得底部鳍结构22和27具有在顶部具有最小宽度的锥形形状。在一些实施例中，干蚀刻包括重复蚀刻阶段和沉积阶段，以获得锥形形状。
图10示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
如图10所示，去除覆盖层35，从而暴露整个鳍结构。在一些实施例中，底部鳍结构22在底部鳍结构22和上部鳍结构24之间的界面(“颈部”)处具有最小的宽度Wpneck。在一些实施例中，颈部的宽度Wpneck为Wp的约50％至Wp的约95％。类似地，底部鳍结构27在与底部鳍结构22和上部鳍结构24之间的界面(“颈部”)相同的水平处具有最小宽度Wnneck。在一些实施例中，颈部的宽度Wnneck为Wn的约50％至Wn的约95％。在一些实施例中，在该制造操作阶段去除硬掩模图案19。
图11示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在去除覆盖层30之后，修整上部鳍结构24和29的角部，以减小上部鳍结构和底部鳍结构之间的界面附近的上部鳍结构的宽度，如图11所示。在一些实施例中，实施湿蚀刻操作。在一些实施例中，含有氨和过氧化氢的水溶液和/或含有盐酸和过氧化氢的水溶液用作湿蚀刻剂。由于具有锐角(例如90度)的角部比平坦部分更容易被蚀刻，因此端角被圆化或斜切。在一些实施例中，在修整上部分的端角之后，端角被圆化。在其它实施例中，端角被斜切。
在一些实施例中，上部鳍结构24的修整部分24B的尺寸Ht1在从约2nm至约10nm的范围内。在一些实施例中，上部鳍结构29的修整部分29B的尺寸Ht2在从约2nm至约10nm的范围内。在修整操作之后，鳍结构20和25在底部鳍结构和上部鳍结构之间的界面处或附近具有颈部，并且除了鳍结构的顶部之外，颈部具有最小的宽度。在一些实施例中，颈部沿垂直方向位于鳍结构的中心下方。
在一些实施例中，上部鳍结构24和29的高度Hfin在一些实施例中在从约20nm至约100nm的范围内，并且在其它实施例中在从约30nm至约70nm的范围内。在一些实施例中，底部鳍结构22和27的高度Hbot在一些实施例中在从约10nm至约80nm的范围内，并且在其它实施例中在从约20nm至约50nm的范围内。在一些实施例中，高度Hbot小于高度Hfin，在其它实施例中，高度Hbot等于或大于高度Hfin，在一些实施例中，修整部分24B的尺寸Ht1或修整部分29B的Ht2是上部鳍结构24和29的高度Hfin的约5％至约30％，并且在其它实施例中，为约10％至约20％。
图12示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在修整操作之后，形成一个或多个鳍衬垫层40，并且在鳍衬垫层40上方形成隔离绝缘层45。在一些实施例中，鳍衬垫层40包括形成在结构上方的第一衬垫层和形成在第一衬垫层上方的第二衬垫层。第一衬垫层由氧化硅或基于氧化硅的材料制成，并且第二衬垫层由SiN或基于氮化硅的材料制成。在一些实施例中，第二衬垫层由氧化硅或基于氧化硅的材料制成，并且第一衬垫层由SiN或基于氮化硅的材料制成。在一些实施例中，仅形成第一和第二衬垫层中的一个。
隔离绝缘层45(用于浅沟槽隔离，STI)包括一个或多个绝缘材料层。如图12所示，形成隔离绝缘层45，使得鳍结构完全嵌入绝缘层中。用于绝缘层45的绝缘材料可以包括通过LPCVD(低压化学汽相沉积)、等离子CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。可以在形成绝缘层45之后实施退火操作。
图13示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
如图13所示，使绝缘层45凹进以部分地暴露由鳍衬垫层40覆盖的上部鳍结构24和29。在一些实施例中，隔离绝缘层45的减小的高度等于颈部(在底部鳍结构和上部鳍结构之间的界面的水平)。
图14示出了根据本发明实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
如图14所示，去除鳍衬垫层40以暴露上部鳍结构24和29。
图15示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在一些实施例中，隔离绝缘层45的减小的高度低于颈部，如图15所示。换句话说，隔离绝缘层45的上表面位于颈部的下方，从而暴露颈部。在一些实施例中，颈部和隔离绝缘层45的上表面之间的距离Hsti在从上部鳍结构的高度Hfin的约0％至高度Hfin的约20％的范围内。
图16A和图16B示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在暴露上部鳍结构之后，如图16A和图16B所示，在暴露的上部鳍结构上方形成牺牲栅极结构50。牺牲栅极结构50包括牺牲栅极介电层52和牺牲栅电极层54。牺牲栅极结构50通过首先在鳍结构上方毯式沉积牺牲栅极介电层52来形成。牺牲栅极介电层52包括氧化硅、氮化硅或氮氧化硅的一层或多层。在一些实施例中，牺牲栅极介电层52的厚度在从约1nm至约5nm的范围内。然后将牺牲栅电极层54毯式沉积在牺牲栅极介电层52上和鳍结构上方，从而使得鳍结构完全嵌入在牺牲栅电极层54中。牺牲栅电极层54包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层54的厚度在从约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层54经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层54上方形成掩模层。在一些实施例中，掩模层包括垫SiN层和氧化硅掩模层。对掩模层实施图案化操作，并且将牺牲栅电极层54图案化成牺牲栅极结构50。
在图16A和图16B所示的实施例中，在用于p型FET的两个鳍结构上方形成一个牺牲栅极结构，并且在用于n型FET的两个鳍结构上方形成一个牺牲栅极结构。然而，牺牲栅极结构50的配置不限于图16A和图16B的配置。在一些实施例中，牺牲栅电极层54的宽度在从约5nm至约40nm的范围内。
此外，在形成牺牲栅极结构50之后，通过使用CVD或其它合适的方法共形地形成用于侧壁间隔件56的绝缘材料的覆盖层。覆盖层以共形方式沉积，使得其在牺牲栅极结构的垂直表面(诸如侧壁)、水平表面和顶部上具有基本相等的厚度。在一些实施例中，将毯式层沉积到从约2nm至约10nm范围内的厚度。在实施例中，毯式层的绝缘材料是基于氮化硅的材料，诸如SiN、SiON、SiOCN或SiCN及它们的组合。
然后，如图16A和图16B所示，在牺牲栅极结构50的相对侧壁上形成侧壁间隔件56。在形成覆盖层之后，使用例如反应离子蚀刻(RIE)对毯式层实施各向异性蚀刻。在各向异性蚀刻工艺期间，大部分绝缘材料从水平表面去除，从而在牺牲栅极结构的诸如侧壁的垂直表面和暴露的鳍结构的侧壁上留下介电间隔件层。在一些实施例中，随后实施各向同性蚀刻以从暴露的鳍结构的侧壁去除绝缘材料。
图17示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。图18示出了图17的局部放大截面图。图19示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成牺牲层50之后，分别在上部鳍结构24和29的源极/漏极区域上方形成用于p型FET的源极/漏极外延层60和用于n型FET的源极/漏极外延层65。在一些实施例中，源极/漏极外延层60包括SiGe、Ge和GeSn的一层或多层。在一些实施例中，源极/漏极外延层60掺杂有硼。在一些实施例中，源极/漏极外延层65包括SiP、SiC和SiCP的一层或多层。在一些实施例中，源极/漏极外延层60掺杂有磷和/或砷。源极/漏极外延层通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成。在一些实施例中，源极/漏极外延层60和65是由两个相邻的上部鳍结构共享的合并结构。
如图18所示，在一些实施例中，外延层60和65的底部在垂直方向上距颈部约±10nm(Hsd＝±10nm)。在一些实施例中，外延层60(65)的外延生长开始于底部鳍结构22(27)，并且外延层60(65)覆盖颈部(Hsd＞0nm)。在其它实施例中，外延层60(65)的外延生长开始于上部鳍结构24(29)的底部，并且颈部从外延层60(65)暴露(Hsd＜0nm)。在某些实施例中，外延层60(65)的外延生长开始于颈部(Hsd＝0nm)。
在其它实施例中，如图19所示，针对每个上部鳍结构分别形成源极/漏极外延层60’和65’。在一些实施例中，n型FET具有如图17所示的合并的外延源极/漏极结构，而p型FET具有如图19所示的单独的外延源极/漏极结构。
图20示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成源极/漏极外延层之后，形成用于层间介电(ILD)层70的一个或多个介电材料层。用于ILD层70的材料可以包括含Si、O、C和/或H的化合物，诸如SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层70。此外，在一些实施例中，在形成ILD层70之前，可以在源极/漏极外延层上方形成作为蚀刻停止层的氮化硅层。
图21示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段中的一个的截面图。
在形成用于ILD层70的介电材料层的一层或多层之后，实施诸如CMP操作的平坦化操作以暴露牺牲栅电极54。
此外，用金属栅极结构80替换牺牲栅极结构50。去除牺牲栅电极54和牺牲栅极介电层52，从而暴露随后成为沟道区域的上部鳍结构24和29。当牺牲栅电极54是多晶硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极54。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52。
在一些实施例中，金属栅极结构80包括高k栅极介电层82、一个或多个功函调整层材料层(未示出)以及体栅电极层84。在一些实施例中，在形成栅极介电层82之前形成包括氧化硅层的界面层。在一些实施例中，栅极介电层82包括一个或多个介电材料层，诸如氮化硅、HfO2、La2O3、ZrO2、BaO、TiO2、Ta2O5、SrO、Y2O3、HfSiO4、ZrSiO4、Al2O3、MgO、CaO、其它合适的高k介电材料和/或它们的组合。
栅极介电层82可以由CVD、ALD或任何合适的方法形成。在实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在从约1nm至约6nm的范围内。
在一些实施例中，在栅极介电层82上形成一个或多个功函调整层。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于nFET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于pFET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。此外，功函调整层84可以针对可以使用不同金属层的nFET和pFET分别形成。
体栅电极层84形成为围绕每个沟道区域(纳米线)。体栅电极层84包括一个或多个导电材料层，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
体栅电极层84可以通过CVD、ALD、电镀或其它合适的方法形成。体栅电极层84也沉积在ILD层的上表面上方。然后，通过使用例如CMP来平坦化ILD层上方的用于金属栅极结构80的材料，直至露出ILD层的顶面。在一些实施例中，分别在源极/漏极外延层60和65上形成源极/漏极接触件。在一些实施例中，在源极/漏极外延层60和65两者上提供一个源极/漏极接触件。在某些实施例中，形成连接栅电极和源极/漏极外延层的接触件。
应当理解，鳍式FET经受进一步CMOS工艺以形成各个部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图22示出了根据本发明实施例的由栅极介电层覆盖的沟道区域的放大截面图。
如图22所示，金属栅极结构，特别是栅极介电层82覆盖鳍结构中的颈部。在一些实施例中，上部鳍结构24的最大宽度W1、颈部的宽度W2(最小宽度)和隔离绝缘层45的上表面的水平处的底部鳍结构22的宽度W3满足W2＜(W1+W3)/2。类似地，在一些实施例中，上部鳍结构29的最大宽度W4、颈部的宽度W5(最小宽度)和隔离绝缘层45的上表面的水平处的底部鳍结构27的宽度W6满足W5＜(W4+W6)/2。在一些实施例中，W2≥0.5W1，并且W5≥0.5W4。
图23和图24示出了根据本发明另一实施例的鳍式场效应晶体管(FinFET)的顺序制造操作的各个阶段的截面图。在以下实施例中，可以采用如以上实施例中说明的材料、尺寸、配置、工艺和/或操作，并且可以省略其详细说明。
在一些实施例中，在图案化鳍结构20和25之后，鳍结构20和25具有锥形形状，如图23所示。在修整上部鳍结构24和29的角部之后，鳍结构显示出图24所示的形状。在一些实施例中，上部鳍结构24的最大宽度W11、颈部的宽度W12(最小宽度)和隔离绝缘层45的上表面的水平处的底部鳍结构22的宽度W13满足W12＜(W11+W13)/2。类似地，在一些实施例中，上部鳍结构29的最大宽度W14、颈部的宽度W15(最小宽度)和隔离绝缘层45的上表面的水平处的底部鳍结构27的宽度W16满足W15＜(W14+W16)/2。在一些实施例中，W12≥0.5W11，并且W15≥0.5W14。
本文描述的各个实施例或实例提供了优于现有技术的若干优势。例如，在本发明中，由于沟道区域具有宽度最小的颈部(在宽度最大的部分下方)，所以可以在不牺牲晶体管性能的情况下有效地抑制电流泄漏。此外，可以改善漏致势垒降低(DIBL)的可控性。
应当理解，不是所有的优势都有必要在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或是可可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在衬底上方形成具有底部部分和位于底部部分上的上部部分的鳍结构。修整底部部分，使得底部部分的最上部分的宽度小于上部部分的宽度。修整上部部分的底部端角以减小上部部分的底部处的上部部分的宽度。形成隔离绝缘层，使得上部部分从隔离绝缘层突出。形成伪栅极结构。形成源极/漏极结构。在伪栅极结构和源极/漏极结构上方形成层间介电层。用金属栅极结构替换伪栅极结构。在以上或以下一个或多个实施例中，鳍结构的上部部分由与鳍结构的底部部分不同的半导体材料制成。在以上或以下一个或多个实施例中，鳍结构的上部部分由SiGe制成，并且鳍结构的底部部分由Si制成。在以上或以下一个或多个实施例中，在修整上部部分的底部端角之后，底部端角被圆化或斜切。在以上或以下一个或多个实施例中，鳍结构的位于具有最大宽度的部分的下方的具有最小宽度的部分由伪栅极结构覆盖。在以上或以下一个或多个实施例中，在修整上部部分的底部端角时，还修整上部部分的顶部端角。在以上或以下一个或多个实施例中，实施修整底部部分，从而使得底部部分具有在顶部处具有最小宽度的锥形形状。在以上或以下一个或多个实施例中，形成隔离绝缘层，从而使得隔离绝缘层的上表面位于鳍结构的底部部分和上部部分之间的界面下方，并且从界面测量的隔离绝缘层的上表面的高度为鳍结构的上部部分的垂直长度的0％至20％。在以上或以下一个或多个实施例中，在形成隔离绝缘层之前，在鳍结构的底部部分上方形成鳍衬垫层。在以上或以下一个或多个实施例中，在形成层间介电层之后，鳍衬垫层覆盖鳍结构的上部部分的底部。在以上或以下一个或多个实施例中，在上部部分由掩模层覆盖时，实施修整底部部分。在以上或以下一个或多个实施例中，为了形成掩模层，在鳍结构上方形成牺牲层，减小牺牲层的高度，使得鳍结构的上部部分暴露，用于掩模层的层形成在暴露的上部部分上方，并且牺牲层被去除，使得鳍结构的底部部分暴露。在以上或以下一个或多个实施例中，鳍结构具有梯形形状，该梯形形状在底部处具有最大宽度。
根据本发明的另一方面，在制造半导体器件的方法中，在半导体衬底上方形成外延半导体层。通过图案化外延半导体层和半导体衬底来形成鳍结构，使得鳍结构具有对应于半导体衬底的底部部分和对应于外延半导体层的上部部分。修整底部部分，使得底部部分的最上部的宽度小于上部部分的宽度。修整上部部分的底部端角以减小上部部分的底部的宽度。形成隔离绝缘层，使得上部部分从隔离绝缘层突出。形成伪栅极结构。形成源极/漏极结构。在伪栅极结构和源极/漏极结构上方形成层间介电层。用金属栅极结构替换伪栅极结构。在以上或以下一个或多个实施例中，外延半导体层由与半导体衬底不同的半导体材料制成。在以上或以下一个或多个实施例中，外延半导体层由SiGe制成并且半导体衬底由Si制成。在以上或以下一个或多个实施例中，鳍结构的位于具有最大宽度的部分下方的具有最小宽度的部分由金属栅极结构覆盖。在以上或以下一个或多个实施例中，实施修整底部部分从而使得底部部分具有梯形形状，该梯形形状在顶部处具有最小的宽度。在以上或以下一个或多个实施例中，修整底部部分之后的界面处的底部部分宽度W2为修整底部部分之前的界面处的上部部分宽度W1的50％至95％。
根据本发明的另一方面，在制造半导体器件的方法中，在半导体衬底的凹槽部分上方形成外延半导体层。通过图案化外延半导体层和半导体衬底来形成第一鳍结构，并且通过图案化半导体衬底形成第二鳍结构，使得第一鳍结构具有对应于半导体衬底的底部部分和对应于外延半导体层的上部部分，并且第二鳍结构具有对应于半导体衬底的底部部分和上部部分。修整第一鳍结构和第二鳍结构的底部部分，使得底部部分的最上部的宽度小于第一鳍结构和第二鳍结构中的每个的上部部分的宽度。修整上部部分的底部端角以减小第一鳍结构和第二鳍结构中的每个的上部部分的底部的宽度。形成隔离绝缘层，使得第一鳍结构和第二鳍结构的每个的上部部分从隔离绝缘层突出。在第一鳍结构和第二鳍结构上方形成伪栅极结构。形成源极/漏极结构。在伪栅极结构和源极/漏极结构上方形成层间介电层。用金属栅极结构替换伪栅极结构。
根据本发明的另一方面，一种半导体器件包括设置在衬底上方的隔离绝缘层、具有设置在衬底上方的底部部分和上部部分的鳍结构、上部部分突出隔离绝缘层、设置在鳍结构的上部部分上方的栅极结构，以及源极/漏极结构。底部部分具有锥形形状，并且上部部分的底部具有倒锥形形状。鳍结构的位于具有最大宽度的部分下方的具有最小宽度的部分由栅极介电层覆盖。在以上或以下一个或多个实施例中，鳍结构的上部部分由与鳍结构的底部部分不同的半导体材料制成。在以上或以下一个或多个实施例中，鳍结构的上部部分由SiGe制成，并且鳍结构的底部部分由Si制成。在以上或以下一个或多个实施例中，上部部分的底部端角被圆化。在以上或以下一个或多个实施例中，上部部分的底部端角被斜切。在以上或以下一个或多个实施例中，隔离绝缘层的上表面位于鳍结构的底部部分和上部部分之间的界面下方，并且从界面测量的隔离绝缘层的上表面的高度为鳍结构的上部部分的垂直长度的0％至20％。在以上或以下一个或多个实施例中，上部部分的垂直长度在从30nm至70nm的范围内。在以上或以下一个或多个实施例中，在鳍结构的底部部分和上部部分之间的界面处的底部部分的宽度为上部部分的平均宽度的50％至95％。在以上或以下一个或多个实施例中，源极/漏极结构包括源极/漏极鳍结构和源极/漏极外延层。在以上或以下一个或多个实施例中，源极/漏极外延层的底部在鳍结构的底部部分和上部部分之间的界面的±10nm以内。在以上或以下一个或多个实施例中，上部部分的顶部端角被圆化。在以上或以下一个或多个实施例中，上部部分的顶部端角被斜切。
根据本发明的另一方面，半导体器件包括设置在衬底上方的隔离绝缘层；第一鳍结构和第二鳍结构，每个均具有设置在衬底上方的底部部分和上部部分，上部部分突出隔离绝缘层；设置在第一鳍结构和第二鳍结构中的每个的上部部分上方的栅极结构；以及包括源极/漏极外延层的源极/漏极结构。第一鳍结构和第二鳍结构中的每个的上部部分的最大宽度位于上部部分和底部部分之间的界面上方的水平处。第一和第二鳍结构中的每个的位于具有最大宽度的部分下方的具有最小宽度的部分由栅极介电层覆盖。在以上或以下一个或多个实施例中，底部部分具有锥形形状，而上部部分的底部具有倒锥形形状。在以上或以下一个或多个实施例中，鳍结构的上部部分由与鳍结构的底部部分不同的半导体材料制成。在以上或以下一个或多个实施例中，从鳍结构的底部部分和上部部分之间的界面测量的隔离绝缘层的上表面的高度在鳍结构的上部部分的垂直长度的0％至20％以内。在以上或以下一个或多个实施例中，上部部分的垂直长度在从30nm至70nm的范围内。在以上或以下一个或多个实施例中，源极/漏极外延层是覆盖第一鳍结构的上部部分和第二鳍结构的上部部分的合并结构。在以上或以下一个或多个实施例中，在第一和第二鳍结构之间的隔离绝缘层和源极/漏极外延层之间存在空隙。
根据本发明的另一方面，半导体器件包括设置在衬底上方的隔离绝缘层；第一鳍结构和第二鳍结构，每个均具有设置在衬底上方的底部部分和上部部分，上部部分突出隔离绝缘层；设置在第一鳍结构和第二鳍结构中的每个的上部部分上方的栅极结构；以及包括源极/漏极外延层的源极/漏极结构。第一鳍结构的上部部分由与第一鳍结构的底部部分不同的半导体材料制成。第二鳍结构的上部部分由与第二鳍结构的底部部分相同的半导体材料制成。第一鳍结构和第二鳍结构中的每个的上部部分的最大宽度位于上部部分和底部部分之间的界面上方的水平处。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成具有底部部分和位于所述底部部分上的上部部分的鳍结构；
修整所述底部部分，使得所述底部部分的最上部的宽度小于所述上部部分的宽度；
修整所述上部部分的底部端角以减小所述上部部分的底部处的所述上部部分的宽度；
形成隔离绝缘层，使得所述上部部分从所述隔离绝缘层突出；
形成伪栅极结构；
形成源极/漏极结构；
在所述伪栅极结构和所述源极/漏极结构上方形成层间介电层；以及
用金属栅极结构替换所述伪栅极结构。
2.根据权利要求1所述的方法，其中，所述鳍结构的上部部分由与所述鳍结构的底部部分不同的半导体材料制成。
3.根据权利要求2所述的方法，其中，所述鳍结构的上部部分由SiGe制成，并且所述鳍结构的底部部分由Si制成。
4.根据权利要求2所述的方法，其中，在修整所述上部部分的底部端角之后，所述底部端角被圆化或斜切。
5.根据权利要求2所述的方法，其中，所述鳍结构的位于具有最大宽度的部分下方的具有最小宽度的部分由所述伪栅极结构覆盖。
6.根据权利要求2所述的方法，其中，在修整所述上部部分的底部端角时，还修整所述上部部分的顶部端角。
7.根据权利要求2所述的方法，其中，实施修整所述底部部分，从而使得所述底部部分具有在顶部处具有最小宽度的锥形形状。
8.根据权利要求2所述的方法，其中，所述隔离绝缘层形成为使得所述隔离绝缘层的上表面位于所述鳍结构的底部部分和上部部分之间的界面下方，并且从所述界面测量的所述隔离绝缘层的上表面的高度为所述鳍结构的上部部分的垂直长度的0％至20％。
9.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上方形成外延半导体层；
通过图案化所述外延半导体层和所述半导体衬底形成鳍结构，使得所述鳍结构具有对应于所述半导体衬底的底部部分和对应于所述外延半导体层的上部部分；
修整所述底部部分，使得所述底部部分的最上部的宽度小于所述上部部分的宽度；
修整所述上部部分的底部端角以减小所述上部部分的底部的宽度；
形成隔离绝缘层，使得所述上部部分从所述隔离绝缘层突出；
形成伪栅极结构；
形成源极/漏极结构；
在所述伪栅极结构和所述源极/漏极结构上方形成层间介电层；以及
用金属栅极结构替换所述伪栅极结构。
10.一种半导体器件，包括：
隔离绝缘层，设置在衬底上方；
鳍结构，具有设置在所述衬底上方的底部部分和上部部分，所述上部部分突出所述隔离绝缘层；
栅极结构，设置在所述鳍结构的所述上部部分上方；以及
源极/漏极结构，其中：
所述底部部分具有锥形形状，并且所述上部部分的底部具有倒锥形形状，以及
栅极介电层覆盖所述鳍结构的具有最小宽度的部分，所述鳍结构的具有最小宽度的部分位于所述鳍结构的具有最大宽度的部分下方。
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