[go: up one dir, main page]

CN111199975B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111199975B
CN111199975B CN201911134564.3A CN201911134564A CN111199975B CN 111199975 B CN111199975 B CN 111199975B CN 201911134564 A CN201911134564 A CN 201911134564A CN 111199975 B CN111199975 B CN 111199975B
Authority
CN
China
Prior art keywords
gate
insulating barrier
gate trench
barrier film
active regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911134564.3A
Other languages
English (en)
Other versions
CN111199975A (zh
Inventor
徐亨源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111199975A publication Critical patent/CN111199975A/zh
Application granted granted Critical
Publication of CN111199975B publication Critical patent/CN111199975B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10W10/021—
    • H10W10/20—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种半导体装置，所述半导体装置包括：基底，包括在第一方向上延伸的多个有源区和与多个有源区电隔离的器件隔离区；栅极沟槽，延伸穿过多个有源区和器件隔离区；栅极结构，在多个有源区中的每个的栅极沟槽中延伸，并与栅极沟槽的相对侧壁接触；栅极介电膜，在多个有源区中的每个中形成在栅极沟槽与栅极结构之间；以及绝缘阻挡膜，设置在多个有源区中的每个中且位于栅极沟槽下方，与栅极沟槽的下表面间隔开，并且在栅极沟槽的延伸方向上延伸。

Description

半导体装置
本申请要求于2018年11月19日在韩国知识产权局提交的第10-2018-0142514号韩国专利申请的权益，所述申请的公开通过引用全部包含于此。
技术领域
发明构思涉及一种半导体装置，更具体地，涉及一种具有减小的漏电流、良好的开关特性和优异的可靠性的半导体装置。
背景技术
随着半导体设备的尺寸减小，构成元件之间的间隔减小，因此过去未被认为是问题的现象已成为问题。在存储器装置中，两条相邻的信号线之间的电干扰增大的可能性增大，因此需要解决该问题的解决方案。此外，需要通过减小漏电流来确保装置的可靠性。
发明内容
发明构思提供一种具有减小的漏电流、良好的开关特性和优异的可靠性的半导体装置。发明构思还提供了一种用于制造该半导体装置的方法。
根据一些示例，一种半导体装置包括：基底，设置有多个有源区，有源区中的每个在作为水平方向的第一方向上延伸并沿竖直方向突出；器件隔离区，使多个有源区电隔离；栅极沟槽，形成在多个有源区和器件隔离区两者中，并且延伸穿过多个有源区和器件隔离区两者；栅极结构，形成在栅极沟槽中，与栅极沟槽的相对侧壁接触，栅极结构延伸穿过多个有源区中的每个并且沿栅极沟槽的相对侧壁延伸；栅极介电膜，在多个有源区中的每个中形成在栅极沟槽表面与栅极结构之间；以及绝缘阻挡膜，设置在多个有源区中的每个中且位于栅极沟槽下方，并且与栅极沟槽的下表面间隔开。
在一些示例中，绝缘阻挡膜可以在栅极沟槽的延伸方向上延伸穿过有源区中的每个。
在一些示例中，绝缘阻挡膜具有在向下方向上逐渐变细的宽度。
在一些示例中，绝缘阻挡膜包括气隙。
附图说明
通过下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1是根据发明构思的实施例的集成电路装置的构造的示意性平面图；
图2是作为DRAM装置提供的集成电路装置的示例性配置的框图；
图3是根据发明构思的其他实施例的集成电路装置的存储器单元阵列的构造的示意性平面图；
图4是用于描述图3的存储器单元区域的主要元件的布局的平面图；
图5是沿着图4的线V-V'截取的用于描述根据发明构思的实施例的半导体装置的主要元件的一些元件的剖视图；
图6是沿着图4的线VI-VI'截取的用于描述根据发明构思的实施例的半导体装置的主要元件的一些元件的剖视图；
图7是根据发明构思的另一实施例的半导体装置的栅极结构和绝缘阻挡膜的图；
图8示出了根据发明构思的另一实施例的半导体装置的栅极结构和绝缘阻挡膜；
图9至图11示出了根据发明构思的实施例的半导体装置的沟道区；
图12A至图12J是顺序示出根据实施例的制造半导体装置的方法的操作的侧剖视图；
图13A是示出形成图9的沟道区的方法的侧剖视图；
图13B是示出形成图10的沟道区的方法的侧剖视图；
图13C是示出形成图11的沟道区的方法的侧剖视图；以及
图14A和图14B是示出获得包括气隙的绝缘阻挡膜的方法的侧剖视图。
具体实施方式
参照附图详细描述发明构思的实施例。附图中相同的附图标记表示相同的元件，并且这里将省略其详细描述。
图1是根据发明构思的实施例的集成电路装置10的构造的示意性平面图。
集成电路装置10可以包括基底12，基底12包括第一区域22、围绕第一区域22的第二区域24以及位于第一区域22与第二区域24之间的界面区域26。
基底12可以是晶体半导体材料并且/或者可以包括晶体半导体材料，例如，Si或Ge，或者选自SiGe、SiC、GaAs、InAs和InP之中的至少一种的化合物半导体。基底12可以包括导电区域，例如，掺杂有杂质的阱或掺杂有杂质的结构。
在一些实施例中，第一区域22可以是集成电路装置10的存储器单元区域。在一些实施例中，第一区域22可以是动态随机存取存储器(DRAM)的存储器单元区域。第一区域22中的每个存储器单元可以包括连接到电容器的晶体管，或者连接到可变电阻器的开关器件。
第二区域24可以是核心区域或外围电路区域(下文中，称为“外围电路区域”)。用于驱动第一区域22中的存储器单元所需的外围电路可以布置在第二区域24中。尽管未示出，但是诸如反相器链或输入/输出电路的外围电路也可以形成在第二区域24中。
多条导电线可以通过界面区域26在第一区域22与第二区域24之间延伸以电连接第一区域22和第二区域24中的各种电路元件。将第一区域22与第二区域24绝缘的绝缘结构可以布置在界面区域26中。
图2是作为DRAM装置提供的集成电路装置10的示例性配置的框图。
参照图2，在集成电路装置10中，第一区域22可以对应于DRAM装置的存储器单元区域，第二区域24可以对应于DRAM装置的外围电路区域。在这种情况下，第一区域22还可以被识别为存储器单元阵列。第一区域22可以包括一个或更多个存储器单元区域22A。用于存储数据的多个存储器单元可以在存储器单元区域22A中布置成行和列。存储器单元中的每个可以包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到沿行方向布置的多条字线中的对应一条。存取晶体管的源极和漏极中的一个可以连接到沿列方向布置的位线(其也可以用作互补位线)，并且源极和漏极中的另一个可以连接到单元电容器。取决于晶体管的操作，晶体管的源极和漏极可以承担相反的作用，因此源极和漏极中的每个在这里可以被称为源极/漏极。
第二区域24可以包括行解码器52、感测放大器阵列54、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器设置/扩展模式寄存器设置(MRS/EMRS)电路62、地址缓冲器64和数据输入/输出电路66。
感测放大器阵列54可以包括多个感测放大器，每个感测放大器可以感测和放大存储器单元的数据并将数据存储在存储器单元中。感测放大器阵列54的感测放大器可以由交叉耦合放大器来实现，该交叉耦合放大器连接在包括在存储器单元区域22A中的对应的位线与对应的互补位线之间。
来自外部装置的数据DQ可以基于地址信号ADD通过数据输入/输出电路66输入并且可以被写入存储器单元阵列22。基于地址信号ADD从存储器单元阵列22读出的数据DQ可以通过数据输入/输出电路66输出到外部。为了分配存储器单元以写入或读取数据，地址信号ADD可以输入到地址缓冲器64。地址缓冲器64可以临时存储从外部装置接收的地址信号ADD。
行解码器52可以对从地址缓冲器64输出的地址信号ADD的行地址进行解码，以分配连接到存储器单元的字线以输入或输出数据。换句话说，在数据写入或读取模式中，行解码器52可以对从地址缓冲器64输出的行地址进行解码，以启用(激活)由已解码的行地址标识的对应的字线。此外，在自刷新模式中，行解码器52可以对由内部地址计数器(未示出)生成的行地址进行解码，以启用对应的字线。
列解码器56可以对从地址缓冲器64输出的地址信号ADD的列地址进行解码，以分配连接到存储器单元的位线以输入或输出数据。存储器单元阵列22可以从由行地址和列地址标识的存储器单元输出数据或将数据写入由行地址和列地址标识的存储器单元。
命令解码器60可以接收从外部装置接收的命令信号CMD并对信号进行解码以内部地生成已解码的命令信号，例如，读取命令、写入命令、自刷新进入命令、自刷新退出命令等。
MRS/EMRS电路62可以响应于MRS/EMRS命令来设置内部模式寄存器，以分配集成电路装置10的操作模式和地址信号ADD。
尽管未在图2中示出，但是集成电路装置10还可以包括用于生成时钟信号的时钟电路或者用于接收外部施加的电源电压并生成或分布内部电压的电源电路。
自刷新控制电路58可以响应于从命令解码器60输出的命令来控制集成电路装置10的自刷新操作。命令解码器60可以包括地址计数器、计时器和核心电压发生器。地址计数器可以响应于从命令解码器60输出的自刷新进入命令来生成行地址以分配经历自刷新的行地址，并将所生成的行地址施加到行解码器52。响应于从命令解码器60输出的自刷新退出命令的地址计数器可以停止计数操作。
图3是根据发明构思的其他实施例的集成电路装置的存储器单元阵列22的构造的示意性平面图。在图1和图3中，相同的附图标记表示相同的元件，并且将省略其详细描述。
参照图3，集成电路装置的存储器单元阵列22(第一区域22)可以包括多个存储器单元区域22A。存储器单元区域22A中的每个可以被区域22B围绕。在集成电路装置中，存储器单元区域22A(或存储器单元区域MCA)可以包括DRAM装置的存储器单元，区域22B可以包括感测放大器S/A、子字线驱动器SWD和包含用于不同层之间的电连接的通孔的连接区域CJT。
区域22B可以包括子字线驱动器(SWD)块(包括多个子字线驱动器)，感测放大器(S/A)块(包括多个感测放大器)和连接区域(CJT)块(包括用于集成电路装置的不同层之间的电连接的多个通孔)。在区域22B中，多个SWD块沿存储器单元区域22A的字线方向布置，多个S/A块可沿位线方向布置。在S/A块中，可以布置多个位线感测放大器。CJT块可以位于SWD块和S/A块彼此交叉的位置。在CJT块中，可以交替地布置用于驱动位线感测放大器和接地驱动器的电源驱动器。
图4是用于描述图3的存储器单元区域22A(存储器单元区域MCA)的主要元件的布局的平面图。
参照图4，存储器单元区域22A可以包括多个有源区ACT。有源区ACT可以布置成使得有源区ACT中的每个具有沿第一方向(W轴方向)延伸的长轴。有源区ACT可以是从基底101的表面延伸并构成鳍有源区的鳍。在该示例中，有源区ACT的每个鳍的长度在第一方向(W轴方向)上延伸。有源区ACT的组可以在第二方向(X轴方向)上并排布置，并且有源区ACT的组可以在第三方向(Y轴方向)上并排布置。在该示例中，第二方向(X轴方向)对应于行方向，第三方向(Y轴方向)对应于列方向，第二方向(X轴方向)垂直于第三方向(Y轴方向)。W轴方向相对于第二方向(X轴方向)和第三方向(Y轴方向)两者倾斜。第一方向(W轴方向)、第二方向(X轴方向)和第三方向(Y轴方向)中的每个是平行于半导体装置100的基底101的上表面和下表面延伸的水平方向。
多条字线WL可以在与有源区ACT交叉的第二方向(X轴方向)上彼此平行地延伸。多条位线BL可以在字线WL上方在与第二方向(X轴方向)交叉的第三方向(Y轴方向)上彼此平行地延伸。位线BL可以通过以每个有源区ACT为中心的直接接触件DC连接到有源区ACT。
多个掩埋接触件BC可以在相邻位线BL之间延伸。每个有源区ACT的每端可以连接到掩埋接触件BC。在图4中，以有源区ACT为中心的黑色圆圈表示直接接触件DC，位于有源区ACT的端部处的黑色圆圈表示掩埋接触件BC。掩埋接触件BC可以在第二方向(X轴方向)上线性地布置并且在第三方向(Y轴方向)上以Z字形布置排列。在一些实施例中，多个着陆垫(landing pad)(未示出)可以形成在多个掩埋接触件BC上。掩埋接触件BC和着陆垫将电容器的形成在位线BL上方的下电极(未示出)连接到有源区ACT。着陆垫中的每个可以布置成与掩埋接触件BC部分地叠置。
图5是沿着图4的线V-V'截取的用于描述根据发明构思的实施例的半导体装置100的主要元件的一些元件的剖视图。
图6是沿图4的线VI-VI'截取的用于描述图5的半导体装置100的主要元件的一些元件的剖视图。
参照图4至图6，基底101可以包括多个有源区ACT和用于将有源区ACT电隔离的器件隔离区ISO。
基底101可以包括体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或者通过执行选择性外延生长(SEG)获得的外延薄膜基底。
基底101的有源区ACT均可以具有鳍形状，有源区ACT中的每个的长轴可以在相对于字线WL和位线BL的延伸方向倾斜的第一方向(W轴方向)上延伸。
器件隔离区ISO可以围绕有源区ACT并且将有源区ACT彼此电隔离。器件隔离区ISO可以是或者可以包括高密度等离子体(HDP)氧化物膜、正硅酸四乙酯(TEOS)、等离子体增强TEOS(PE-TEOS)、O3-TEOS、未掺杂的硅玻璃(USG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、tonen硅氧烷(TOSZ)或它们的组合。
第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4延伸穿过有源区ACT和器件隔离区ISO。第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4在X方向上延伸以交替地穿过有源区ACT和器件隔离区ISO。
在图5中，示出了第一栅极沟槽GT1和第四栅极沟槽GT4穿过器件隔离区ISO(并且形成在器件隔离区ISO中)，并且示出了第二栅极沟槽GT2和第三栅极沟槽GT3穿过有源区ACT(并且形成在有源区ACT中)。然而，如图4中所示，第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4延伸穿过多个有源区ACT和器件隔离区ISO的设置在有源区ACT之间的部分。
栅极介电膜120可以在有源区ACT中设置在第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个的内表面上。栅极介电膜120可以是氧化硅膜、氮化硅膜、氧氮化硅膜、氧化物/氮化物/氧化物(ONO)膜和/或介电常数高于氧化硅膜的介电常数的高k介电膜。高k介电膜可以具有约10到约25的介电常数，并且可以是/包括例如HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
在一些实施例中，可以通过将有源区ACT热氧化来获得栅极介电膜120的至少一部分。然而，发明构思不限于此。在一些实施例中，栅极介电膜120可以是通过将有源区ACT热氧化而获得的层以及通过使用诸如原子层沉积(ALD)和/或化学气相沉积(CVD)的方法沉积的层的堆叠结构。
当栅极介电膜120通过沉积来形成时，栅极介电膜120可以设置在器件隔离区ISO中的第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的内表面上。如图5中所示，栅极介电膜120可以在第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的侧壁上延伸，并且可以在这些侧壁上延伸到第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的顶部。
第一栅极结构至第四栅极结构110A、110B、110C和110D分别设置在第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中。第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个可以是栅极堆叠件，并且可以包括下栅极线110M、上栅极线110P和覆盖上栅极线110P的覆盖层110K。
下栅极线110M可以是/包括例如导电金属或其导电氮化物。在一些实施例中，下栅极线110M可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或它们的组合。然而，发明构思不限于此。
上栅极线110P可以是例如掺杂多晶硅。然而，发明构思不限于此。
覆盖层110K可以是氮化硅膜、氧氮化硅膜、氧化硅膜或它们的组合。
第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个可以延伸穿过有源区ACT和器件隔离区ISO中的各个区域。第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个可以在长度方向上延伸并且交替地穿过有源区ACT和器件隔离区ISO。
图5示出了第一栅极结构110A和第四栅极结构110D的穿过器件隔离区ISO的部分，以及第二栅极结构110B和第三栅极结构110C的穿过有源区ACT的部分。在一些实施例中，第一栅极结构110A至第四栅极结构110D可以具有基本相同的宽度。在一些实施例中，第一栅极结构110A至第四栅极结构110D可以被布置为与相邻的栅极结构110间隔开相同的间隔(例如，在Y方向上以恒定的节距布置，如图中4所示)。
第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个可以具有与每个有源区ACT相邻的三个表面，每个栅极结构与形成在栅极结构和有源区ACT之间的栅极介电膜120延伸通过有源区ACT。当穿过有源区ACT时，第一栅极结构至第四栅极结构110A、110B、110C和110D可以面对有源区ACT中的每个的上表面Fu，栅极介电膜120位于栅极结构与有源区ACT之间(图6中关于第三栅极结构110C所示)。此外，第一栅极结构至第四栅极结构110A、110B、110C和110D可以面对有源区ACT的两个相对侧壁Fa和Fb，栅极介电膜120位于栅极结构与有源区ACT之间。每个有源区ACT的位于栅极结构110下方的两个侧壁Fa和Fb可以从有源区ACT的位于栅极结构110下方的上表面Fu延伸到突出的有源区ACT的底部。每个有源区ACT的侧壁Fa和Fb可以具有与栅极介电膜120相邻并接触的上部以及与器件隔离区ISO相邻并接触的下部。
第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个在有源区ACT中的深度D1小于第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的每个在器件隔离区ISO中的深度D2。如图5和图6中所示，有源区ACT的位于栅极沟槽GT下方的上表面Fu高于器件隔离区ISO的位于栅极沟槽GT下方的上表面。
掺杂有杂质的多个源极/漏极区SD可以形成在有源区ACT的上部。
在栅极沟槽GT下方的有源区ACT中，可以设置绝缘阻挡膜150。图5示出了绝缘阻挡膜150分别形成在第二栅极沟槽GT2和第三栅极沟槽GT3下方并且分别与第二栅极沟槽GT2和第三栅极沟槽GT3的下表面间隔开。
绝缘阻挡膜150可以在第一方向(即，W轴方向)上具有宽度wwb并且在Z轴方向上具有高度hb。此外，绝缘阻挡膜150可以在沟道宽度方向上具有宽度cwb。绝缘阻挡膜150的尺寸和位置可以考虑到沟道区160形成在绝缘阻挡膜150的上端以及第二栅极沟槽GT2和第三栅极沟槽GT3的下表面的上方来确定。
从图6中可以看出，位于栅极沟槽GT下方的有源区ACT的剖面VI-VI'可以具有大于其宽度的高度。在一些实施例中，绝缘阻挡膜150在沟道宽度方向上的宽度cwb可以由绝缘阻挡膜150的顶部在第二方向(即，X轴方向)上的尺寸限定。在一些实施例中，绝缘阻挡膜150在沟道宽度方向上的宽度cwb可以与由有源区ACT形成的沟道区160的宽度基本相同。例如，沟道区160和绝缘阻挡膜150两者可以在栅极沟槽GT下方从有源区ACT的一个侧壁Fa延伸到另一个侧壁Fb。
绝缘阻挡膜150在在第一方向(即，W轴方向)上的尺寸wwb(图5中的宽度wwb)可以小于第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个在第一方向上的尺寸(图5中示出的栅极沟槽GT在W轴方向上的宽度)。此外，绝缘阻挡膜150在第一方向(即，W轴方向)上的尺寸(宽度wwb)可以小于第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个的在第一方向上的尺寸(图5中示出的栅极结构110在W轴方向上的宽度)。
如图5中所示，绝缘阻挡膜150的底部(即，下端)可以低于器件隔离区ISO中的栅极结构的底部(或下端)。例如，图5示出了绝缘阻挡膜150的底部低于形成在器件隔离区ISO中的栅极结构110A和110D的底部。此外，绝缘阻挡膜150的顶部(即，上端)可以高于在器件隔离区ISO中的栅极结构的底部(在图5中，高于形成在器件隔离区ISO中的栅极结构110A和110D的底部)。
在一些实施例中，绝缘阻挡膜150第一方向(W轴方向)上的宽度wwb可以在第一方向上在约2nm至约10nm的范围内。在一些实施例中，绝缘阻挡膜150可以具有在Z轴方向上在约3nm至约25nm的范围内的高度(在Z轴方向上的高度)hb。绝缘阻挡膜150在沟道宽度方向(X方向)上的宽度cwb可以在约10nm至约35nm的范围内。
绝缘阻挡膜150可以是诸如氮化硅、氧化硅或氧氮化硅的电绝缘体。绝缘阻挡膜150可以有助于减少或消除来自相邻单元的栅极结构或位线的相互干扰。详细地，绝缘阻挡膜150可以防止或减少否则如果不存在绝缘阻挡膜150则会发生的施加到相邻单元的漏电流。结果，可以获得具有良好的开关特性的装置。
此外，位线BL可以在有源区ACT上方在与第一方向(W轴方向)不同的方向(例如，第三方向(Y轴方向))上延伸。在一些实施例中，位线BL可以在与字线WL(即，第一栅极结构至第四栅极结构110A、110B、110C和110D)延伸的第二方向(X轴方向)正交的第三方向(Y轴方向)上延伸。
位线BL可以通过延伸穿过第一层间绝缘膜IL1的对应的直接接触件DC连接到有源区ACT。
直接接触件DC可以包括接触半导体层。在一些实施例中，接触半导体层可以是掺杂有P型掺杂剂或N型掺杂剂的多晶硅。例如，直接接触件DC可以是掺杂浓度选自约1×1020cm-3至约9×1020cm-3的范围的多晶硅层。
位线BL可以包括第一导电层131、设置在第一导电层131上的第二导电层132、设置在第二导电层132上的覆盖层133以及形成在第一导电层131、第二导电层132和覆盖层133的侧表面上的间隔件SP。
第一导电层131可以是半导体层并且可以接触直接接触件DC的上表面。第一导电层131可以具有比形成直接接触件DC的接触半导体材料的掺杂浓度高的掺杂浓度。在一些实施例中，第一导电层131可以是掺杂有P型掺杂剂或N型掺杂剂的多晶硅。第一导电层131可以掺杂有与包括在直接接触件DC中的掺杂剂相同的导电掺杂剂。例如，第一导电层131可以包括以选自约2×1020cm-3至约9×1021cm-3的范围的掺杂浓度进行掺杂的多晶硅层。
第二导电层132可以是TiSiN、TiN、TaN、CoN、金属、金属硅化物或它们的组合。金属和金属硅化物的金属可以是W、Mo、Au、Cu、Al、Ni或Co。第二导电层132可以是单层或者两层或更多层的堆叠件。在一些实施例中，第二导电层132可以包括包含W的上层，所述上层形成在包括TiSiN的下层上。
覆盖层133可以是诸如氮化硅膜的绝缘体。
间隔件SP可以是氧化物膜、氮化物膜、气隙或它们的组合。气隙可以是包括可以存在于半导体装置的制造工艺中的气氛或其他气体的间隙(即，如所理解的，气隙不必是填充有空气的间隙)。
位线BL可以设置在第二层间绝缘膜IL2中，并且可以在第三方向(即，Y轴方向)上延伸(见图4)。
有源区ACT可以通过掩埋接触件BC连接到电容器CAP。
掩埋接触件BC可以由例如掺杂多晶硅、金属材料或导电金属氮化物中的至少一种的导电材料形成。在示例中，掩埋接触件BC可以包括钨W和氮化钨(WxN1-x)膜。
掩埋接触件BC可以延伸穿过第一层间绝缘膜IL1和第二层间绝缘膜IL2。第一层间绝缘膜IL1和/或第二层间绝缘膜IL2可以是通过例如CVD形成的氧化硅膜。
电容器CAP可以包括下电极180、介电膜181和上电极182。
下电极180和上电极182可以包括：掺杂杂质的半导体材料，例如，掺杂多晶硅；导电金属氮化物，例如，氮化钛、氮化钽或氮化钨；金属，例如，钌、铱、钛或钽；以及导电金属氧化物，例如，氧化铱中的至少一种。
介电膜181可以是选自金属氧化物和具有钙钛矿结构的介电材料中的任意一种材料的单层膜或者上述膜中的两种或更多种的组合，所述金属氧化物例如HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2，所述介电材料例如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT或PLZT。
图7是根据发明构思的实施例的半导体装置的栅极结构110和绝缘阻挡膜150a的剖视图。
参照图7，绝缘阻挡膜150a设置在栅极结构110下方。绝缘阻挡膜150a可以布置在栅极结构110下方并且与栅极沟槽GT间隔开。参照图5详细描述了栅极结构110，因此省略其重复描述。
当适当的电位施加到栅极结构110时，可以形成沟道，电流可以通过沟道在注入了杂质的两个源极/漏极区SD之间流动。可以形成这种沟道的区域被称为沟道区160，并且可以在两个源极/漏极区SD下方形成在沿着栅极介电膜120延伸的有源区ACT中。由于绝缘阻挡膜150a是电绝缘体，所以没有电流能流过绝缘阻挡膜150a。由于电流可以仅流过位于栅极介电膜120与绝缘阻挡膜150a之间的有源区ACT中的有限区域，所以可以减小漏电流。
在绝缘阻挡膜150a中，上端在第一方向(W轴方向)上的宽度wwb可以相对大，并且随着与栅极沟槽GT的距离增加在第一方向上的宽度wwb可以减小(即，相对于图7的剖视图，绝缘阻挡膜150a在向下方向上逐渐变细)。在一些实施例中，绝缘阻挡膜150a的面对栅极结构110的上表面可以是凹的。绝缘阻挡膜150a的上表面可以具有一定形状，使得上表面从上表面的中心到其每个端部在向上方向(即，Z轴方向)上抬升。绝缘阻挡膜150a的上表面可以具有相对于绝缘阻挡膜150a形成其下方的栅极沟槽GT的底部的形状共形的形状。
绝缘阻挡膜150a的上表面在第一方向上的宽度wwb可以小于栅极沟槽GT在第一方向上的宽度。在一些实施例中，绝缘阻挡膜150a的上表面在第一方向上的宽度wwb可以小于栅极结构110在第一方向上的宽度。
图8是根据发明构思的另一实施例的半导体装置的栅极结构110和绝缘阻挡膜150b的剖视图。
图8的实施例与图7的实施例的不同之处在于绝缘阻挡膜150b包括形成在其中的气隙AG。因此，在下面的描述中，主要描述不同之处。
参照图8，绝缘阻挡膜150b可以包括绝缘材料(也称为阻挡材料)150m和气隙AG。绝缘材料150m可以从绝缘阻挡膜150b的外边缘延伸。因此，绝缘材料150m可以形成绝缘阻挡膜150b的外表面。
气隙AG的内部可以是空的或者可以填充有气体。气隙AG的气体不仅可以是大气中的空气，并且可以包括在半导体装置100的制造工艺中(例如，在形成绝缘阻挡膜150b时在沉积室内)存在的气氛。
绝缘阻挡膜150b可以具有一个气隙，或者可以具有彼此分开的两个或更多个气隙。
由于气隙AG具有相对低的介电常数，所以绝缘阻挡膜150b可以有效地防止漏电流并且还可以根据形成半导体装置100的各个部件之间(具体地，在沟道区160和绝缘材料150m之间)的热膨胀系数的差异来减小压应力/拉应力。因此，可以获得更稳定的场发射性质和改善的装置可靠性。
图9示出了根据发明构思的实施例的半导体装置的沟道区160a的剖面。
图9的实施例可以与参照图7描述的实施例具有相同的绝缘阻挡膜150a，但是图9的实施例的沟道区160a和栅极结构110可以具有与参照图7描述的实施例的沟道区160和栅极结构110的形状部分地不同的形状。因此，下面的描述仅关注不同之处。
参照图9，沟道区160a可以具有凸的并且在绝缘阻挡膜150a上方朝向栅极结构110延伸的上表面。沟道区160a的具体形状可以归因于在关于制造方法的描述部分中详细描述的半导体装置100的制造工艺。
图10示出了根据发明构思的实施例的半导体装置的沟道区160b的剖面。
图10的实施例可以与参照图7描述的实施例具有相同的绝缘阻挡膜150a，但是图10的实施例的沟道区160b和栅极结构110可以具有与参照图7描述的实施例的沟道区160和栅极结构110的形状部分地不同的形状。因此，下面的描述仅关注不同之处。
参照图10，沟道区160b可以具有两个上表面部分Fg和Fh，所述两个上表面部分Fg和Fh是凸的且在绝缘阻挡膜150a上方朝向栅极结构110突出并且在第一方向(即，W轴方向)上彼此相邻。上表面部分Fg和Fh可以具有对称或不对称的尺寸和形状。关于图10的剖视图，上表面部分Fg和Fh可以相对于延伸穿过栅极结构110的中心的竖直线镜像对称。形成在沟道区160b的两个凸的上表面部分Fg和Fh上并与之接触的栅极介电膜120可以具有两个凹的底部部分和两个外侧，两个凹的底部部分在栅极结构110的中心下方的位置(其可以是沟道区160b的中心)相遇，从而形成沿X方向延伸穿过有源区ACT的一个中心向下突出脊和在两侧处的两个侧向下突出脊。
沟道区160b的具体形状可以归因于在关于制造方法的描述部分中详细描述的半导体装置100的制造工艺。
图11示出了根据发明构思的实施例的半导体装置的沟道区160c的剖面。
图11的实施例可以与参照图7描述的实施例具有相同的绝缘阻挡膜150a，但是图11的实施例的沟道区160c和栅极结构110可以具有与参照图7描述的实施例的沟道区160和栅极结构110的形状部分地不同的形状。因此，下面的描述仅关注不同之处。
参照图11，沟道区160c可以具有上表面，所述上表面具有在绝缘阻挡膜150a上方以特定角度α相交的两个平坦表面部分Fp和Fq。在一些实施例中，角度α可以是约100°至约160°。两个平坦表面部分Fp和Fq可以在栅极结构110的中心下方的位置处相遇。关于图11的剖视图，平坦表面部分Fp和Fq可以相对于延伸穿过栅极结构110的中心的竖直线镜像对称。形成在沟道区160c的两个平坦表面部分Fp和Fq上并与之接触的栅极介电膜120可以具有两个平坦的底部部分，两个平坦的底部部分在栅极结构110的中心下方的位置(其可以是沟道区160c的中心)相遇，从而形成沿X方向延伸穿过有源区ACT的向下突出脊。
沟道区160c的具体形状可以归因于在关于制造方法的描述部分中详细描述的半导体装置100的制造工艺。
根据发明构思的半导体装置的性能可以获得减小的漏电流、良好的开关特性和优异的可靠性。
图12A至图12J是顺序示出根据实施例的制造半导体装置100的方法的操作的侧剖视图。图12A至图12J的实施例类似于参照图4至图6描述的实施例，相同的附图标记可以表示相同的元件，并且可以省略冗余的描述。
参照图12A，在基底101中限定有源区ACT和器件隔离区ISO。由于参照图5和图6详细描述了形成有源区ACT和器件隔离区ISO的基底101，因此省略了其详细描述。
在一些实施例中，可以通过浅沟槽隔离(STI)方法来实现有源区ACT的限定。可以在基底101中形成凹槽以形成器件隔离区ISO。可以在形成掩模图案之后通过执行各向异性蚀刻工艺来形成凹槽。接下来，可以在凹槽中形成填隙氧化物膜，然后对其进行平坦化。填隙氧化物膜可以是HDP氧化物膜、TEOS、PE-TEOS、O3-TEOS、USG、PSG、BSG、BPSG、FSG、SOG、TOSZ或它们的组合。在一些示例中，可以通过形成氧化物膜(诸如上述作为填隙氧化物膜的氧化物膜)，对其进行选择性地蚀刻以形成暴露部分基底101的沟槽，并且在每个沟槽内利用基底101作为种子层外延地生长有源区ACT来形成有源区ACT。
参照图12B，形成沿X方向延伸的第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4。可以通过形成用于形成光掩模M的光致抗蚀剂材料膜，然后对其进行曝光和显影以获得光掩模M的光刻法来形成第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4。在一些实施例中，光掩模M可以是通过利用由光致抗蚀剂材料形成的掩模对硬掩模材料膜进行蚀刻而获得的硬掩模。
此后，可以通过使用光掩模M作为蚀刻掩模执行各向异性蚀刻来获得第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4。在这种状态下，由于有源区ACT(例如，由诸如硅的半导体形成)和器件隔离区ISO(由诸如氧化硅的绝缘体形成)的蚀刻速率彼此不同，因此第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的底表面具有不同的水平并且在有源区ACT和器件隔离区ISO之间波动。对于图5中的示例性装置的剖视图，第一栅极沟槽GT1和第四栅极沟槽GT4的底表面的高度不同于(这里，低于)第二栅极沟槽GT2和第三栅极沟槽GT3的底表面的高度。
第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4可以穿过器件隔离区ISO和有源区ACT并且在水平方向(例如，第二方向(X轴方向))上延伸(见图4)。第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4可以在相对于有源区ACT的长轴方向垂直或倾斜的方向上延伸。
第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4可以具有基本相同的宽度。此外，第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4可以以基本相同的间隔布置(例如，以固定节距在Y方向上规则地间隔开)。
参照图12C，可以在光掩模M的暴露表面和第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的内表面上形成牺牲间隔件材料层102。
牺牲间隔件材料层102可以是氧化硅层、氮化硅层、氧氮化硅层或者这些或其他绝缘层中的两个或更多个的堆叠件。在一些实施例中，牺牲间隔件材料层102可以包括例如无定形碳层(ACL)或旋涂硬掩模(SOH)的碳基材料。在一些实施例中，可以选择牺牲间隔件材料层102以相对于有源区ACT具有高蚀刻选择比。换句话说，可以选择形成牺牲间隔件材料层102的材料，使得蚀刻有源区ACT的速度与蚀刻牺牲间隔件材料层102的速度显著地不同。
可以通过诸如物理气相沉积(PVD)、CVD和ALD的沉积方法形成牺牲间隔件材料层102。可以将牺牲间隔件材料层102形成为具有例如约2nm至约10nm的厚度。
参照图12D，可以通过各向异性地对牺牲间隔件材料层102进行蚀刻来暴露第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的底表面，以形成剩余的牺牲间隔件材料层102a。在这种状态下，也可能去除光掩模M上的牺牲间隔件材料层102而暴露光掩模M的上表面。
在这种状态下，当执行各向异性蚀刻时，位于第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的侧壁上的剩余的牺牲间隔件材料层102a可以难于被蚀刻并且可以保留。此外，在各向异性蚀刻之后位于第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个的底表面的弯曲部分处的剩余的牺牲间隔件材料层102a的厚度可以根据牺牲间隔件材料层102的沿着底表面的弯曲部分的位置来确定。随着与第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个的侧壁的竖直部分的距离增加，牺牲间隔件材料层102的被蚀刻和被去除的量可以增加。可以形成在剩余的牺牲间隔件材料层102a中的开口以暴露第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的底表面。开口可以以第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个的竖直轴为中心，并且可以以第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个的底表面(例如，在X方向上)的水平延伸部分为中心。
参照图12E，可以通过蚀刻有源区ACT的第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的暴露的底表面来形成阻挡凹槽150R。在这种状态下，可以选择蚀刻方法和蚀刻剂，使得不蚀刻或略微蚀刻在第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的底表面处通过剩余的牺牲间隔件材料层102a中的开口暴露的器件隔离区ISO。
在这种状态下，可以通过光掩模M保护每个有源区ACT的上表面免受蚀刻剂的影响，并且可以通过剩余的牺牲间隔件材料层102a保护有源区ACT的形成第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的侧壁的表面免受蚀刻剂的影响。
阻挡凹槽150R可以具有具备窄的下部和宽的上部(例如，在向下方向上逐渐变细)的沟槽形状。尽管阻挡凹槽150R的侧表面可以是如图12E所示的平坦表面，但是它可以是弯曲表面。阻挡凹槽150R可以在与栅极沟槽GT的延伸方向平行的方向上(例如，在X方向上)延伸穿过有源区ACT的位于栅极沟槽GT下方的部分。阻挡凹槽150R中的每个可以在对应的突出的有源区ACT的相对侧壁之间(例如，在鳍形有源区ACT的鳍式侧壁之间)沿栅极沟槽GT的延伸方向(例如，X方向)延伸(见图6)。
参照图12F，可以在图12E的结构的整个暴露的表面上形成阻挡材料层150n，并且将阻挡材料层150n形成为填充阻挡凹槽150R。阻挡材料层150n可以由用于形成如这里所述的绝缘阻挡膜150的材料(例如，一层阻挡材料150m)形成。由于参照图4至图6描述了用于形成绝缘阻挡膜150的材料，因此省略了其另外的描述。
可以通过例如PVD、CVD或ALD的公知的沉积方法来形成阻挡材料层150n。
参照图12G，可以去除阻挡材料层150n的一部分，使得阻挡材料层150n的剩余部分保留在对应的阻挡凹槽150R中，并且每个部分具有由对应的阻挡凹槽150R限定的形状。详细地，可以去除光掩模M上和第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4的侧壁上的阻挡材料层150n。此外，可以回蚀和部分去除阻挡凹槽150R中的阻挡材料层150n，因此可以暴露有源区ACT的形成阻挡凹槽150R中的侧壁的上部的一部分(如图12G所示)。
可以在单个步骤或者两个或更多个步骤中通过各种方法执行阻挡材料层150n的部分去除。例如，可以通过湿蚀刻、干蚀刻或它们的组合来执行阻挡材料层150n的部分去除。
通过阻挡材料层150n的部分去除，每个阻挡凹槽150R中的绝缘阻挡膜150的上表面可以是凹的。绝缘阻挡膜150的上表面可以具有高度远离其中心而增加的轮廓。尽管形状不意图受特定理论的限制，但是中心凹形可能是因为在材料去除反应发生的绝缘阻挡膜150的中心部分中比在其上表面中的边缘部分中更积极地发生材料转移，因此，积极地发生去除反应。
在一些实施例中，绝缘阻挡膜150可以是均匀的，并且其中没有形成任何孔洞或接缝。然而，在一些实施例中，如这里所述，绝缘阻挡膜150可以在其中包括气隙。
参照图12H，对于每个阻挡凹槽150R，将有源区ACT的形成阻挡凹槽150R的上侧壁的暴露部分彼此连接，并且可以形成沟道区160。
可以通过各种方法来执行有源区ACT的连接。
在一些实施例中，可以通过对具有部分暴露的侧表面的有源区ACT执行选择性外延生长(SEG)来形成沟道区160。详细地，有源区ACT的形成阻挡凹槽150R的上侧壁的暴露部分可以是种子层，从该种子层对晶体半导体材料进行外延生长，诸如，通过SEG工艺沿侧面方向从每一侧生长以在阻挡凹槽150R的中心相遇在一起。有源区ACT的使用SEG新形成的外延部分与有源区ACT的先前存在的部分之间的界面可以根据SEG条件而随后被观察到或者可能不被识别。
在一些实施例中，可以对基底101进行热处理以连接有源区ACT。详细地，当对基底101快速加热时，有源区ACT的与阻挡凹槽150R的上侧壁相邻和/或形成阻挡凹槽150R的上侧壁的部分可以具有瞬时流动性并且可以在阻挡凹槽150R内在绝缘阻挡膜150的顶部上方流动(回流)。随着有源区ACT的材料流动，有源区ACT的材料可以在绝缘阻挡膜150之上彼此相遇以彼此成一体。此后，可以通过降低温度来获得如图12H示出的沟道区160。
可以使用外延生长和回流工艺中的仅一个以形成沟道区160，或者这些工艺都可以彼此一起使用以形成沟道区160。
加热温度可以是例如约350℃至约800℃。然而，发明构思不限于此。
参照图12I，在形成沟道区160之后，可以通过例如湿蚀刻去除剩余的牺牲间隔件材料层102a和光掩模M。
参照图12J，在第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中的每个中形成栅极介电膜120，然后可以在栅极介电膜120上形成均包括下栅极线110M、上栅极线110P和覆盖层110K的第一栅极结构至第四栅极结构110A、110B、110C和110D。
可以通过有源区ACT的热氧化或介电材料的沉积来形成栅极介电膜120。可以通过在氧化气氛中加热有源区ACT来执行有源区ACT的热氧化。可以通过例如PVD、CVD或ALD的方法来执行栅极介电膜120的介电材料的沉积，但是发明构思不限于此。由于参照图4至图6描述了用于栅极介电膜120的可用材料，因此省略了其冗余描述。
可以通过顺序沉积(或以其他方式形成)栅极结构的材料膜来形成第一栅极结构至第四栅极结构110A、110B、110C和110D，即，可以通过顺序地形成/沉积用于栅极介电膜120、下栅极线110M、上栅极线110P和覆盖层110K的材料膜来形成第一栅极结构至第四栅极结构110A、110B、110C和110D。可以通过沉积材料层以填充栅极沟槽GT的剩余部分并执行回蚀工艺以去除在栅极沟槽GT内形成的材料层中的一些来形成这些材料膜中的一些。可以在沉积材料层之后并且在回蚀工艺之前执行平坦化。
如参照图12B所述，关于如这里示出的特定的剖面，器件隔离区ISO的第一栅极沟槽GT1和第四栅极沟槽GT4中的每个的底表面的水平可以比有源区ACT的第二栅极沟槽GT2和第三栅极沟槽GT3中的每个的底表面的水平低。在图12I的剖面中示出了这种构造。因此，当在图12I中的第一栅极沟槽至第四栅极沟槽GT1、GT2、GT3和GT4中分别形成第一栅极结构至第四栅极结构110A、110B、110C和110D时，基于第一栅极结构至第四栅极结构110A、110B、110C和110D在器件隔离区ISO或有源区ACT上方的位置，第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个的底表面的水平相对于相邻的沟槽(例如，相对于竖直剖面)可以不同，并且第一栅极结构至第四栅极结构110A、110B、110C和110D中的每个可以具有处于不同水平处的底表面。
参照图5，在器件隔离区ISO上方的第四栅极结构110D的底表面可以相对于有源区ACT上方的第三栅极结构110C的底表面具有相对低的水平。结果，当穿过有源区ACT时，第三栅极结构110C不仅可以沿着有源区ACT的上表面Fu延伸，而且可以沿有源区ACT的在其间形成有栅极介电膜120的两个相对侧壁Fa和Fb延伸，因此可以形成具有较宽沟道宽度的半导体装置(例如，如图6所示，对应于沟道区160的竖直侧壁尺寸和水平顶表面尺寸)。
在形成第一栅极结构至第四栅极结构110A、110B、110C和110D之后，可以形成直接接触件DC和位线BL，直接接触件DC和位线BL在第二栅极结构110B和第三栅极结构110C的一侧处电连接到有源区ACT。详细地，在形成第一层间绝缘膜IL1之后，可以形成直接接触件DC。接下来，沉积用于第一导电层131、第二导电层132和覆盖层133的材料膜并将它们图案化，然后可以在它们的侧壁上形成间隔件SP，从而形成位线BL。
接下来，形成掩埋位线BL的第二层间绝缘膜IL2，然后形成掩埋接触件BC。可以在这些顶表面的端部处形成电连接到有源区ACT的电容器CAP。图5示出了在第二栅极结构110B和第三栅极结构110C的外侧电连接到有源区ACT的两个电容器CAP。
图13A是示出形成图9的沟道区160a的方法的侧剖视图。
参照图13A，可以通过对暴露的有源区ACT的侧壁部分过度地执行SEG工艺来获得沟道区160a的从栅极沟槽向上突出的外边缘。换句话说，当在彼此分离同时暴露绝缘阻挡膜150的有源区ACT的侧壁相遇在一起并且通过SEG工艺彼此形成一体的状态下进一步执行SEG工艺时，可以获得从栅极沟槽向上突出的沟道区160a。
此后，可以执行上面描述的图12I、图12J和图5中的工艺，从而获得半导体装置。
图13B是示出形成图10的沟道区160b的方法的侧剖视图。
参照图13B，可以通过对暴露的有源区ACT的侧壁部分过度地执行回流工艺来获得沟道区160b的具有从栅极沟槽向上突出并且在第一方向(即，W轴方向)上彼此相邻的两个上表面部分Fg和Fh的外边缘。换句话说，当彼此分离同时暴露绝缘阻挡膜150的有源区ACT的侧壁相遇在一起并通过回流工艺彼此形成一体的状态下进一步执行回流工艺时，可以获得从栅极沟槽的一侧回流以向上突出的上表面部分Fh，并且可以获得从栅极沟槽的另一侧回流以向上突出的上表面部分Fg。
此后，可以执行上面描述的图12I、图12J和图5中的工艺，从而获得半导体装置。
图13C是示出形成图11的沟道区160c的方法的侧剖视图。
参照图13C，可以通过适当地调整对暴露的有源区ACT的侧壁部分的SEG工艺条件来获得沟道区160c的具有包括以一定角度α相交的两个平坦表面部分Fp和Fq的上表面的外边缘。换句话说，从栅极沟槽的一侧外延生长的平坦表面部分Fp和从栅极沟槽的另一侧外延生长的平坦表面部分Fq可以根据有源区ACT的暴露的侧壁部分的晶体取向而具有特定的角度α，例如，约100°至与160°之间的角度。
此后，可以执行上面描述的图12I、图12J和图5中的工艺，从而获得半导体装置。
图14A和图14B是示出获得包括气隙的绝缘阻挡膜150的方法的侧剖视图。
图14A示出了图12E中示出的工艺之后的操作。因此，省略了关于图12A至图12E的操作的描述。
参照图14A，可以在阻挡凹槽150R内至少部分地沉积沿阻挡凹槽150R的侧壁延伸的阻挡材料150m1。
当在第二栅极沟槽GT2和第三栅极沟槽GT3中的每个中的剩余的牺牲间隔件材料层102a的端部(例如，底部中开口)周围继续沉积阻挡材料150m1时，阻挡材料150m1的沉积速度在端部附近可以比其他部分的沉积速度快。
参照图14B，由于阻挡材料150m2在端部周围的沉积速度比阻挡材料150m2在阻挡凹槽150R内部的沉积速度块，因此可以在气隙AG中捕获沉积工艺的气氛中的一些气体。
此后，可以执行上面描述的图12G至图12J和图5中的工艺，从而获得半导体装置。
虽然已经参照发明构思的实施例具体示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下可以在其中做出形式和细节上的各种改变。

Claims (13)

1.一种半导体装置，所述半导体装置包括：
基底，设置有多个有源区，所述多个有源区中的每个在作为水平方向的第一方向上延伸并沿竖直方向突出；
器件隔离区，使所述多个有源区电隔离；
栅极沟槽，形成在所述多个有源区和器件隔离区两者中，并且延伸穿过所述多个有源区和器件隔离区两者；
栅极结构，形成在栅极沟槽中并与栅极沟槽的相对侧壁接触，栅极结构延伸穿过所述多个有源区中的每个并且沿栅极沟槽的相对侧壁延伸；
栅极介电膜，在所述多个有源区中的每个中形成在栅极沟槽的表面与栅极结构之间；以及
绝缘阻挡膜，设置在所述多个有源区中的第一有源区中且位于栅极沟槽下方，与栅极沟槽的下表面间隔开，并且在栅极沟槽的延伸方向上延伸，
其中，在垂直于栅极沟槽的延伸方向且沿着第一方向穿过第一有源区截取的剖面中，绝缘阻挡膜位于栅极沟槽的最下点下方，使得延伸穿过栅极沟槽的最下点的竖直线延伸穿过绝缘阻挡膜，
其中，绝缘阻挡膜在第一方向上的宽度随着距栅极沟槽的距离的增加而减小，
其中，所述半导体装置还包括：沟道区，设置在栅极沟槽的下表面与绝缘阻挡膜之间，并且
其中，沟道区具有凸的并且在绝缘阻挡膜上方朝向栅极结构突出的上表面，或者
其中，沟道区具有上表面，所述上表面具有在第一方向上彼此相邻的两部分，所述两部分是凸的且在绝缘阻挡膜上方朝向栅极结构突出，或者
其中，沟道区具有上表面，所述上表面包括两个平坦表面，所述两个平坦表面以第一角度在绝缘阻挡膜上方彼此相遇。
2.根据权利要求1所述的半导体装置，其中，栅极沟槽在所述多个有源区中的每个中的深度比栅极沟槽在器件隔离区中的深度浅。
3.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜在第一方向上的尺寸小于栅极沟槽在第一方向上的尺寸。
4.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜包括氧化硅、氮化硅或氧氮化硅。
5.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜包括气隙。
6.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜具有比下部宽度大的上部宽度。
7.根据权利要求1所述的半导体装置，其中，沟道区包括形成在基底上的外延半导体材料。
8.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜在沟道宽度方向上的尺寸与第一有源区在沟道宽度方向上的尺寸相同。
9.根据权利要求1所述的半导体装置，其中，第一有源区中的绝缘阻挡膜的底部的水平比位于器件隔离区中的栅极结构的下端的水平低。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括：
电容器，均电连接到所述多个有源区中的对应的有源区；以及
位线，均电连接到所述多个有源区中的对应的有源区。
11.一种半导体装置，所述半导体装置包括：
基底，设置有多个有源区，所述多个有源区中的每个在作为水平方向的第一方向上延伸并沿竖直方向突出；
器件隔离区，使所述多个有源区电隔离；
栅极沟槽，形成在所述多个有源区和器件隔离区两者中，并且延伸穿过所述多个有源区和器件隔离区两者；
栅极结构，形成在栅极沟槽中并与栅极沟槽的相对侧壁接触，栅极结构延伸穿过所述多个有源区中的每个；
栅极介电膜，在所述多个有源区中的每个中形成在栅极沟槽的表面与栅极结构之间；以及
绝缘阻挡膜，设置在所述多个有源区中的第一有源区中且位于栅极沟槽下方，与栅极沟槽的下表面间隔开，并且在第一方向上的宽度随着距栅极沟槽的距离的增加而减小，
其中，所述半导体装置还包括：沟道区，设置在栅极沟槽的下表面与绝缘阻挡膜之间，并且
其中，沟道区具有凸的并且在绝缘阻挡膜上方朝向栅极结构突出的上表面，或者
其中，沟道区具有上表面，所述上表面具有在第一方向上彼此相邻的两部分，所述两部分是凸的且在绝缘阻挡膜上方朝向栅极结构突出，或者
其中，沟道区具有上表面，所述上表面包括两个平坦表面，所述两个平坦表面以第一角度在绝缘阻挡膜上方彼此相遇。
12.根据权利要求11所述的半导体装置，
其中，栅极沟槽在所述多个有源区中的每个中的深度比栅极沟槽在器件隔离区中的深度浅；并且
其中，栅极结构沿栅极沟槽的相对侧壁延伸。
13.根据权利要求12所述的半导体装置，其中，第一有源区中的绝缘阻挡膜的上表面的水平比在器件隔离区中的栅极沟槽的底表面的水平高。
CN201911134564.3A 2018-11-19 2019-11-19 半导体装置 Active CN111199975B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0142514 2018-11-19
KR1020180142514A KR102552464B1 (ko) 2018-11-19 2018-11-19 반도체 소자

Publications (2)

Publication Number Publication Date
CN111199975A CN111199975A (zh) 2020-05-26
CN111199975B true CN111199975B (zh) 2024-08-02

Family

ID=70726545

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911134564.3A Active CN111199975B (zh) 2018-11-19 2019-11-19 半导体装置

Country Status (3)

Country Link
US (3) US11088144B2 (zh)
KR (1) KR102552464B1 (zh)
CN (1) CN111199975B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017101333B4 (de) * 2017-01-24 2023-07-27 X-Fab Semiconductor Foundries Gmbh Halbleiter und verfahren zur herstellung eines halbleiters
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
KR102819963B1 (ko) * 2020-07-14 2025-06-12 삼성전자주식회사 집적회로 소자
US11056175B1 (en) * 2020-07-28 2021-07-06 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
EP4184580A4 (en) * 2020-08-11 2024-01-17 Changxin Memory Technologies, Inc. MEMORY AND PRODUCTION PROCESS THEREOF
CN114078853B (zh) * 2020-08-18 2023-02-24 长鑫存储技术有限公司 存储器及其制作方法
US11967531B2 (en) * 2020-12-29 2024-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
EP4050653B1 (en) * 2020-12-30 2024-01-31 Changxin Memory Technologies, Inc. Method for preparing semiconductor structure, and semiconductor structure
TWI763567B (zh) * 2021-07-26 2022-05-01 華邦電子股份有限公司 半導體裝置及其形成方法
US12185526B2 (en) * 2021-08-02 2024-12-31 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure, semiconductor structure and semiconductor memory
CN114597175B (zh) * 2022-03-31 2025-08-26 福建省晋华集成电路有限公司 半导体存储装置及其制作方法
US12394714B2 (en) 2022-04-18 2025-08-19 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device including dielectric insert structure directly under buried word line and method for forming the same
CN116546815B (zh) * 2023-06-21 2023-11-24 长鑫存储技术有限公司 半导体结构及其形成方法
US20250081590A1 (en) * 2023-08-30 2025-03-06 Nanya Technology Corporation Semiconductor device with recessed gate and method for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367775A1 (en) * 2013-06-13 2014-12-18 SK Hynix Inc. Semiconductor device and method for forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555891B1 (en) 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
DE10125967C1 (de) 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6787838B1 (en) 2003-06-18 2004-09-07 International Business Machines Corporation Trench capacitor DRAM cell using buried oxide as array top oxide
US20050077574A1 (en) 2003-10-08 2005-04-14 Chandra Mouli 1T/0C RAM cell with a wrapped-around gate device structure
KR100593734B1 (ko) 2004-03-05 2006-06-28 삼성전자주식회사 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들
US7655973B2 (en) 2005-10-31 2010-02-02 Micron Technology, Inc. Recessed channel negative differential resistance-based memory cell
KR20070070890A (ko) 2005-12-29 2007-07-04 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
KR100720238B1 (ko) 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100745917B1 (ko) 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7880267B2 (en) 2006-08-28 2011-02-01 Micron Technology, Inc. Buried decoupling capacitors, devices and systems including same, and methods of fabrication
US7550330B2 (en) 2006-11-29 2009-06-23 International Business Machines Corporation Deep junction SOI MOSFET with enhanced edge body contacts
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
US8102000B2 (en) 2008-04-10 2012-01-24 Globalfoundries Inc. P-channel germanium on insulator (GOI) one transistor memory cell
US7977172B2 (en) 2008-12-08 2011-07-12 Advanced Micro Devices, Inc. Dynamic random access memory (DRAM) cells and methods for fabricating the same
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
JP2012064632A (ja) * 2010-09-14 2012-03-29 Elpida Memory Inc 半導体装置およびその製造方法
KR101213723B1 (ko) * 2010-11-10 2012-12-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101809463B1 (ko) * 2011-05-02 2017-12-15 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US8916918B2 (en) * 2012-04-04 2014-12-23 Ps4 Luxco S.A.R.L. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
KR101907070B1 (ko) * 2012-05-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20140029024A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
KR102053354B1 (ko) 2013-07-17 2019-12-06 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자 및 그 제조 방법
KR102162733B1 (ko) 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9583623B2 (en) 2015-07-31 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures disposed over buffer structures and manufacturing method thereof
KR20170043683A (ko) 2015-10-13 2017-04-24 에스케이하이닉스 주식회사 반도체장치 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367775A1 (en) * 2013-06-13 2014-12-18 SK Hynix Inc. Semiconductor device and method for forming the same

Also Published As

Publication number Publication date
US20200161306A1 (en) 2020-05-21
US20210351186A1 (en) 2021-11-11
US11871559B2 (en) 2024-01-09
US11088144B2 (en) 2021-08-10
US20240114677A1 (en) 2024-04-04
KR102552464B1 (ko) 2023-07-06
CN111199975A (zh) 2020-05-26
KR20200058029A (ko) 2020-05-27

Similar Documents

Publication Publication Date Title
CN111199975B (zh) 半导体装置
KR102697920B1 (ko) 반도체 소자 및 그의 제조 방법
CN110349970B (zh) 半导体存储器件
US9236501B2 (en) Dummy bit line MOS capacitor and device using the same
US9831260B2 (en) Semiconductor memory devices
KR102634947B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US9425208B2 (en) Vertical memory devices
KR102344881B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US11784122B2 (en) Integrated circuit device and method of manufacturing the same
US10784266B2 (en) Integrated circuit device
CN106876319B (zh) 存储元件的制造方法
KR100325472B1 (ko) 디램 메모리 셀의 제조 방법
TW202207394A (zh) 積體電路裝置
TW202247428A (zh) 半導體記憶體裝置
TW202215642A (zh) 積體電路裝置
KR20120080092A (ko) 금속 실리사이드층을 포함하는 반도체 소자 및 그 제조 방법
JP2010153509A (ja) 半導体装置およびその製造方法
US10991620B2 (en) Semiconductor device
US20240324188A1 (en) Integrated circuit device and method of manufacturing the same
US7977723B2 (en) Semiconductor device
US20240071771A1 (en) Method of manufacturing integrated circuit device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant