CN111180002B

CN111180002B - 产生时钟的方法以及执行该方法的时钟转换器和测试系统

Info

Publication number: CN111180002B
Application number: CN201911069455.8A
Authority: CN
Inventors: 金容正; 张成权
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2018-11-09
Filing date: 2019-11-05
Publication date: 2024-11-01
Anticipated expiration: 2039-11-05
Also published as: KR102695012B1; KR20200054003A; US20200150711A1; CN111180002A

Abstract

一种输出用于测试半导体器件的时钟信号的时钟转换器包括：时钟输入端，用于接收具有输入频率的输入时钟；第一频率转换电路，用于接收输入时钟并通过使用固定乘数增大输入频率来输出具有第一频率的第一转换时钟；第二频率转换电路，用于接收输入时钟并通过使用可变乘数增大输入频率来输出具有大于第一频率的第二频率的第二转换时钟；以及选择电路，用于根据模式选择信号输出第一转换时钟或第二转换时钟。

Description

产生时钟的方法以及执行该方法的时钟转换器和测试系统

相关申请的交叉引用

通过引用，将2018年11月9日向韩国知识产权局提交的标题为“产生输出到半导体器件用于测试半导体器件的时钟的方法，以及包括该方法的时钟转换器和测试系统”的韩国专利申请第10-2018-0137602号的全部内容结合于此。

技术领域

实施例涉及一种产生输出到半导体器件用于测试该半导体器件的时钟的方法，以及执行该方法的时钟转换器和测试系统。

背景技术

随着电子工业和用户需求的快速发展，电子设备已经变得更加紧凑、高性能和大容量。因此，包括在电子设备中的半导体器件的测试过程也已经变得复杂。作为示例，高性能存储器半导体器件执行各种功能，例如具有高带宽的读操作和写操作。当这种高性能存储器半导体器件受验(DUT)时，需要设计一种测试设备来以高带宽进行测试。

发明内容

根据一个实施例，提供了一种时钟转换器，以输出用于测试半导体器件的时钟信号，该时钟转换器包括：时钟输入端，用于接收具有输入频率的输入时钟；第一频率转换电路，用于接收输入时钟并通过使用固定乘数增大输入频率来输出具有第一频率的第一转换时钟；第二频率转换电路，用于接收输入时钟并通过使用可变乘数增大输入频率来输出具有大于第一频率的第二频率的第二转换时钟；以及选择电路，用于根据模式选择信号输出第一转换时钟或第二转换时钟。

根据实施例，提供了一种被配置为测试半导体器件的半导体测试系统，该半导体测试系统包括：自动测试装备(automatic test equipment，ATE)和包括时钟转换器的电连接到该ATE的插座板，该ATE包括测试逻辑，该测试逻辑用于发送和接收用于测试半导体器件的数据，输出具有输入频率的输入时钟，并根据用于测试半导体器件的输出时钟的频带来输出具有不同值的模式选择信号。该时钟转换器包括：时钟输入端，用于接收输入时钟；第一频率转换电路，用于接收输入时钟并输出具有大于输入频率的第一频率的第一转换时钟；第二频率转换电路，用于接收输入时钟并输出具有大于第一频率的第二频率的第二转换时钟；以及选择电路，用于根据模式选择信号向半导体器件输出基于第一转换时钟或第二转换时钟的输出时钟。

根据实施例，提供了一种转换用于测试半导体器件的时钟信号的方法，该方法包括：接收具有输入频率的输入时钟；通过将输入频率乘以固定乘数，产生具有大于输入频率的第一频率的第一转换时钟；通过将输入频率乘以可变乘数，产生具有大于第一频率的第二频率的第二转换时钟；以及根据模式选择信号输出第一转换时钟或第二转换时钟。

附图说明

通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，附图中：

图1示出了根据实施例的测试系统；

图2示出了根据实施例的插座板；

图3示出了用于解释根据实施例的时钟转换器的图；

图4示出了用于解释根据实施例的XOR门的图；

图5示出了用于解释根据实施例的第二频率转换电路的图；

图6示出了用于详细解释根据实施例的第二频率转换电路的图；

图7示出了用于解释根据实施例的第二频率转换电路的图；

图8A和图8B示出了根据实施例的第一频率转换电路中的输入时钟、输出时钟和数据；

图9示出了根据实施例的第一频率转换电路中的输入时钟、输出时钟和数据；

图10示出了根据实施例的产生用于测试半导体器件的输出时钟的方法的流程图；

图11示出了根据实施例的产生用于测试半导体器件的输出时钟的方法的详细流程图；以及

图12示出了用于解释根据实施例的测试系统的图。

具体实施方式

图1示出了根据实施例的测试系统10。参考图1，用于测试半导体器件的测试系统10可以包括要被测试的一个或多个受验器件(device under test，DUT)300，以及插座板100和测试逻辑200。插座板100可以包括第一频率转换电路110、第二频率转换电路120和选择电路130。

第一频率转换电路110可以通过固定乘数增大第一输入时钟CKIA和第二输入时钟CKIB的输入频率，以输出具有大于输入频率的第一频率的时钟。第二频率转换电路120可以通过大于固定乘数的可变乘数来增大输入频率，以输出具有大于第一频率的第二频率的时钟。在下文中，乘数可以表示与输入信号的输入频率相乘的整数。

例如，第一频率转换电路110可以将第一输入时钟CKIA和第二输入时钟CKIB的输入频率乘以2，并且第二频率转换电路120可以将第一输入时钟CKIA的输入频率乘以可变乘数，例如4、8或大于固定乘数的任何其它数字。

第一频率转换电路110可以由包括异或(XOR)门的XOR电路来实施。第二频率转换电路120可以由包括锁相环(phase locked loop，PPL)的PPL电路来实施。

插座板100可以以各种形式在各种位置实施，以处理由测试逻辑200输出的第一输入时钟CKIA和第二输入时钟CKIB，并将处理后的第一输入时钟CKIA和第二输入时钟CKIB作为输出时钟CKO输出到DUT 300。在这种情况下，测试逻辑200可以包括在自动测试装备(automated test equipment，ATE)中，并且插座板100可以在ATE的一侧。

测试逻辑200可以输出第一输入时钟CKIA和第二输入时钟CKIB以及数据DQ来测试DUT 300。例如，测试逻辑200可以基于适于由测试逻辑200输出的第一输入时钟CKIA和第二输入时钟CKIB的数据DQ是否已经被接收到，来测试DUT 300。DUT 300可以接收基于第一输入时钟CKIA和第二输入时钟CKIB的输出时钟CKO和数据DQ。数据DQ可以经由插座板100在测试逻辑200和DUT 300之间发送/接收。

参考图1，为了便于解释，DUT 300被示为一个半导体器件。在实施方式中，DUT 300可以包括多个半导体器件。作为示例，半导体器件可以包括存储器件，该存储器件包括存储器单元阵列。例如，存储器件可以包括动态随机存取存储器(dynamic random accessmemory，DRAM)，例如双数据速率(double data rate，DDR)同步DRAM(synchronous DRAM，SDRAM)、低功率DDR(low power DDR，LPDDR)、图形DDR(graphics DDR，GDDR)SDRAM、RambusDRAM(RDRAM)等。可选地，存储器件可以包括非易失性存储器，例如闪存、磁RAM(magneticRAM，MRAM)、铁电RAM(FeRAM)、相变RAM(phase change RAM，PRAM)、电阻RAM(resistiveRAM，ReRAM)等。

根据实施例，插座板100可以处理从测试逻辑200接收到的第一输入时钟CKIA和第二输入时钟CKIB，以与DUT 300兼容，并输出输出时钟CKO。例如，当测试逻辑200输出的第一输入时钟CKIA和第二输入时钟CKIB的带宽被限制为x Gbps(其中，x是整数)时，插座板100可以倍乘第一输入时钟CKIA和第二输入时钟CKIB的基频，以输出具有比第一输入时钟CKIA和第二输入时钟CKIB的带宽更高的带宽(例如2x Gbps和4x Gbps)的输出时钟CKO。插座板100可以与输出时钟CKO一起输出反相输出时钟CKO’。在这种情况下，插座板100可以具有与通过其输出输出时钟CKO的通道的数量相同的通过其接收第一输入时钟CKIA和第二输入时钟CKIB的通道的数量，即输入通道与输出通道的比例可以是1:1。这样，可以减少通道资源。

根据实施例，插座板100可以从测试逻辑200接收模式选择信号MSEL，选择由第一频率转换电路110和第二频率转换电路120中的一个输出的信号，并将输出时钟CKO发送到DUT 300。当选择电路130接收到具有第一值的模式选择信号MSEL时，选择电路130可以放大从第一频率转换电路110接收到的信号，并且提供放大的信号作为输出时钟CKO。当选择电路130接收到具有第二值的模式选择信号MSEL时，选择电路130可以放大从第二频率转换电路120接收到的信号，并且提供放大的信号作为输出时钟CKO。

第一频率转换电路110可以接收具有相同输入频率的第一输入时钟CKIA和第二输入时钟CKIB。例如，测试逻辑200可以输出相位从第一输入时钟CKIA的相位偏移约90度的第二输入时钟CKIB。

第一频率转换电路110可以对第一输入时钟CKIA和第二输入时钟CKIB执行XOR运算，并向选择电路130输出通过将第一输入时钟CKIA的输入频率乘以2而获得的频率信号。第二频率转换电路120可以以作为输入频率信号的第一输入时钟CKIA来执行锁相操作。在这种情况下，第二频率转换电路120可以向选择电路130输出被分配到其中包括的多个压控振荡器中的每一个压控振荡器的频带的信号，如下参考图6所述。

根据实施例，由于第一频率转换电路110实时地对第一输入时钟CKIA和第二输入时钟CKIB执行XOR运算，所以可以发生很少的延迟时间，并且可以覆盖宽频带。由于即使在第一输入时钟CKIA和第二输入时钟CKIB的输入频率实时改变时，包括XOR门的第一频率转换电路110也产生没有延迟的具有第一频率的输出时钟CKO，所以第一频率转换电路110可以测试需要输出时钟CKO具有可变频率的DUT 300。

第二频率转换电路120可以通过将第一输入时钟CKIA的相位与从第二频率转换电路120输出的反馈信号进行比较来降低输出时钟CKO的噪声。另外，第二频率转换电路120可以执行各种倍数的频率倍增。由于频率转换电路120仅使用第一输入时钟CKIA来产生具有第二频率的时钟，所以第二频率转换电路120的输入通道的数量可以少于第一频率转换电路110的输入通道的数量，即输入通道与输出通道的比例可以是1:2。因此，可以进一步减少通道资源。

由于第二频率转换电路120的频率倍增是灵活的，所以即使输入信号的输入频率低，第二频率转换电路120也可以产生高频的输出时钟CKO。另外，通过检测相位差，第二频率转换电路120可以产生与输入信号相比具有降低噪声的输出时钟CKO。

图2示出根据实施例的插座板100。参考图2，插座板100可以包括第一至第N(N是大于1的整数)插座芯片105_1至105_N，第一至第N插座芯片105_1至105_N中的每一个可以包括第一频率转换电路110、第二频率转换电路120和选择电路130，并且还可以包括输入端R1、时钟输入端IT和时钟输出端OT。

作为示例，第一至第N插座芯片105_1至105_N可以彼此堆叠并封装在一起成为一个封装。作为另一示例，第一至第N插座芯片105_1至105_N可以在插座板100上二维地彼此分开。换句话说，第一至第N插座芯片105_1至105_N可以以各种配置包括在插座板100上，其中第一至第N插座芯片105_1至105_N分别将第一至第N输出时钟CKO[1]至CKO[N]和/或反相的第一至第N输出时钟CKO'[1]至CKO'[N]输出到DUT 300。

例如，当要测试多个DUT 300时，测试逻辑200可以输出用于测试第一DUT的第一输入时钟CKIA[1]和第二输入时钟CKIB[1]、用于测试第二DUT的第一输入时钟CKIA[2]和第二输入时钟CKIB[2]，等等。然后，响应于输入时钟，插座板输出第一输出时钟CKO[1]和反相的第一输出时钟CKO'[1]到第一DUT，第二输出时钟CKO[2]和反相的第二输出时钟CKO'[2]到第二DUT，等等。

插座板100可以包括用于输入各种信号和电压的多个端。插座板100可以包括用于给插座板100和/或DUT 300供电的电源电压(power supply voltage，VCC)端、接地电压(ground voltage，VEE)端和接地(ground，GND)端。

插座板100可以包括多个输入时钟(CKI)端。例如，插座板100可以包括输出要输入到第一插座芯片105_1的第一输入时钟CKIA[1]和第二输入时钟CKIB[1]的端。插座板100可以包括输出第一输入时钟(CKIA[1]至CKIA[N])和第二输入时钟(CKIB[1]至CKIB[N])的多个端，以使其从测试逻辑200分别经由第一至第N插座芯片105_1至105_N的时钟输入端IT输入。插座板100可以包括参考电压(reference voltage，VREF)端，用于逻辑地确定(例如，确定为逻辑高或逻辑低)第一输入时钟CKIA和第二输入时钟CKIB、交流(alternatingcurrent，AC)信号、以及输入到第一至第N插座芯片105_1至105_N中所包括的每个配置或从其输出的其它AC信号。插座板100可以包括用于确定提供给包括选择电路130的插座芯片105中所包括的各种配置的最大驱动电压VOH和驱动电压摆动电平VR的端。插座板100可以包括用于接收施加到选择电路130的模式选择信号MSEL和施加到第二频率转换电路120的振荡器选择信号OSEL的端。

插座板100可以包括用于输出各种信号和电压的多个端。插座板100可以包括端，用于向DUT 300发送分别从第一至第N插座芯片105_1至105_N输出的第一至第N输出时钟CKO[1]至CKO[N]和反相的第一至第N输出时钟CKO'[1]至CKO'[N]。下面参考图3描述第一至第N插座芯片105_1至105_N中的每一个的配置和功能。

图3是用于解释根据实施例的时钟转换器107的图。参考图3，第一至第N插座芯片105_1至105_N中的每一个可以包括时钟转换器107，并且时钟转换器107可以包括第一频率转换电路110、第二频率转换电路120、选择电路130、时钟输入端IT和时钟输出端OT。另外，时钟转换器107还可以包括输入端RI，用于匹配从时钟输入端IT观察到的输入阻抗。

根据实施例，第一频率转换电路110可以接收第一输入时钟CKIA和第二输入时钟CKIB，并且输出第一转换时钟CKX和/或反相的第一转换时钟CKX'。例如，第一转换时钟CKX的频率可以是第一输入时钟CKIA的频率的两倍之高。为此，第一频率转换电路110可以实施为包括XOR门的集成电路(integrated circuit，IC)。例如，第一频率转换电路110可以包括XOR门和反相器，该XOR门通过对第一输入时钟CKIA和第二输入时钟CKIB执行XOR运算来产生第一转换时钟CKX，该反相器产生作为第一转换时钟CKX的反相信号的反相的第一转换时钟CKX'。

图4是用于解释根据实施例的XOR门111的图。参考图3和图4，第一频率转换电路110可以包括XOR门111，XOR门111可以以各种形式实施，例如硬件和/或软件。根据已知真值表，XOR门111可以在第一输入和第二输入相同(即分别为0和0、或1和1)时输出0，而可以在第一输入和第二输入不同(即分别为0和1、或1和0)时输出1。输入到XOR门111的第一输入时钟CKIA和第二输入时钟CKIB可以具有偏移大约1/4周期或大约90度的相位。当具有相位偏移约90度的第一输入时钟CKIA和第二输入时钟CKIB被输入时，XOR门111可以输出具有第一频率的第一转换时钟CKX，该第一频率是第一输入时钟CKIA和第二输入时钟CKIB的输入频率的两倍。

根据根据实施例的第一频率转换电路110和XOR门111，通过接收偏移约90度的第一输入时钟CKIA和第二输入时钟CKIB并实时地产生第一转换时钟CKX，可以减少延迟。因为对第一输入时钟CKIA和第二输入时钟CKIB的输入频率没有限制，所以可以覆盖宽频带。然而，第一频率转换电路110可以被限制为将输入频率乘以固定量，例如2。

再次参考图3，第二频率转换电路120可以接收第一输入时钟CKIA，并输出第二转换时钟CKY和/或反相的第二转换时钟CKY'。例如，第二转换时钟CKY的频率可以比第一输入时钟CKIA的输入频率高k倍。

为此，第二频率转换电路120可以实施为锁相环PLL。例如，第二频率转换电路120可以比较第一输入时钟CKIA与反馈的第二转换时钟CKY的相位，产生对应于相位差的信号，将产生的信号转换成电压，并根据该电压输出振荡信号。第二频率转换电路120可以包括至少一个压控振荡器，并且可以根据振荡器选择信号OSEL在多个压控振荡器中选择输出所需频带的振荡器。这将在后面参考图5和图6详细描述。

根据实施例，第二转换时钟CKY的第二频率的最大值可以高于第一转换时钟CKX的第一频率的最大值。例如，第一频率转换电路110可以是输入频率的两倍，而第二频率转换电路120可以通过可变地控制分频器125的分频比来输出已经乘以可变数字(例如，4或大于2的任何整数)的第二转换时钟CKY。

当第二频率转换电路120用于产生高频率的输出时钟CKO时，第一输入时钟CKIA和第二输入时钟CKIB的输入频率可以是低的。例如，当要产生约20Gbps的输出时钟CKO时，第一频率转换电路110需要第一输入时钟CKIA和第二输入时钟CKIB具有约10Gbps的输入频率。相反，当第二频率转换电路120可以将输入频率乘以4时，第一输入时钟CKIA可以仅具有约5Gbps的输入频率，来产生约20Gbps的输出时钟CKO。因此，可以减少测试逻辑200输出高的第一输入时钟CKIA和第二输入时钟CKIB的成本和时间。

根据实施例的时钟转换器107可以具有传输线，以将第一输入时钟CKIA和/或第二输入时钟CKIB输入到第一频率转换电路110和第二频率转换电路120。第一传输线TL1连接到向其输入第一输入时钟CKIA的时钟输入端IT，并且连接到第一频率转换电路110。第一传输线可以被分支并且被连接到第二频率转换电路120。第二传输线TL2连接到向其输入第二输入时钟CKIB的时钟输入端IT，并且连接到第一频率转换电路110。另外，可以沿分别从第一传输线TL1和第二传输线TL2分支的传输线提供输入端R1，并且开关可以串联连接到每个输入端R1。

根据实施例的输入端R1可以并联连接到时钟输入端IT和第一频率转换电路110。输入端R1的阻抗值可以在第一频率转换电路110的方向上具有阻抗，并且第二频率转换电路120匹配在其相反方向上观察到的阻抗，例如输入阻抗。

输入端R1可以根据端使能信号TE被激活。例如，输入端R1均可以串联连接到开关，并且端使能信号TE可以控制开关被打开或关闭。端使能信号TE可以从测试逻辑200经由插座板100输入到时钟转换器107。

根据实施例的选择电路130可以接收第一转换时钟CKX、反相的第一转换时钟CKX'、第二转换时钟CKY和反相的第二转换时钟CKY'，并且输出分别通过放大接收到的转换时钟(CKX和CKY)和接收到的反相的转换时钟(CKX'和CKY')中的至少一个而产生的输出时钟CKO和反相的输出时钟CKO'。

选择电路130可以包括复用器131和运算放大器电路132。复用器131可以根据模式选择信号MSEL选择从第一频率转换电路110和第二频率转换电路120中的一个输出的信号，并且输出所选择的信号作为选择时钟CKS。例如，当复用器131接收到具有第一值的模式选择信号MSEL时，复用器131可以输出从第一频率转换电路110输入的第一转换时钟CKX作为选择时钟CKS，并且可以输出反相的第一转换时钟CKX'作为反相的选择时钟CKS'。当复用器131接收到具有第二值的模式选择信号MSEL时，复用器131可以输出从第二频率转换电路120输入的第二转换时钟CKY作为选择时钟CKS，并且可以输出反相的第二转换时钟CKY'作为反相的选择时钟CKS'。

运算放大器电路132可以输出输出时钟CKO和反相的输出时钟CKO'，它们分别通过放大接收到的选择时钟CKS和反相的选择时钟CKS'而获得。根据实施例，运算放大器电路132可以基于最大驱动电压电平VOH和最小驱动电压电平VOL来放大选择时钟CKS和反相的选择时钟CKS'。最小驱动电压电平VOL可以是通过从如上所述的图2的插座板100的外部接收的最大驱动电压电平VOH减去驱动电压摆动电平VR而获得的值。例如，运算放大器电路132可以产生输出时钟CKO，该输出时钟CKO通过将选择时钟CKS放大到小于等于最大驱动电压电平VOH且大于等于最小驱动电压电平VOL而获得。

图5是用于解释根据实施例的第二频率转换电路120的图。参考图5，第二频率转换电路120可以包括相位检测器(PD)121、电荷泵单元(CP)122、环路滤波单元(LF)123、压控振荡单元(VCO)124和分频器(DIV)125。PD 121可以将第一输入时钟CKIA与从DIV 125反馈的时钟的相位比较。CP 122可以产生对应于相位差的信号。LF 123可以将产生的信号转换成电压。VCO 124可以根据电压输出振荡信号。DIV 125可以对振荡信号的频率分频，并将分频后的频率提供给PD 121。换句话说，第二频率转换电路120可以实施为PLL。

第二频率转换电路120可以接收振荡器选择信号OSEL，选择包括在VCO 124中的多个压控振荡器中的一个，并且基于所选择的压控振荡器的输出来输出第二转换时钟CKY。这将在下面参考图6进行描述。

图6是用于详细解释根据实施例的第二频率转换电路120的图。根据示例实施例的PD 121可以比较从DIV 125输出的分频时钟CKD和第一输入时钟CKIA之间的相位差，并产生相位差信号。该相位差信号可以包括上检测信号D_UP和下检测信号D_DOWN。

参考图6，PD 121可以包括第一触发器121a、第二触发器121b、AND门121c和延迟单元121d。第一输入时钟CKIA可以被输入到第一触发器121a的时钟输入端CK，而从DIV 125输出的分频时钟CKD可以被输入到第二触发器121b的时钟输入端CK。第一触发器121a和第二触发器121b的数据输入端D可以连接到电源电压VCC。上检测信号D_UP可以从第一触发器121a的数据输出端Q输出，而下检测信号D_DOWN可以从第二触发器121b的数据输出端Q输出。例如，上检测信号D_UP指示第一输入时钟CKIA具有比分频时钟CKD的频率更早的相位，而下检测信号D_DOWN指示相反的情况。AND门121c接收上检测信号D_UP和下检测信号D_DOWN，并且可以对其执行AND操作。延迟单元121d可以将AND门121c的输出延迟一定时间，并且向第一触发器121a和第二触发器121b的复位端Re提供复位信号。因为当包括在CP 122中的第一电荷泵电流源122a和第二电荷泵电流源122b执行导通或关断操作时需要一定时间，所以延迟单元121d可以将其输出延迟一定时间。

当第一输入时钟CKIA的相位早于分频时钟CKD的相位时，PD 121可以将上检测信号D_UP发送到CP 122。当第一输入时钟CKIA的相位晚于分频时钟CKD的相位时，PD 121可以将下检测信号D_DOWN发送到CP 122。

根据实施例，CP 122可以基于接收到的相位差信号向LF 123供应电荷或释放LF123的电荷。换句话说，CP 122可以将相位差信号转换成电荷的移动。例如，当CP 122接收到上检测信号D_UP时，CP 122可以执行正电荷泵送操作，并且向LF 123供应电荷。作为另一示例，当CP 122接收到下检测信号D_DOWN时，CP 122可以执行负电荷泵送操作并且释放LF123的电荷。

参考图6，CP 122可以包括由上检测信号D_UP的逻辑高接通的开关122c和由下检测信号D_DOWN的逻辑高接通的开关122d。当第一电荷泵电流源122a接收到上检测信号D_UP时，第一电荷泵电流源122a可以向LF 123供应电流。当第二电荷泵电流源122b接收到下检测信号D_DOWN时，第二电荷泵电流源122b可以排掉(drain)LF 123的电流。

根据实施例，LF 123可以向压控振荡单元124提供与由CP 122充电或放电的电荷相对应的振荡控制电压VCTR。LF 123可以由各种滤波器实施，例如低通滤波器、带通滤波器和高通滤波器。LF 123被示为无源元件，但是LF 123也可以使用有源元件来实施。

参考图6，LF 123可以包括第一电容器C1、第二电容器C2和电阻器R1。第一电容器C1可以通过对从CP 122输出的电荷充电或放电来产生振荡控制电压VCTR。电阻器R1可以被设计成具有一定的时间常数，以防止LF 123的电流或电压的突然变化。第二电容器C2可以吸收当PLL锁定时流动的脉冲电流。

图7是用于详细解释根据实施例的第二频率转换电路120的图。参考图7，VCO 124可以包括第一至第M压控振荡器126_1至126_M，和振荡电压选择电路127。VCO 124可以基于接收到的振荡器选择信号OSEL来提供从第一到第M压控振荡器126_1到126_M中的一个输出的振荡信号，作为第二转换时钟CKY和/或反相的第二转换时钟CKY'。

作为示例，振荡器选择信号OSEL可以提供给第一到第M压控振荡器126_1至126_M。在这种情况下，第一至第M压控振荡器126_1至126_M中的一个可以基于振荡器选择信号OSEL被激活，并且第一至第M压控振荡器126_1至126_M中的其它压控振荡器可以被去激活。从第一至第M压控振荡器126_1至126_M中的激活的压控振荡器输出的振荡信号(例如，第一振荡信号OS_1)可以经由振荡电压选择电路127输出作为第二转换时钟CKY。此外，振荡电压选择电路127可以通过将从第一至第M压控振荡器126_1至126_M中的激活的振荡器输出的振荡信号(例如，第一振荡信号OS_1)反相来输出反相的第二转换时钟CKY'。

作为另一示例，振荡器选择信号OSEL可以提供给振荡电压选择电路127。振荡电压选择电路127可以基于振荡器选择信号OSEL选择并输出要作为第二转换时钟CKY输出的振荡信号(例如，第二振荡信号OS_2)。另外，振荡电压选择电路127可以通过对振荡信号(例如，第二振荡信号OS_2)反相来输出反相的第二转换时钟CKY'。例如，振荡电压选择电路127可以包括复用器和反相器，该复用器接收振荡器选择信号OSEL作为控制输入，并选择第一至第M振荡信号OS_1至OS_M中的一个，该反相器将第二转换时钟CKY反相。

作为另一示例，振荡器选择信号OSEL可以作为上述示例的组合提供给第一至第M压控振荡器126_1至126_M和振荡电压选择电路127。在这种情况下，已经由振荡器选择信号OSEL激活的第一至第M压控振荡器126_1至126_M中的一个可以输出振荡信号(例如，第一振荡信号OS_1)，并且振荡电压选择电路127可以不输出除了输出振荡信号(例如，第一振荡信号OS_1)之外的其它振荡信号(例如，第二至第M振荡信号OS_2到OS_M)。换句话说，振荡电压选择电路127可以仅输出由振荡器选择信号OSEL选择的压控振荡器126的电压作为第二转换时钟CKY和反相的第二转换时钟CKY'。

根据实施例，第一至第M压控振荡器126_1至126_M中的每一个可以输出具有彼此不同频率信号的电压。例如，第一压控振荡器126_1可以输出频率为约1Gbps至约3Gbps的振荡信号OS_1，第二压控振荡器126_2可以输出频率为约3Gbps至约5Gbps的振荡信号OS_2，等等。在这种情况下，当输出时钟CKO要具有约4Gbps频率到DUT 300时，测试逻辑200可以向第一至第M压控振荡器126_1到126_M和/或振荡电压选择电路127输出用以选择第二压控振荡器126_2的振荡器选择信号OSEL。这些频率值可以变化。

根据实施例的DIV 125可以接收第二转换时钟CKY，并输出其频率已经被分频的分频时钟CKD。例如，当第二转换时钟CKY要为第一输入时钟CKIA乘以k(k是1或更大的整数)时，DIV 125可以向PD 121发送其中第二转换时钟CKY的频率已经除以k的分频时钟CKD。PD121可以通过将第一输入时钟CKIA与其中第二转换时钟CKY的频率已经除以k的分频时钟CKD进行比较，来生成用于校正相位差的相位差信号。

DIV 125可以被设计在能够分频的各种类型的电路中，并且可以包括并行或串行计数器，并且计数器可以包括至少一个触发器。例如，计数器可以以各种方式实施，诸如模n计数器、环形计数器、循环移位寄存器计数器和二进制编码的十进制(binary codeddecimal，BCD)计数器。

图8A和图8B示出根据实施例的第一频率转换电路110中的第一输入时钟CKIA、输出时钟CKO和数据DQ。

根据实施例，第一频率转换电路110可以接收第一输入时钟CKIA和第二输入时钟CKIB，并执行XOR运算以输出第一转换时钟CKX。选择电路130可以接收第一转换时钟CKX，并且在增大了接收到的第一转换时钟CKX的幅度之后将其作为输出时钟CKO输出。

换句话说，图8A和图8B所示的输出时钟CKO可以等于或类似于第一转换时钟CXK。如图4所示，第二输入时钟CKIB可以相对于第一输入时钟CKIA相位偏移约90度。

参考图8A，第一频率转换电路110可以通过对第一输入时钟CKIA和第二输入时钟CKIB执行XOR运算来输出输出时钟CKO。输出时钟CKO可以包括在第一时间段CLK 2n中具有第一频率的时钟，该第一频率是第一输入时钟CKIA的输入频率的两倍。在这种情况下，第一频率是DUT 300执行写操作或读操作的频率。

第一频率转换电路110可以输出输出时钟CKO，该输出时钟CKO包括在第二时间段FIXH/L中DUT 300所需的低频(例如，低于输入频率和第一频率)的时钟。例如，第一频率转换电路110可以在第二时间段FIXH/L中输出包括低频信号或直流(DC)信号的第一信号，并且可以在第一时间段CLK2n中输出第一频率的第二信号。

根据实施例，在第二时间段FIXH/L中，第一频率转换电路110可以从测试逻辑200接收固定为逻辑高或逻辑低的信号分别作为第一输入时钟CKIA和第二输入时钟CKIB。换句话说，第一频率转换电路110可以接收在第二时间段FIXH/L期间保持为DC信号的信号。作为另一示例，第一频率转换电路110可以从测试逻辑200接收交流(AC)信号，其中第一输入时钟CKIA和第二输入时钟CKIB具有相同的相位。在这种情况下，当接收到DC信号或具有相同相位的两个信号时，第一频率转换电路110可以在第二时间段FIXH/L中输出DC信号。例如，第二时间段FIXH/L可以包括DUT 300的初始化操作，其中在向DUT 300供电之后确定DUT300的速度或操作模式。另外，第二时间段FIXH/L中的输出时钟CKO可以包括用于增大第一时间段CLK2n中的输出时钟CKO的频率的准备操作。

参考图8B，第一频率转换电路110可以分别产生相对低频和相对高频的输出时钟CKO。相对低频可以在时间点42之前产生，而相对高频可以在时间点42之后产生。相对低频信号可以是输入频率、或图8A的第二时间段FIXH/L中的低频，并且第一时间段CLK 2n中第一频率是输入频率的两倍。

参考图8B，测试逻辑200可以在时间点41向第一频率转换电路110提供命令，用于将数据DQ信号的频率与输出时钟CKO的频率同步。当第一频率转换电路110接收到来自测试逻辑200的命令时，在延迟了延迟时间tDLY的时间点42之后，第一频率转换电路110可以输出已经对第一输入时钟CKIA和第二输入时钟CKIB执行了XOR运算的第一频率信号。

测试逻辑200可以向DUT 300输出与第一频率相同或相似的数据DQ信号。DUT 300可以接收输出时钟CKO作为用于捕获数据DQ信号的信号。例如，当DUT 300是图形双数据速率(DDR)(GDDR)类型时，输出时钟CKO可以作为写时钟(或者根据联合电子器件工程委员会(Joint Electron Device Engineering Council，JEDEC)标准的数据时钟(data clock，WCK))被接收。当DUT 300是低功率DDR(low power DDR，LPDDR)类型时，输出时钟CKO可以作为数据选通脉冲(或根据JEDEC标准的DQS)接收。换句话说，第一频率转换电路110可以产生第一转换时钟CKX作为DUT 300捕获数据DQ信号的信号，并且第一转换时钟CKX可以经由选择电路130作为输出时钟CKO被输出到DUT 300。

图9示出根据实施例的第二频率转换电路120中的输入时钟CKIA、输出时钟CKO和数据DQ。参考图9，第二频率转换电路120可以接收第一输入时钟CKIA，对接收到的第一输入时钟CKIA执行锁相操作，并且输出通过将第一输入时钟CKIA的频率乘以k而获得的第二转换时钟CKY。选择电路130可以接收第二转换时钟CKY，并且在增大了接收到的第二转换时钟CKY的幅度之后将其作为输出时钟CKO输出。换句话说，图9所示的输出时钟CKO的相位可以与第二转换时钟CKY的相位相同或相似。

参考图9，第二频率转换电路120可以在执行锁相操作时花费一定的锁定时间tLOCK，并且此后，第二频率转换电路120可以基于其中第一输入时钟CKIA的频率已经乘以4的第二转换时钟CKY产生输出时钟CKO。在图9中，示出了通过将第一输入时钟CKIA的输入频率乘以4而获得的输出时钟CKO。第二频率转换电路120可以输出通过将第一输入时钟CKIA的频率乘以各种数字而获得的输出时钟CKO。

DUT 300可以接收输出时钟CKO作为用于捕获数据DQ信号的信号。例如，当DUT 300是GDDR类型时，输出时钟CKO可以作为写时钟(或者根据JEDEC标准的数据时钟(WCK))被接收。当DUT 300是LPDDR类型时，输出时钟CKO可以作为数据选通信号(或根据JEDEC标准的DQS)被接收。换句话说，第二频率转换电路120可以产生第二转换时钟CKY作为DUT 300捕获数据DQ信号的信号，并且第二转换时钟CKY可以经由选择电路130作为输出时钟CKO输出到DUT 300。

图10是根据实施例的产生用于测试半导体器件的输出时钟CKO的方法的流程图。

插座板100可以从测试逻辑200接收相位彼此偏移约90度的第一输入时钟CKIA和第二输入时钟CKIB(S510)。

插座板100可以输出其中第一输入时钟CKIA和第二输入时钟CKIB的频率已经增大的第一转换时钟CKX(S530)。第一频率转换电路110可以通过对第一输入时钟CKIA和第二输入时钟CKIB执行XOR运算来输出第一转换时钟CKX，并且可以输出其中第一转换时钟CKX已经被反相的反相第一转换时钟CKX'。换句话说，第一频率转换电路110可以通过将第一输入时钟CKIA和第二输入时钟CKIB的输入频率乘以固定乘数(例如，2)来输出具有第一频率的第一转换时钟CKX。

插座板100可以输出第二转换时钟CKY，其中第一输入时钟CKIA的输入频率已经增大到比第一转换时钟CKX的第一频率更高的第二频率(S550)。例如，既然包括XOR的第一频率转换电路110将输入信号的频率乘以2，那么可以提供第二频率转换电路120以将输入信号的输入频率乘以大于2的乘数。第二频率转换电路120可以接收第一输入时钟CKIA，并且通过锁相操作将第一输入时钟CKIA的频率倍乘。另外，第二频率转换电路120可以基于由产生彼此不同频带的振荡频率的多个压控振荡器中的一个产生的振荡信号，将第一输入时钟CKIA的输入频率乘以更大的乘数或更多。

插座板100可以根据从测试逻辑200接收的模式选择信号MSEL放大第一转换时钟CKX或第二转换时钟CKY，并且可以输出放大的时钟作为输出时钟CKO(S570)。

因为操作S530和S550分别在第一频率转换电路110和第二频率转换电路120中执行，所以操作S530和S550可以独立执行。例如，操作S530可以在操作S550之后执行，可以以相反的顺序执行，或者操作S530和S550可以同时执行。

图11是根据实施例的产生用于测试半导体器件的输出时钟CKO的方法的详细流程图。为了便于解释，省略已经参考图10给出的描述。

频率转换电路可以划分为第一频率转换电路110的情况和第二频率转换电路120的情况(S520)。

第一频率转换电路110通过分别接收第一时钟CKIA和第二时钟CKIB并对第一时钟CKIA和第二时钟CKIB的频率执行XOR运算，可以输出其中第一时钟CKIA和第二时钟CKIB的频率已经被增大的第一转换时钟CKX(S530)。

第二频率转换电路120可以接收振荡器选择信号OSEL(S551)，并根据接收到的振荡器选择信号OSEL选择第一至第M压控振荡器126_1至126_M中的一个(S552)。第一至第M压控振荡器126_1至126_M中的每一个可以输出彼此不同的带宽。基于所选择的压控振荡器126的频带，第二转换时钟CKY具有比第一转换时钟CKX的第一频率更高的第二频率(S553)。

插座板100可以根据接收到的模式选择信号MSEL选择第一转换时钟CKX或第二转换时钟CKY(S571)，并且将所选择的转换时钟放大并作为输出时钟CKO输出(S572)。例如，当模式选择信号MSEL具有第一值时，从第一频率转换电路110输出的第一转换时钟CKX可以作为输出时钟CKO输出。作为另一示例，当模式选择信号MSEL具有第二值时，从第二频率转换电路120输出的第二转换时钟CKY可以作为输出时钟CKO输出。

图12是用于解释根据实施例的测试系统10的图。根据实施例，插座板100可以包括第一频率转换电路110、第二频率转换电路120和选择电路130。换句话说，插座板100可以包括时钟转换器107。时钟转换器107可以被包括在第一至第M插座芯片105_1至105_M中的每一个中。测试逻辑200可以在自动测试装备(ATE)210中。

插座板100可以电连接到测试逻辑200。插座板100可以基于从测试逻辑200接收的各种信号向DUT 300输出输出时钟CKO。如参考图2所讨论的，插座板100可以包括用于从测试逻辑200接收各种信号和电压或者用于向测试逻辑200发送各种信号和电压的引脚，并且测试逻辑200也可以包括用于从插座板100接收各种信号和电压或者用于向插座板100发送各种信号和电压的引脚。类似地，插座板100和DUT 300均可以包括用于发送和接收各种信号和电压的引脚。

多个DUT 300中的至少一个可以电连接到插座板100，以接收输出时钟CKO和数据DQ，并且可以经由插座板100将数据DQ发送到测试逻辑200。

根据实施例，当测试逻辑200测试DUT 300时，插座板100可以基于第一输入时钟CKIA和第二输入时钟CKIB向DUT 300发送具有各种频带的输出时钟CKO。插座板100可以基于模式选择信号MSEL选择已经分别从第一频率转换电路110和第二频率转换电路120输出的第一转换时钟CKX和第二转换时钟CKY中的一个，并且可以将所选择的转换时钟发送到DUT 300。当测试数据DQ是否正常地在高频带中接收/发送时，第二频率转换电路120可以输出输出时钟CKO。当测试数据DQ是否正常地在低频带中接收/发送时，第一频率转换电路110可以输出输出时钟CKO。

根据示例实施例，可以改变插座板中的模式，使得输出具有DUT所需带宽的时钟，因此，可以产生各种带宽的时钟而无需具有各自的设备。因此，可以降低替换测试系统的成本，并且可以用单个测试系统测试各种类型的DUT。

一个或多个实施例提供了一种通过使用模式改变来转换用于测试具有各种带宽的受验设备(DUT)的时钟而无需替换测试设备的方法，以及执行该方法的时钟转换器和测试系统。

本文已经公开了示例性实施例，并且尽管使用了特定术语，但是它们被使用并且将仅在一般和描述性的意义上被解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员来说，在提交本申请时显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其它实施例描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将会理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims

1.一种输出用于测试半导体器件的时钟信号的时钟转换器，所述时钟转换器包括：

时钟输入端，用于接收具有输入频率的输入时钟；

第一频率转换电路，用于接收输入时钟，并通过使用固定乘数增大输入频率来输出具有第一频率的第一转换时钟；

第二频率转换电路，用于接收输入时钟，并通过使用可变乘数增大输入频率来并输出具有大于第一频率的第二频率的第二转换时钟；和

选择电路，用于根据模式选择信号输出所述第一转换时钟或所述第二转换时钟，

其中，所述输入时钟包括第一输入时钟和第二输入时钟，所述第一频率转换电路用于接收所述第一输入时钟和所述第二输入时钟，并且所述第二频率转换电路用于接收所述第一输入时钟

其中，所述第二频率转换电路包括多个压控振荡器，其中，所述多个压控振荡器输出的振荡信号具有彼此不同的频率，

其中，所述第二频率转换电路用于基于振荡器选择信号选择所述多个压控振荡器中的一个，以及基于所选择的压控振荡器输出的振荡信号输出所述第二转换时钟，

其中，所述第二频率转换电路还包括振荡电压选择电路，并且所述振荡电压选择电路用于基于所述振荡器选择信号选择从所述多个压控振荡器接收的振荡信号中的一个，并输出所选择的振荡信号和所选择的振荡信号的反相信号，并且

其中，所述第一频率转换电路用于输出反相的第一转换时钟，所述第一转换时钟是通过对所述第一输入时钟和所述第二输入时钟执行异或XOR运算而获得的，并且所述反相的第一转换时钟具有与所述第一转换时钟反相的相位。

2.如权利要求1所述的时钟转换器，还包括从所述时钟输入端分支到所述第一频率转换电路和所述第二频率转换电路的传输线，

其中所述第一频率转换电路和所述第二频率转换电路中的每一个都用于接收所述第一输入时钟。

3.根据权利要求1所述的时钟转换器，其中：

所述第一频率转换电路用于通过对所述第一输入时钟和所述第二输入时钟执行异或XOR运算来输出所述第一转换时钟，并且

所述第二频率转换电路用于基于对分频时钟和第一输入时钟之间的相位差的检测来输出所述第二转换时钟，其中所述分频时钟是反馈的分频的所述第二转换时钟。

4.如权利要求1所述的时钟转换器，其中所述振荡器选择信号激活所述多个压控振荡器中的一个，并且对其它压控振荡器去激活。

5.根据权利要求1所述的时钟转换器，其中，所述输入时钟包括第一输入时钟和第二输入时钟，并且所述第一转换时钟包括第一时间段和第二时间段，其中：

在所述第一时间段中，所述第一转换时钟是对所述第一输入时钟和具有与所述第一输入时钟差90度的相位的所述第二输入时钟执行了XOR运算的时钟，并且

在所述第二时间段中，所述第一转换时钟包括具有低于所述输入频率和所述第一频率的频率的信号。

6.根据权利要求5所述的时钟转换器，其中：

所述第一时间段包括所述半导体器件用于执行写操作或读操作的频率，并且

所述第二时间段包括半导体器件用于执行初始化操作的频率。

7.根据权利要求1所述的时钟转换器，还包括输入端，其中所述输入端并联连接到所述时钟输入端和所述第一频率转换电路，并且所述输入端的阻抗匹配所述时钟转换器的输入阻抗。

8.根据权利要求1所述的时钟转换器，其中所述选择电路包括复用器和放大器，其中：

所述复用器经由所述复用器的输入端接收所述第一转换时钟和所述第二转换时钟，经由所述复用器的控制端接收所述模式选择信号，并将所述第一转换时钟或所述第二转换时钟输出到所述放大器，并且

所述放大器基于所述放大器的驱动电压放大并输出所述第一转换时钟或所述第二转换时钟。

9.一种被配置为测试半导体器件的半导体测试系统，所述半导体测试系统包括：

包括测试逻辑的自动测试装备ATE，所述测试逻辑发送并接收用于测试所述半导体器件的数据，输出具有输入频率的输入时钟，并根据用于测试所述半导体器件的输出时钟的频带输出具有不同值的模式选择信号；以及

电连接到ATE的插座板，所述插座板包括时钟转换器，

其中所述时钟转换器包括：

时钟输入端，用于接收输入时钟；

第一频率转换电路，用于接收所述输入时钟并输出具有大于所述输入频率的第一频率的第一转换时钟，

第二频率转换电路，用于接收所述输入时钟并输出具有大于所述第一频率的第二频率的第二转换时钟，以及

选择电路，用于根据所述模式选择信号向所述半导体器件输出基于所述第一转换时钟或所述第二转换时钟的所述输出时钟，

其中，所述插座板包括多个插座芯片，并且所述多个插座芯片中的至少一个在所述时钟转换器中，

其中，所述插座板还包括多个时钟输入端，

其中，第一时钟输入端电连接到第一插座芯片中的所述时钟转换器的时钟输入端，并且第二时钟输入端电连接到第二插座芯片中的所述时钟转换器的时钟输入端，

其中，所述第二频率转换电路包括多个压控振荡器，其中，所述多个压控振荡器输出的振荡信号具有彼此不同的频率，并且

其中，所述第二频率转换电路用于基于振荡器选择信号选择所述多个压控振荡器中的一个，以及基于所选择的压控振荡器输出的振荡信号输出所述第二转换时钟。

10.根据权利要求9所述的半导体测试系统，其中所述插座板的所述多个时钟输入端的数量与所述插座板的所述多个时钟输出端的数量相同。

11.如权利要求9所述的半导体测试系统，其中输入到所述插座板的信号被分支并且被输入到所述多个插座芯片，并且所述信号控制所述多个插座芯片中的至少一个中的所述时钟转换器。

12.根据权利要求9所述的半导体测试系统，其中：

所述输入时钟包括第一输入时钟和第二输入时钟，

所述第一频率转换电路用于接收所述第一输入时钟和所述第二输入时钟，并且

所述第二频率转换电路用于接收所述第一输入时钟。

13.根据权利要求12所述的半导体测试系统，其中：

所述第二频率转换电路用于基于对分频时钟和所述第一输入时钟之间相位差的检测来输出所述第二转换时钟，所述分频时钟是被反馈并被分频的所述第二转换时钟。

14.一种转换用于测试半导体器件的时钟信号的方法，所述方法包括：

接收具有输入频率的输入时钟；

通过将所述输入频率乘以固定乘数，产生具有大于所述输入频率的第一频率的第一转换时钟；

通过将所述输入频率乘以可变乘数，产生具有大于所述第一频率的第二频率的第二转换时钟；

根据模式选择信号输出所述第一转换时钟或所述第二转换时钟，

当所述模式选择信号是第一值时，放大并输出所述第一转换时钟，以及

当所述模式选择信号是第二值时，放大并输出所选择的第二转换时钟，

其中，产生第二转换时钟包括：

基于振荡器选择信号选择多个压控振荡器中的一个，所述多个压控振荡器输出的振荡信号具有彼此不同的频率，以及

基于所选择的压控振荡器输出的振荡信号来输出所述第二转换时钟，

其中，选择所述多个压控振荡器中的一个包括：

基于所述振荡器选择信号激活所述多个压控振荡器中的压控振荡器，以及

输出从激活的压控振荡器输出的振荡信号和所述振荡信号的反相信号，并且

其中，输出第一转换时钟包括：

对第一输入时钟和第二输入时钟执行异或XOR运算，

将第一转换时钟反相，以及

输出反相的第一转换时钟。

15.如权利要求14所述的方法，放大包括：

接收最大驱动电压电平和驱动电压摆动电平；并且

将所述第一转换时钟或所述第二转换时钟放大到等于或小于所述最大驱动电压电平并且等于或大于通过从所述最大驱动电压电平减去所述驱动电压摆动电平而获得的电平。