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CN111164875A - 半导体装置 - Google Patents

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CN111164875A
CN111164875A CN201980004824.7A CN201980004824A CN111164875A CN 111164875 A CN111164875 A CN 111164875A CN 201980004824 A CN201980004824 A CN 201980004824A CN 111164875 A CN111164875 A CN 111164875A
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transistor
slit
terminal
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陈塽清
山本纱矢香
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

提供一种半导体装置，具备：半导体芯片；第1电流输入输出部，其与半导体芯片电连接；第2电流输入输出部，其与半导体芯片电连接；3个以上的导通部，其在第1电流输入输出部与第2电流输入输出部之间设置有半导体芯片；以及电流路径部，其具有与3个以上的导通部分别导通的电流路径，电流路径部包含多个狭缝。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知具有多个半导体芯片且在多个半导体芯片中均流通电流的半导体装置(例如参照专利文献1)。
专利文献1：日本特表2016-9496号公报
专利文献2：日本特开2002-153079号公报
发明内容
技术问题
在半导体装置中，优选消除在多个半导体芯片中分别流通的电流的不均衡。
技术方案
在本发明的第1方式中，提供一种半导体装置，具备：半导体芯片；第1电流输入输出部，其与半导体芯片电连接；第2电流输入输出部，其与半导体芯片电连接；3个以上的导通部，其在第1电流输入输出部与第2电流输入输出部之间设置有半导体芯片；以及电流路径部，其具有与3个以上的导通部分别导通的电流路径，电流路径部包含多个狭缝。
导通部可以为半导体芯片。
半导体装置还可以具备设置有半导体芯片的绝缘基板。电流路径部可以为设置于绝缘基板上的导电性图案。
半导体装置还可以具备与半导体芯片电连接的引线框。电流路径部可以为引线框。
半导体装置还可以具备设置有半导体芯片的绝缘基板。导通部可以为绝缘基板。
半导体装置还可以具备用于将半导体芯片与外部端子电连接的端子排。
电流路径部可以为端子排。
第1电流输入输出部可以为电流输入部。第2电流输入输出部可以为电流输出部。3个以上的导通部可以具有依次配置的第1导通部、第2导通部和第3导通部。多个狭缝可以具有第1狭缝和第2狭缝。第1狭缝的端部可以设置于电流输出部与第1导通部之间。第2狭缝的端部可以设置于第1导通部与第2导通部之间。
3个以上的导通部可以具有第1导通部、第2导通部和第3导通部。多个狭缝可以具有第1狭缝和第2狭缝。第1狭缝的端部可以设置于第1导通部与第2导通部之间。第2狭缝的端部可以设置于第2导通部与第3导通部之间。
多个狭缝可以包含L型的狭缝和F型的狭缝。
多个狭缝可以包含L型的狭缝和I型的狭缝。
第1电流输入输出部可以为电流输入部。第2电流输入输出部可以为电流输出部。多个狭缝可以设置于比导通部靠近电流输入部侧的位置。
第1电流输入输出部可以为电流输入部。第2电流输入输出部可以为电流输出部。多个狭缝可以设置于比导通部靠近电流输出部侧的位置。
多个狭缝可以由图案形成。
半导体装置可以在多个狭缝具备绝缘性的振动吸收部件。
3个以上的导通部可以均具备：第1晶体管，其集电极端子与P端子连接；第2晶体管，其发射极端子与N端子连接，且与第1晶体管串联连接；第3晶体管和第4晶体管，其构成双向开关。第1晶体管的发射极端子与第2晶体管的集电极端子的连接点可以连接于U端子。双向开关的一端可以与连接点连接，另一端可以与M端子连接。
3个以上的导通部可以均具备：第1晶体管，其集电极端子与P端子连接；第2晶体管，其发射极端子与N端子连接；第3晶体管，其与第1晶体管串联连接；第4晶体管，其与第3晶体管和第2晶体管串联连接；以及2个二极管，其串联地设置于第3晶体管的集电极端子与第4晶体管的发射极端子之间。第3晶体管的发射极端子与第4晶体管的集电极端子的连接点可以连接于U端子。2个二极管之间的连接点可以连接于M端子。
第1电流输入输出部和第2电流输入输出部中的一个可以设置于比具有3个以上的导通部的区域的中央靠近半导体装置的中心侧的位置。多个狭缝可以设置于半导体装置的中心侧的电流路径部。
半导体装置可以具备：第1区域，其具有电流路径；第2区域，其在第1方向上与第1区域并列地配置，具有在第1方向上并联配置的3个以上的导通部；第3区域，其在与第1方向垂直的第2方向上与第1区域并列地配置，且具有与第1区域电连接的电流路径；以及第4区域，其在第2方向上与第2区域并列地配置，且在第1方向上与第3区域并列地配置，具有与第2区域和第3区域分别电连接的电流路径。多个狭缝40可以设置于与第2区域所具备的3个以上的导通部分别导通的电流路径部中的到配置在最靠近第1区域的位置的导通部为止的电流路径部。
在本发明的第2方式中，提供一种半导体装置，具备：半导体芯片；第1电流输入输出部和第2电流输入输出部，其与半导体芯片电连接；多个导通部，其设置于第1电流输入输出部与第2电流输入输出部之间，且设置有半导体芯片；以及多个电流路径部，其具有与多个导通部导通的电流路径，多个电流路径部具有材料不同的多个电流路径。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征群的子组合也另外能够成为发明。
附图说明
图1表示实施例的半导体装置100的立体图的一个例子。
图2是实施例的半导体装置100的俯视图的一个例子。
图3表示三电平电力转换(逆变器)电路的一相的电路构成的一个例子。
图4A表示实施例的半导体装置100的构成的一个例子。
图4B表示比较例的半导体装置500的构成的一个例子。
图5A表示实施例的半导体装置100的构成的一个例子。
图5B表示比较例的半导体装置500的构成的一个例子。
图6A表示具有3个导通部10的半导体装置100的实施例。
图6B表示比较例的半导体装置500的构成的一个例子。
图7A表示实施例的半导体装置100的构成的一个例子。
图7B表示比较例的半导体装置500的构成的一个例子。
图8A表示实施例的半导体装置100的构成的一个例子。
图8B表示实施例的半导体装置100的构成的一个例子。
图8C表示比较例的半导体装置500的构成的一个例子。
图9A表示实施例的半导体装置100的构成的一个例子。
图9B表示比较例的半导体装置500的构成的一个例子。
图10A表示实施例的半导体装置100的构成的一个例子。
图10B表示比较例的半导体装置500的构成的一个例子。
图11A是图9A的实施例的半导体装置100的电流峰特性的一个例子。
图11B是图9B的比较例的半导体装置500的电流峰特性的一个例子。
图12表示端子排34的构成的一个例子。
图13表示具有振动吸收部件42的端子排34的构成的一个例子。
图14表示具有不同种材料的端子排34的构成的一个例子。
图15是另一实施例的半导体装置100的俯视图的一个例子。
图16表示三电平电力转换(逆变器)电路的一相的电路构成的一个例子。
图17A表示比较例的端子排534的构成的一个例子。
图17B表示在比较例的半导体装置500中流通的集电极电流Icp的波形的一个例子。
图18A表示实施例的端子排34的构成的一个例子。
图18B表示在实施例的半导体装置100中流通的集电极电流Icp的波形的一个例子。
符号说明
10…导通部，12…双向开关元件，20…电流输入输出部，30…电流路径部，32…引线框，34…端子排，36…导电性图案，40…狭缝，42…振动吸收部件，50…绝缘基板，60…半导体芯片，90…连接部件，100…半导体装置，110…壳体部，112…切口部，114…端子配置面，116…凸部，120…基部，500…半导体装置，520…电流输入输出部，532…引线框，534…端子排，536…导电性图案，550…绝缘基板
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不一定为发明的解决方案所必须的。
在本说明书中，将与半导体芯片所具有的半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一面称为下表面。“上”、“下”、“正”、“背”的方向不限于重力方向或者在半导体装置安装时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体芯片的上表面平行的面作为XY面，将半导体芯片所具有的半导体基板的深度方向作为Z轴。
另外，在本说明书中，距离、电感、电流的大小等有时描述为相等。这些相等的情况不限于完全相同的情况，在不脱离本说明书记载的发明的范围内可以不同。
图1表示实施例的半导体装置100的立体图的一个例子。半导体装置100具备壳体部110、基部120和多个端子。在一个例子中，半导体装置100适用于功率调节器(PCS：PowerConditioning Subsystem)。
壳体部110收纳半导体装置100所具有的半导体芯片等。壳体部110由绝缘性的树脂成型。壳体部110设置于基部120上。在壳体部110可以设置用于确保绝缘性的切口部112。
基部120通过螺钉等固定于壳体部110。在壳体部110可以设置用于固定基部120的孔部。基部120可以设定到接地电位。基部120在XY平面具有主面。
端子配置面114是在壳体部110的上表面侧设置有端子部的面。在端子配置面114设置有第1辅助端子ts1～第11辅助端子ts11。端子配置面114在Z轴方向上具有凸部116。
凸部116设置于端子配置面114的中央附近。凸部116被设置为沿着端子配置面114的长度方向(在本例中为Y轴方向)延伸。在凸部116上设置有第1外部连接端子tm1～第5外部连接端子tm5。第1外部连接端子tm1～第5外部连接端子tm5在凸部116以该顺序从Y轴方向的负侧朝向正侧设置，但不限于此。
第1外部连接端子tm1(P)是直流电源的正极侧端子P。第2外部连接端子tm2(M1)和第3外部连接端子tm3(M2)是中间端子M。第4外部连接端子tm4(N)是直流电源的负极侧端子N。第5外部连接端子tm5(U)是交流输出端子U。
第1辅助端子ts1～第5辅助端子ts5设置于端子配置面114的X轴方向的负侧的端部。第6辅助端子ts6～第11辅助端子ts11设置于端子配置面114的X轴方向的正侧的端部。
第1辅助端子ts1(T1P)输出后述的晶体管T1的集电极电压。第2辅助端子ts2(T1G)是供给晶体管T1的栅极电压的栅极端子。第3辅助端子ts3(T1E)输出晶体管T1的发射极电压。
第4辅助端子ts4(T2G)是供给后述的晶体管T2的栅极电压的栅极端子。第5辅助端子ts5(T2E)输出晶体管T2的发射极电压。
第6辅助端子ts6(T3E)输出后述的晶体管T3的发射极电压。第7辅助端子ts7(T3G)是供给晶体管T3的栅极电压的栅极端子。
第8辅助端子ts8(T4E)输出后述的晶体管T4的发射极电压。第9辅助端子ts9(T4G)是供给晶体管T4的栅极电压的栅极端子。
第10辅助端子ts10(TH2)和第11辅助端子ts11(TH1)是在中央部埋设到壳体部110内而与检测壳体部110的内部温度的热敏电阻连接的热敏电阻用的端子。
图2是实施例的半导体装置100的俯视图的一个例子。该图示出在壳体部110的内部设置于基部120上的电路的配置例。
本例的半导体装置100在基部120上具备6片绝缘基板50a～绝缘基板50f。4个晶体管T1～T4构成三电平电力转换装置(逆变器)电路的三相中的一相的电路。4个晶体管T1～T4中的T1和T3安装于同一绝缘基板50，T2和T4安装于另一个同一绝缘基板50。晶体管T1～T4中的T3和T4可以是逆阻型绝缘栅双极型晶体管(IGBT)。
绝缘基板50接合到基部120。绝缘基板50在导热性良好的陶瓷(例如氧化铝)基板的两面具有导体性的图案。绝缘基板50通过调节导电性图案36来调节电流路径的电感。例如，绝缘基板50是在陶瓷基板上直接接合了铜电路版的DCB(Direct Copper Bond：直接铜键合)基板。
绝缘基板50a～50c均是安装了晶体管T1和T3的绝缘基板。各绝缘基板50a～50c并联地连接。
绝缘基板50e～50f均是安装了晶体管T2和T4的绝缘基板。各绝缘基板50e～50f并联地连接。
半导体装置100包括区域DA1、区域DA2、区域DA3和区域DA4。区域DA1～区域DA4是通过中央线L1和中央线L2在壳体部110的内部被分割而得的区域。中央线L1是与Y轴平行的直线，中央线L2是与X轴平行的直线。
区域DA1是配置有晶体管T1和二极管D1的区域。二极管D1与晶体管T1反向并联连接。在一个例子中，二极管D1为续流二极管(FWD：Freewheeling Diode)。在本例中，晶体管T1和二极管D1在基部120的长度方向上呈直线状配置。
区域DA2是配置有晶体管T2和二极管D2的区域。二极管D2与晶体管T2反向并联连接。在一个例子中，二极管D2为续流二极管。在本例中，晶体管T2和二极管D2在基部120的长度方向上呈直线状配置。
区域DA3是配置有晶体管T3的区域。晶体管T3是作为的后述的成为双向开关元件的半导体元件的逆阻型绝缘栅双极型晶体管。晶体管T3在基部120的长度方向上呈直线状配置。
区域DA4是配置有晶体管T4的区域。晶体管T4是作为成为双向开关元件的半导体元件的逆阻型绝缘栅双极型晶体管。晶体管T4在基部120的长度方向上呈直线状地配置。
导电性图案36a设置于各绝缘基板50a～50c的一端。导电性图案36a与输出晶体管T1的发射极电压的第3辅助端子ts3(T1E)电连接。绝缘基板50c的导电性图案36a介由连接部件90而与第3辅助端子ts3(T1E)连接。
导电性图案36b设置于各绝缘基板50a～50c的一端。导电性图案36b与成为供给晶体管T1的栅极电压的栅极端子的第2辅助端子ts2(T1G)电连接。导电性图案36b通过连接部件90而与晶体管T1的栅极焊盘连接。绝缘基板50c的导电性图案36b介由连接部件90而与第2辅助端子ts2(T1G)连接。
导电性图案36c设置于各绝缘基板50a～50c。导电性图案36c配置于安装有晶体管T1的区域DA1。导电性图案36c介由含有锡的焊料或含有银和锡等导电性材料的导电糊而将晶体管T1的集电极和二极管D1的阴极连接。绝缘基板50b的导电性图案36c介由连接部件90而与第1辅助端子ts1(T1P)连接。
导电性图案36d设置于各绝缘基板50a～50c。导电性图案36d配置于安装有晶体管T1的区域DA1。导电性图案36d与晶体管T1的发射极电连接。导电性图案36d通过连接部件90而与晶体管T1的发射极和二极管D1的阳极连接。
导电性图案36h设置于各绝缘基板50a～50c的另一端。导电性图案36h与输出晶体管T3的发射极电压的第6辅助端子ts6(T3E)电连接。绝缘基板50b的导电性图案36h介由连接部件90而与第6辅助端子ts6(T3E)连接。
导电性图案36g设置于各绝缘基板50a～50c的另一端。导电性图案36g与成为供给晶体管T3的栅极电压的栅极端子的第7辅助端子ts7(T3G)电连接。导电性图案36g通过连接部件90而与晶体管T3的栅极焊盘连接。绝缘基板50b的导电性图案36g介由连接部件90而与第7辅助端子ts7(T3G)连接。
导电性图案36f设置于各绝缘基板50a～50c。导电性图案36f配置于安装有晶体管T3的区域DA3。导电性图案36f介由含有锡的焊料或含有银和锡等导电性材料的导电糊而与晶体管T3的集电极连接。在此，导电性图案36f以使晶体管T3的集电极与晶体管T1的发射极彼此电连接的方式遍及区域DA3和区域DA1地配置。
导电性图案36e设置于各绝缘基板50a～50c。导电性图案36e配置于安装有晶体管T3的区域DA3。导电性图案36e与晶体管T3的发射极电连接。导电性图案36e通过连接部件90而与晶体管T3的发射极连接。
连接部件90将导电性图案36、晶体管T、二极管D等电连接。例如，连接部件90为键合线。连接部件90可以将多个绝缘基板50彼此连接。
导电性图案36i设置于各绝缘基板50e～50f的一端。导电性图案36i与输出晶体管T2的发射极电压的第5辅助端子ts5(T2E)电连接。绝缘基板50f的导电性图案36i介由连接部件90而与第5辅助端子ts5(T2E)连接。
导电性图案36j设置于各绝缘基板50e～50f的一端。导电性图案36j与成为供给晶体管T2的栅极电压的栅极端子的第4辅助端子ts4(T2G)电连接。导电性图案36j通过连接部件90而与晶体管T2的栅极焊盘连接。绝缘基板50f的导电性图案36j介由连接部件90而与第4辅助端子ts4(T2G)连接。
导电性图案36o设置于各绝缘基板50e～50f的另一端。导电性图案36o与输出晶体管T4的发射极电压的第8辅助端子ts8(T4E)电连接。绝缘基板50f的导电性图案36o介由连接部件90而与第8辅助端子ts8(T4E)连接。
导电性图案36n设置于各绝缘基板50e～50f的另一端。导电性图案36n与成为供给晶体管T4的栅极电压的栅极端子的第9辅助端子ts9(T4G)电连接。导电性图案36n通过连接部件90而与晶体管T4的栅极焊盘连接。绝缘基板50f的导电性图案36n介由连接部件90而与第9辅助端子ts9(T4G)连接。
导电性图案36k设置于各绝缘基板50e～50f。导电性图案36k配置于安装有晶体管T2的区域DA2。导电性图案36k介由含有锡的焊料或含有银和锡等导电性材料的导电糊而将晶体管T2的集电极和二极管D2的阴极连接。在此，导电性图案36k以使晶体管T2的集电极与晶体管T4的发射极彼此电连接的方式遍及区域DA2和区域DA4地配置。
导电性图案36l设置于各绝缘基板50e～50f。导电性图案36l配置于安装有晶体管T2的区域DA2。导电性图案36l与晶体管T2的发射极电连接。导电性图案36l通过连接部件90而与晶体管T2的发射极和二极管D2的阳极连接。导电性图案36l通过连接部件90而与导电性图案36i连接。
导电性图案36m的一部分还设置于各绝缘基板50e～50f。导电性图案36m配置于安装有晶体管T4的区域DA4。
导电性图案36k的一部分还设置于各绝缘基板50e～50f。导电性图案36m介由含有锡的焊料或含有银和锡等导电性材料的导电糊而与晶体管T4的集电极连接。导电性图案36k的一部分与晶体管T4的发射极电连接。
图3表示三电平电力转换(逆变器)电路的一相的电路构成的一个例子。在本例中，示出U相的电路构成。一相的电路构成由4个晶体管T1～T4和2个二极管D1、D2构成。后述的3个以上的导通部10可以均具有4个晶体管T1～T4和2个二极管D1、D2。本例的晶体管T1～T4为绝缘栅双极型晶体管。
晶体管T1和T2串联连接。二极管D1以反向并联方式与晶体管T1连接。二极管D2以反向并联方式与晶体管T2连接。晶体管T1的集电极与作为连接到直流电源的正极侧的正极侧端子的第1外部连接端子tm1(P)连接。晶体管T2的发射极与作为连接到直流电源的负极侧的负极侧端子的第4外部连接端子tm4(N)连接。
连接点C1与晶体管T1的发射极和晶体管T2的集电极连接。连接点C1与作为交流输出端子的第5外部连接端子tm5(U)连接。
晶体管T3和T4构成双向开关元件12。双向开关元件12的一端与连接点C1连接，另一端与M端子连接。晶体管T3和T4与连接点C1连接。M端子可以包含第2外部连接端子tm2(M1)和第3外部连接端子tm3(M2)。
连接点C2是晶体管T3的发射极与晶体管T4的集电极的连接点。连接点C2与成为构成主电路端子的中间端子M1的第2外部连接端子tm2(M1)连接。另外，连接点C2与第3外部连接端子tm3(M2)连接。第3外部连接端子tm3(M2)处于与第2外部连接端子tm2(M1)相同的电位。
在本例中，作为半导体装置100所具有的逆变器的电路构成，示出T型的三电平电力转换电路。但是，半导体装置100也可以具有I型的三电平电力转换电路。
图4A表示实施例的半导体装置100的构成的一个例子。半导体装置100具备导通部10、电流输入输出部20、电流路径部30和绝缘基板50。绝缘基板50具有设置有狭缝40的导电性图案36。
导通部10是使电流导通的部件。在一个例子中，导通部10是设置于绝缘基板50上的半导体芯片60。本例的导通部10具备2个导通部10a和导通部10b。导通部10a是第1导通部的一个例子，导通部10b是第2导通部的一个例子。
导通部10a具有半导体芯片60-1和半导体芯片60-2作为半导体芯片60。导通部10a具有晶体管部A1作为半导体芯片60-1。导通部10a具有二极管部A2作为半导体芯片60-2。例如，晶体管部A1为IGBT，二极管部A2为FWD。
导通部10b具有半导体芯片60-1和半导体芯片60-2作为半导体芯片60。导通部10b具有晶体管部B1作为半导体芯片60-1。导通部10b具有二极管部B2作为半导体芯片60-2。例如，晶体管部B1为IGBT，二极管部B2为FWD。
另外，半导体芯片60可以包含图2所示的晶体管T1～晶体管T4中的任一个。另外，半导体芯片60可以包含图2所示的二极管D1和二极管D2。本例的半导体芯片60-2与半导体芯片60-1串联连接。例如，二极管部A2与晶体管部A1串联连接。另外，二极管部B2与晶体管部B1串联连接。应予说明，半导体芯片60-1和半导体芯片60-2可以是设置于同一芯片上的RC-IGBT。
电流输入输出部20与半导体芯片60电连接。电流输入输出部20具有电流输入部E和电流输出部D。在电流输入部E与电流输出部D之间设置有导通部10。电流输入部E是第1电流输入输出部的一个例子，电流输出部D是第2电流输入输出部的一个例子。本例的电流输入输出部20具有2个电流输入部E1和E2以及1个电流输出部D。例如，电流输入输出部20为键合线。其中，电流输入输出部20只要能够输入输出端子、带等的电流即可，不限于此。
电流输入部E1和电流输入部E2分别与导通部10a和导通部10b对应地设置。电流输入部E1和电流输入部E2被设置为：电流输入部E1与导通部10a之间的距离和电流输入部E2与导通部10b之间的距离相等。本例的电流输出部D与导通部10b相比设置于导通部10a的附近的位置。应予说明，电流输入输出部20可以具有导通部10a和导通部10b共用的电流输入部E。
电流路径部30具有与多个导通部10分别导通的电流路径。本例的电流路径部30具有与2个导通部10对应的2个电流路径。电流路径部30具有用于调节电流路径的电感的狭缝40。电流路径部30具有设置于绝缘基板50的上表面的导电性图案36。即，导电性图案36是电流路径部30的一个例子。本例的电流路径部30具有导电性图案36a和导电性图案36b。
在此，在电流路径部30中流通的电流的大小根据电流路径的电感而变化。通过增大电流路径的电感，从而在电流路径中难以流通电流。通过增长电流路径，能够增加电感。电流路径部30通过设置狭缝、图案而使电流路径变长，使电感增加。如果电感增加，则在电流路径中流通的电流变小，芯片温度降低。如果芯片温度降低，则可靠性提高。
导电性图案36a设置于绝缘基板50的上表面。导电性图案36a搭载半导体芯片60。在一个例子中，导电性图案36a为集电极图案。
导电性图案36b设置于绝缘基板50的上表面。导电性图案36b通过连接部件90而与半导体芯片60-2连接。导电性图案36b具有狭缝40。在一个例子中，导电性图案36b为发射极图案。
导电性图案36具有由铜等导电性的材料形成的图案。导电性图案36可以通过激光加工、蚀刻、模切等任意的方法形成。导电性图案36的制造方法只要是能够形成预先确定的狭缝40即可，没有特别限定。
狭缝40具有电导率比导电性图案36的电导率小的材料。例如，狭缝40通过对导电性图案36刻入切痕来设置。狭缝40对通过晶体管部A1和二极管部A2的电流路径的长度进行调节。狭缝40也可以对通过晶体管部B1和二极管部B2的电流路径的长度进行调节。
本例的狭缝40具有L字型的形状。本例的狭缝40在导电性图案36中设置为1个。通过设置狭缝40，从而使电流路径变长，使电感增加。本例的狭缝40调节为使得通过晶体管部A1和二极管部A2的电流路径与通过晶体管部B1和二极管部B2的电流路径的长度变得相同。应予说明，狭缝40的形状只要是调节电流路径的长度即可，不限于本例。例如，狭缝40的形状为I型等直线型、L型等折线型、F型等分支型、U型等曲线型或这些的组合中的任一种。
狭缝40的宽度可以调节成为了调节导电性图案36的电感而为适当的大小。通过增大狭缝40的宽度，从而使电流路径的宽度变小，容易增大电感。另外，通过减小狭缝40的宽度，从而使电流路径的宽度变大，能够调节电感的增加量。例如，狭缝40的宽度为0.8mm～1.0mm。
狭缝40不仅包括通过对电流路径部30刻入切痕来形成的情况，还可以具有与电流路径部30的部件本身使用了狭缝40同样的图案。即，电流路径部30具有狭缝40的情况可以包括以任意的图案形成电流路径部30的情况。
本例的半导体装置100在半导体芯片60的电流输出部D侧调节电感。即，本例的狭缝40与导通部10相比设置于靠近电流输出部D侧的导电性图案36的位置。狭缝40也可以与导通部10相比设置于靠近电流输入部E侧的导电性图案36的位置。另外，狭缝40还可以设置于导通部10的电流输入部E侧和电流输出部D侧这两方的导电性图案36。
电流Ia被输入到电流输入部E1且通过导通部10a。另外，电流Ia介由导电性图案36b从电流输出部D输出。即，供电流Ia流通的电流路径具有与通过E1-A1-A2-D的路径相对应的电感La。
电流Ib被输入到电流输入部E2且通过导通部10b。另外，电流Ia介由导电性图案36b从电流输出部D输出。即，供电流Ib流通的电流路径具有与通过E2-B1-B2-D的路径相对应的电感Lb。
本例的半导体装置100通过设置狭缝40来增大电感La。本例的电感La与电感Lb相等。由此，电流Ia与电流Ib相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部A1和二极管部A2的可靠性。
另外，半导体装置100可以在任意的位置设置电流输入输出部20。半导体装置100通过根据电流输入输出部20的位置改变狭缝40的形状，从而能够调节电流路径部30的电感。这样，由于本例的半导体装置100能够自由地配置电流输入输出部20，所以能够提高布线的自由度。
应予说明，在本说明书中，对半导体装置100具备导通部10、电流输入输出部20和电流路径部30的情况进行说明。本例的半导体装置100具有半导体芯片60作为导通部10，具有连接部件90作为电流输入输出部20，具有导电性图案36作为电流路径部30。但是，导通部10、电流输入输出部20和电流路径部30的具体的构成在各实施例中可以不同。即，导通部10可以是具有半导体芯片60的绝缘基板50。电流路径部30可以是后述的引线框32和/或端子排34。
图4B表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图4A的实施例的半导体装置100的不同之处在于，在导电性图案536不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部A1和二极管部A2的电流路径的长度以及通过晶体管部B1和二极管部B2的电流路径的长度。这样，在半导体装置500中，由于多个电流路径的电感不相同，所以容易产生电流不平衡。如果产生电流不平衡，则在特定的半导体芯片60容易流通电流，芯片的温度变高。处于高温的芯片的寿命比其他芯片的寿命短。
例如，电感La比电感Lb小。因此，电流Ia比电流Ib大。因此，晶体管部A1和二极管部A2的发热比晶体管部B1和二极管部B2的发热大。由此，晶体管部A1和二极管部A2的寿命变短，容易被破坏。
图5A表示实施例的半导体装置100的构成的一个例子。本例的半导体装置100与图4A的半导体装置100的不同之处在于，在导通部10的电流输入部E侧调节电感。在本例中，对与图4A不同之处进行特别说明。应予说明，在其他实施例中，可以像本例那样在导通部10的电流输入部E侧设置狭缝40。
导电性图案36a具有狭缝40。导电性图案36a与导通部10b相比在导通部10a的附近具有电流输入部E。因此，导通部10a与电流输入部E之间的电流路径的电感比导通部10b与电流输入部E之间的电流路径的电感小。
导电性图案36b可以不具有狭缝40。导电性图案36b在距导通部10a的距离和距导通部10b的距离均等的位置处具有电流输出部D。由此，导通部10a与电流输出部D之间的电流路径的电感与导通部10b与电流输出部D之间的电流路径的电感相等。
本例的半导体装置100通过设置狭缝40来增大电感La。本例的电感La与电感Lb相等。由此，电流Ia与电流Ib相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部A1和二极管部A2的可靠性。
图5B表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图5A的实施例的半导体装置100的不同之处在于，在导电性图案536不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部A1和二极管部A2的电流路径的长度和通过晶体管部B1和二极管部B2的电流路径的长度。例如，电感La小于电感Lb。因此，电流Ia大于电流Ib。因此，晶体管部A1和二极管部A2的发热比晶体管部B1和二极管部B2的发热大。由此，晶体管部A1和二极管部A2的寿命变短，容易被破坏。
图6A表示具有3个导通部10的半导体装置100的实施例。本例的半导体装置100与图4A的半导体装置100的不同之处在于，具备3个导通部10a～导通部10c。在本例中，对与图4A的半导体装置100的不同点进行特别说明。本例的半导体装置100具备半导体芯片60作为导通部10。导通部10a、导通部10b和导通部10c均具有半导体芯片60-1和半导体芯片60-2作为半导体芯片60。
电流路径部30在电流输入部E与电流输出部D之间具有与多个导通部10分别导通的电流路径。本例的电流路径部30具有与导通部10a～导通部10c分别导通的3个电流路径。电流路径部30将电流输入输出部20与导通部10电连接。在一个例子中，电流路径部30通过改变形状和/或材质来调节电流路径。例如，电流路径部30通过设置1个或多个狭缝40，从而调节各个电流路径的电感。另外，电流路径部30可以通过改变电流路径的图案来调节电感。电流路径部30将电流输入输出部20与3个以上的导通部10电连接。
本例的电流路径部30具有多个狭缝40。多个狭缝40是指在电流路径部30的端部设置多个狭缝的端部。即，各狭缝40在电流路径部30中可以以分支的方式设置。
半导体装置100具备3个以上的导通部10。即使在半导体装置100具备3个以上的导通部10的情况下，也可以同样地通过设置狭缝40来调节与各自的导通部10相对应的电感。
在本例中，3个导通部10a～导通部10c从Y轴方向的正侧朝向负侧以该顺序设置。3个导通部10a～导通部10c虽然以等间隔设置，但是也可以以不同的间隔设置。应予说明，3个导通部10a～导通部10c不限于配置在Y轴方向上，在XY平面中可以配置在任一方向上。
电流Ic被输入到电流输入部E3且通过导通部10c。另外，电流Ic介由导电性图案36b从电流输出部D输出。即，供电流Ic流通的电流路径具有与通过E3-C1-C2-D的路径对应的电感Lc。本例的电流输出部D在导电性图案36b中设置于Y轴方向的正侧的端部。
导电性图案36a可以不具有狭缝40。导电性图案36a在与导通部10a～导通部10c分别对应的位置处具有电流输入部E1～电流输入部E3。因此，导通部10a与电流输入部E1之间的电流路径的电感、导通部10b与电流输入部E2之间的电流路径的电感以及导通部10c与电流输入部E3之间的电流路径的电感相等。本例的电流输入部E1～电流输入部E3在导电性图案36a中设置于X轴方向的负侧的端部。另外，本例的电流输入部E1～电流输入部E3从Y轴方向的正侧朝向负侧以该顺序设置。
导电性图案36b具有狭缝40。导电性图案36b与导通部10b和导通部10c相比，在导通部10a的附近的位置处具有电流输出部D。因此，如果不设置狭缝40，则导通部10a与电流输出部D之间的电流路径的电感比导通部10b与电流输出部D之间的电流路径的电感以及导通部10c与电流输出部D之间的电流路径的电感小。本例的导电性图案36b以相邻的方式设置在导电性图案36a的X轴方向的正侧。
狭缝40具有2个狭缝40a和狭缝40b。狭缝40通过组合狭缝40a和狭缝40b，从而能够增大供电流Ia流通的路径的电感La。狭缝40a具有2个端部，一端在导电性图案36b的端部，即在Y轴方向的正侧的端部处开放，另一端在导电性图案36b的内部闭合。狭缝40b具有2个端部，一端在导电性图案36b的端部，即X轴方向的负侧的端部处开放，另一端在导电性图案36b的内部闭合。
作为一个例子，狭缝40a为I型的狭缝。狭缝40a的端部设置于电流输出部D与导通部10a的电流路径之间。即，狭缝40a被设置为从设置于电流输出部D与导通部10a之间的导电性图案36b的端部起向导电性图案36b的内部延伸，并朝向远离电流输出部D的方向。本例的狭缝40a从Y轴方向的正侧朝向负侧在导电性图案36b的内部延伸而成为I型的狭缝。狭缝40a为第1狭缝的一个例子。
作为一个例子，狭缝40b为L型的狭缝。狭缝40b的端部设置于导通部10a的电流路径与导通部10b的电流路径之间。即，狭缝40b被设置为：从设置于导通部10a的电流路径与导通部10b的电流路径之间的导电性图案36b的端部起向导电性图案36b的内部延伸，并朝向电流输出部D。本例的狭缝40b从X轴方向的负侧朝向正侧而向导电性图案36b的内部延伸，且从Y轴方向的负侧朝向正侧延伸而成为L型的狭缝。狭缝40b在俯视时配置在狭缝40a与导通部10a、10b之间。狭缝40b为第2狭缝的一个例子。
本例的半导体装置100通过设置狭缝40，从而增大电感La。本例的电感La可以与电感Lc相等。由此，电流Ia与电流Ic相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部A1和二极管部A2的可靠性。应予说明，本例的电感La和电感Lc可以比电感Lb大。
图6B表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图6A的实施例的半导体装置100的不同之处在于，在导电性图案536不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部A1和二极管部A2的电流路径的长度以及通过晶体管部C1和二极管部C2的电流路径的长度。例如，Lc＞Lb＞La成立。因此，电流Ia比电流Ib大，电流Ib比电流Ic大。因此，晶体管部A1的发热比晶体管部B1和晶体管部C1的发热大。另外，二极管部A2的发热比二极管部B2和二极管部C2的发热大。由此，晶体管部A1和二极管部A2的寿命变短，容易被破坏。
图7A表示实施例的半导体装置100的构成的一个例子。本例的半导体装置100与图6A的半导体装置100的不同之处在于，将3个电感La～Lc调节为相同。在本例中，对与图6A的不同点进行特别说明。本例的半导体装置100具备半导体芯片60作为导通部10。
导电性图案36a可以不具有狭缝40。导电性图案36a在与导通部10a～导通部10c分别对应的位置处具有电流输入部E1～电流输入部E3。因此，导通部10a与电流输入部E1之间的电流路径的电感、导通部10b与电流输入部E2之间的电流路径的电感以及导通部10c与电流输入部E3之间的电流路径的电感相等。
导电性图案36b具有狭缝40。本例的电流输出部D在导电性图案36b中设置于于X轴方向的正侧的端部且Y轴方向上的中央附近。导电性图案36b与导通部10a和导通部10c相比在导通部10b的附近的位置处具有电流输出部D。因此，如果不设置狭缝40，则导通部10b与电流输出部D之间的电流路径的电感比导通部10a与电流输出部D之间的电流路径的电感以及导通部10c与电流输出部D之间的电流路径的电感小。
狭缝40具有2个狭缝40a和狭缝40b。狭缝40通过组合狭缝40a和狭缝40b，从而能够增大供电流Ib流通的路径的电感Lb。特别是，通过使多个狭缝40设置于多个导通部10的各自的电流路径之间，从而能够均匀地调节在多个导通部10中流通的电流的电流路径的电感。
作为一个例子，狭缝40a为L型的狭缝。狭缝40a的端部设置于导通部10a的电流路径与导通部10b的电流路径之间。即，狭缝40a被设置为从设置于导通部10a与导通部10b之间的导电性图案36b的端部起向导电性图案36b的内部延伸。本例的狭缝40a从X轴方向的负侧朝向正侧而向导电性图案36b的内部延伸，且从Y轴方向的正侧朝向负侧延伸而成为L型的狭缝。狭缝40a具有2个端部，一端在导电性图案36b的端部，即X轴方向的负侧的端部处开放，另一端在导电性图案36b的内部闭合。
作为一个例子，狭缝40b为F型的狭缝。狭缝40b的端部设置于导通部10b的电流路径与导通部10c的电流路径之间。即，狭缝40b被设置为从设置于导通部10b的电流路径与导通部10c的电流路径之间的导电性图案36b的端部起向导电性图案36b的内部延伸。本例的狭缝40b从X轴方向的负侧朝向正侧而向导电性图案36b的内部延伸。另外，狭缝40b具有从Y轴方向的负侧朝向正侧分支而延伸的2根狭缝。由此，狭缝40b的形状为F型。狭缝40b具有3个端部，一端在导电性图案36b的端部，即X轴方向的负侧的端部处开放，2个另一端在导电性图案36b的内部闭合。狭缝40b的第一另一端、狭缝40a的另一端和狭缝40b的第二另一端在导通部10a～10c与电流输出部D之间在X轴方向上依次配置。
本例的半导体装置100通过隔着穿过导通部10b的电流路径设置狭缝40a和狭缝40b，从而能够增大电感Lb。本例的电感Lb可以与电感La和电感Lc相等。由此，电流Ia～电流Ic相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部B1和二极管部B2的可靠性。
图7B表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图7A的实施例的半导体装置100的不同之处在于，在导电性图案536不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部B1和二极管部B2的电流路径的长度。例如，Lc＝La＞Lb成立。因此，电流Ib比电流Ia和电流Ic大。因此，晶体管部B1的发热比晶体管部A1和晶体管部C1的发热大。另外，二极管部B2的发热比二极管部A2和二极管部C2的发热大。由此，晶体管部B1和二极管部B2的寿命变短，容易被破坏。
图8A表示实施例的半导体装置100的构成的一个例子。本例的半导体装置100具有引线框32。在本例中，电流路径部30为引线框32。
3个导通部10a～导通部10c分别具有半导体芯片60。3个导通部10a～导通部10c从Y轴方向的正侧朝向负侧以该顺序设置。3个导通部10a～导通部10c虽然以等间隔设置，但是也可以以不同的间隔设置。应予说明，3个导通部10a～导通部10c不限于配置在Y轴方向上，在XY平面中可以配置在任一方向上。
导电性图案36在与导通部10a～导通部10c分别对应的位置处具有电流输入部E1～电流输入部E3。因此，导通部10a与电流输入部E1之间的电流路径的电感、导通部10b与电流输入部E2之间的电流路径的电感以及导通部10c与电流输入部E3之间的电流路径的电感相等。本例的电流输入部E1～电流输入部E3在导电性图案36中设置于X轴方向的正侧的端部。另外，本例的电流输入部E1～电流输入部E3从Y轴方向的正侧朝向负侧以该顺序设置。
引线框32设置于半导体芯片60与电流输出部D之间。引线框32将半导体芯片60与电流输出部D电连接。引线框32具有狭缝40。引线框32在半导体芯片60的X轴方向的负侧与半导体芯片60电连接。本例的电流输出部D在引线框32中设置于X轴方向的负侧的端部。另外，电流输出部D与导通部10a相比设置于靠近Y轴方向的正侧的位置。
狭缝40具有狭缝40a和狭缝40b。狭缝40通过组合狭缝40a和狭缝40b，能够增大供电流Ia流通的路径的电感La。
作为一个例子，狭缝40a为I型的狭缝。狭缝40a的端部设置于电流输出部D与导通部10a的电流路径之间。即，狭缝40a被设置为从设置于电流输出部D与导通部10a之间的引线框32的端部起向引线框32的内部延伸。本例的狭缝40a从Y轴方向的正侧朝向负侧而向引线框32的内部延伸而成为I型的狭缝。
作为一个例子，狭缝40b为L型的狭缝。狭缝40b的端部设置于导通部10a的电流路径与导通部10b的电流路径之间。即，狭缝40b被设置为从设置于导通部10a的电流路径与导通部10b的电流路径之间的引线框32的端部起向引线框32的内部延伸。本例的狭缝40b从X轴方向的正侧朝向负侧而向引线框32的内部延伸，且从Y轴方向的负侧朝向正侧延伸而成为L型的狭缝。
本例的半导体装置100通过设置狭缝40，能够增大电感La。本例的电感La可以与电感Lc相等。由此，电流Ia和电流Ic相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部A1的可靠性。但是，本例的电流Ib可以比电流Ia和电流Ic大。
图8B表示实施例的半导体装置100的构成的一个例子。本例的半导体装置100与图8A的实施例的不同之处在于，设置于引线框32的狭缝40的图案。在本例中，对与图8A的不同点进行特别说明。
引线框32具有狭缝40。引线框32与导通部10a和导通部10c相比，在导通部10b的附近的位置处具有电流输出部D。因此，如果不设置狭缝40，则导通部10b与电流输出部D之间的电流路径的电感比导通部10a与电流输出部D之间的电流路径的电感以及导通部10c与电流输出部D之间的电流路径的电感小。
狭缝40具有狭缝40a和狭缝40b。狭缝40通过组合狭缝40a和狭缝40b，从而能够增大供电流Ib流通的路径的电感Lb。
作为一个例子，狭缝40a为F型的狭缝。狭缝40a的端部设置于导通部10a的电流路径与导通部10b的电流路径之间。即，狭缝40a被设置为从设置于导通部10a与导通部10b之间的引线框32的端部起向引线框32的内部延伸。本例的狭缝40a从X轴方向的正侧朝向负侧而向引线框32的内部延伸。另外，狭缝40a具有从Y轴方向的正侧朝向负侧分支而延伸的2根狭缝。由此，狭缝40a的形状为F型。
作为一个例子，狭缝40b为L型的狭缝。狭缝40b的端部设置于导通部10b的电流路径与导通部10c的电流路径之间。即，狭缝40b被设置为从设置于导通部10b的电流路径与导通部10c的电流路径之间的引线框32的端部起向引线框32的内部延伸。本例的狭缝40b从X轴方向的正侧朝向负侧而向引线框32的内部延伸，且从Y轴方向的负侧朝向正侧延伸而成为L型的狭缝。
本例的半导体装置100通过设置狭缝40，能够增大电感Lb。本例的电感Lb可以与电感La和电感Lc相等。由此，电流Ia～电流Ic相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部B1的可靠性。
图8C表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图8A和图8B的实施例的半导体装置100的不同之处在于，在引线框532不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部A1的电流路径的长度。例如，Lc＞Lb＞La成立。因此，电流Ia比电流Ib大，电流Ib比电流Ic大。因此，晶体管部A1的发热比晶体管部B1和晶体管部C1的发热大。由此，晶体管部A1的寿命变短，容易被破坏。
图9A表示实施例的半导体装置100的构成的一个例子。本例的半导体装置100具有端子排34。在本例中，电流路径部30为端子排34和导电性图案36。另外，本例的导通部10为绝缘基板50。图9A为了容易理解电流路径而在同一平面上展开进行图示，但实际上绝缘基板50和端子排34可以设置于不同平面。例如，端子排34设置于与设置于XY平面上的绝缘基板50垂直的方向。即，本例的端子排34在ZY平面具有主面。
导通部10a～导通部10c分别具有绝缘基板50a～绝缘基板50c。即，本例的半导体装置100通过狭缝40来消除在绝缘基板50a～绝缘基板50c中流通的电流Ia～Ic的不平衡。
在本例中，3个导通部10a～导通部10c从Y轴方向的负侧朝向正侧以该顺序设置。3个导通部10a～导通部10c虽然以等间隔设置，但是也可以以不同的间隔设置。应予说明，3个导通部10a～导通部10c不限于配置在Y轴方向上，在XY平面中可以配置在任一方向上。
绝缘基板50a～绝缘基板50c均具有导电性图案36a和导电性图案36b。导电性图案36a可以不具有狭缝40。绝缘基板50a～绝缘基板50c所具有的导电性图案36a在与导通部10a～导通部10c分别对应的位置处具有电流输入部E1～电流输入部E3。因此，导通部10a与电流输入部E1之间的电流路径的电感、导通部10b与电流输入部E2之间的电流路径的电感以及导通部10c与电流输入部E3之间的电流路径的电感相等。本例的导电性图案36b以相邻的方式设置在导电性图案36a的X轴方向的正侧。
本例的电流输入部E1～电流输入部E3在绝缘基板50a～绝缘基板50c所具有的导电性图案36a中设置于X轴方向的负侧的端部。另外，本例的电流输入部E1～电流输入部E3从Y轴方向的负侧朝向正侧以该顺序设置。
端子排34设置于绝缘基板50与电流输出部D之间。端子排34将绝缘基板50与电流输出部D电连接。本例的电流输出部D作为与半导体装置100的外部连接的外部端子发挥功能。端子排34将半导体芯片60与外部端子电连接。端子排34与导通部10b和导通部10c相比在导通部10a的附近的位置处具有电流输出部D。本例的电流输出部D在端子排34中设置于Z轴方向的正侧的端部。另外，电流输出部D在端子排34中设置于Y轴方向的负侧的端部。应予说明，电流输出端子D如图1所示可以被设置为向X轴方向折弯。
狭缝40设置于端子排34。狭缝40具有狭缝40a和狭缝40b。狭缝40通过组合狭缝40a和狭缝40b，从而能够增大供电流Ia流通的路径的电感La。
作为一个例子，狭缝40a为I型的狭缝。狭缝40a的端部设置于电流输出部D与导通部10a的电流路径之间。即，狭缝40a被设置为从设置于电流输出部D与导通部10a之间的端子排34的端部起向端子排34的内部延伸。本例的狭缝40a从Y轴方向的负侧朝向正侧而向端子排34的内部延伸而成为I型的狭缝。狭缝40a具有2个端部，一端在端子排34的端部，即Y轴方向的负侧的端部处开放，另一端在端子排34的内部闭合。
作为一个例子，狭缝40b为L型的狭缝。狭缝40b的端部设置于导通部10a的电流路径与导通部10b的电流路径之间。即，狭缝40b被设置为从设置于导通部10a的电流路径与导通部10b的电流路径之间的端子排34的端部起向端子排34的内部延伸。本例的狭缝40b从Z轴方向的负侧朝向正侧而向端子排34的内部延伸，且从Y轴方向的正侧朝向负侧延伸而成为L型的狭缝。狭缝40b具有2个端部，一端在端子排34的端部，即Z轴方向的负侧的端部处开放，另一端在端子排34的内部闭合。狭缝40b在俯视时配置于狭缝40a与导通部10a、10b之间。
本例的半导体装置100通过设置狭缝40，能够增大电感La。本例的电感La可以与电感Lc相等。由此，电流Ia和电流Ic相等，电流不平衡得到改善。因此，半导体装置100能够提高半导体芯片60所具有的晶体管部A1和二极管部A2的可靠性。应予说明，本例的电流Ib可以比电流Ia和电流Ic大。
图9B表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图9A的实施例的半导体装置100的不同之处在于，在端子排534不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部A1和二极管部A2的电流路径的长度。例如，Lc＞Lb＞La成立。因此，电流Ia比电流Ib大，电流Ib比电流Ic大。因此，晶体管部A1的发热比晶体管部B1和晶体管部C1的发热大。另外，二极管部A2的发热比二极管部B2和二极管部C2的发热大。由此，晶体管部A1和二极管部A2的寿命变短，容易被破坏。
图10A表示实施例的半导体装置100的构成的一个例子。本例的半导体装置100具有端子排34。本例的半导体装置100与图9A的情况的不同之处在于，设置电流输入输出部20的电流输出部D的位置。在本例中，对与图9A的不同点进行特别说明。
端子排34设置于绝缘基板50与电流输出部D之间。端子排34将绝缘基板50与电流输出部D电连接。本例的电流输出部D在端子排34中设置于Z轴方向的正侧的端部且Y轴方向上的中央附近。端子排34与导通部10a和导通部10c相比在导通部10b的附近的位置具有电流输出部D。因此，如果不设置狭缝40，则导通部10b与电流输出部D之间的电流路径的电感比导通部10a与电流输出部D之间的电流路径的电感以及导通部10c与电流输出部D之间的电流路径的电感小。
狭缝40设置于端子排34。狭缝40具有狭缝40a和狭缝40b。狭缝40通过组合狭缝40a和狭缝40b，从而能够增大供电流Ib流通的路径的电感Lb。
作为一个例子，狭缝40a为F型的狭缝。狭缝40a的端部设置于电流输出部D与导通部10b的电流路径之间。即，狭缝40a被设置为从设置于导通部10a与导通部10b之间的端子排34的端部起向端子排34的内部延伸。本例的狭缝40a从Z轴方向的负侧朝向正侧而向端子排34的内部延伸。另外，狭缝40具有从Y轴方向的负侧朝向正侧分支地延伸的2根狭缝。由此，狭缝40a的形状为F型。狭缝40a具有3个端部，一端在端子排34的端部，即Z轴方向的负侧的端部处开放，2个另一端在端子排34的内部闭合。狭缝40a的第1另一端、狭缝40b的另一端和狭缝40a的第2另一端在导通部10a～10c与电流输出部D之间依次配置在Z轴方向上。
作为一个例子，狭缝40b为L型的狭缝。狭缝40b的端部设置于导通部10b的电流路径与导通部10c的电流路径之间。即，狭缝40b被设置为从设置于导通部10b的电流路径与导通部10c的电流路径之间的端子排34的端部起向端子排34的内部延伸。本例的狭缝40b从Z轴方向的负侧朝向正侧而向端子排34的内部延伸，且从Y轴方向的正侧朝向负侧延伸而成为L型的狭缝。狭缝40b具有2个端部，一端在端子排34的端部，即Z轴方向的负侧的端部处开放，另一端在端子排34的内部闭合。
本例的半导体装置100通过设置狭缝40，能够增大电感Lb。本例的电感Lb可以与电感La和电感Lc相等。由此，电流Ia～电流Ic相等，电流不平衡得到改善。因此，半导体装置100能够提高绝缘基板50所具有的晶体管部B1和二极管部B2的可靠性。
图10B表示比较例的半导体装置500的构成的一个例子。本例的半导体装置500与图10A的实施例的半导体装置100的不同之处在于，在端子排534不具有狭缝40。
由于半导体装置500不具有狭缝40，所以无法调节通过晶体管部B1和二极管部B2的电流路径的长度。例如，Lc＝La＞Lb成立。因此，电流Ib比电流Ia和电流Ic大。因此，晶体管部B1的发热比晶体管部A1和晶体管部C1的发热大。另外，二极管部B2的发热比二极管部A2和二极管部C2的发热大。由此，晶体管部B1和二极管部B2的寿命变短，容易被破坏。
图11A是图9A的实施例的半导体装置100的电流峰特性的一个例子。纵轴表示电流的峰Ip[A]，横轴表示电源电压Vcc[V]。黑圆表示电流Ia的峰。方框表示电流Ic的峰。三角表示电流Ib的峰。
电流Ia～Ic分别对应于在导通部10a～导通部10c中流通的电流。在本例中，对电流Ia～Ic而言，通过调节电流路径部30的电感，从而电流峰值具有均匀的值。即，电流不平衡被消除。
图11B是图9B的比较例的半导体装置500的电流峰特性的一个例子。纵轴表示电流的峰Ip[A]，横轴表示电源电压Vcc[V]。黑圆表示电流Ia的峰。方框表示电流Ic的峰。三角表示电流Ib的峰。
电流Ia与电流Ib和电流Ic相比具有大的电流的峰Ip。即，在半导体装置500中，由于电感La比电感Lb和电感Lc小，所以无法抑制电流Ia的电流峰值。因此，导通部10a容易被破坏。
图12表示端子排34的构成的一个例子。本例的端子排34可以用于N端子。
端子排34具有多个狭缝40。本例的端子排34是利用多个狭缝40对与导通部10导通的电流路径的电感进行调节的电流路径部30的一个例子。另外，端子排34具有多个电流输入部E和1个电流输出部D作为电流输入输出部20。本例的端子排34具有3个电流输入部E，但不限于此。3个电流输入部E是电流输入输出部20的一个例子，与导通部10电连接。
狭缝40a具有I型的形状。本例的狭缝40a从Y轴方向的负侧朝向正侧而向端子排34的内部延伸而成为I型的狭缝。狭缝40b具有L型的形状。本例的狭缝40b从Z轴方向的负侧朝向正侧而向端子排34的内部延伸，且从Y轴方向的正侧朝向负侧延伸而成为L型的狭缝。端子排34的3个腿部(电流输入部E)可以使用超声波和/或焊料而与绝缘基板50、引线框32连接。狭缝40a具有2个端部，一端在端子排34的端部，即Y轴方向的负侧的端部处开放，另一端在端子排34的内部闭合。狭缝40b具有2个端部，一端在端子排34的端部，即Z轴方向的负侧的端部处开放，另一端在端子排34的内部闭合。狭缝40b的一端可以配置在从3个腿部中的接近于电流输出部D的腿部到第1腿部与第2腿部之间。如图所示，配置有第1腿部的端子排34的Z轴方向的宽度可以比配置有第2腿部和第3腿部的端子排34的Z轴方向的宽度大。
例如，端子排34与图2所示的第1外部连接端子tm1～第5外部连接端子tm5中的某一个电连接。此时，电流输出部D分别作为第1外部连接端子tm1～第5外部连接端子tm5中的某一个发挥功能。在本例中，由于端子排34用作N端子，所以电流输出部D作为第4外部连接端子tm4(N)发挥功能。本例的电流输出部D在端子排34中设置于Z轴方向的正侧且Y轴方向的负侧的端部。但是，电流输出部D的位置只要是与正极侧端子P、中间端子M、负极侧端子N和交流输出端子U均不干扰的位置即可，不限于此。
图13表示具有振动吸收部件42的端子排34的构成的一个例子。本例的端子排34可以用于N端子。本例的端子排34具有多个狭缝40。本例的端子排34与图12中公开的端子排34的不同之处在于，在狭缝40具有振动吸收部件42。在本例中，对与图12的端子排34的不同点进行特别说明。本例的端子排34是利用多个狭缝40对与导通部10导通的电流路径的电感进行调节的电流路径部30的一个例子。
优选振动吸收部件42具有绝缘性的材料。振动吸收部件42具有电导率比端子排34的电导率的小的材料。由此，即使在狭缝40设置有振动吸收部件42的情况下，也能够与狭缝40的情况同样地调节端子排34的电流路径的电感。例如，振动吸收部件42具有与填充于半导体装置100的硅凝胶的相容性良好的材料。
另外，优选振动吸收部件42具有吸收振动的材料。例如，端子排34使用超声波而与对应的端子连接。在端子排34具有狭缝40的情况下，有时因端子排34的连接时的超声波振动而引起端子排34的形状变化，或者振动被增幅。本例的端子排34通过具有振动吸收部件42，能够降低超声波振动的影响。
例如，端子排34与图2所示的第1外部连接端子tm1～第5外部连接端子tm5中的某一个电连接。此时，电流输出部D分别作为第1外部连接端子tm1～第5外部连接端子tm5中的某一个发挥功能。在本例中，由于端子排34用作N端子，所以电流输出部D作为第4外部连接端子tm4(N)发挥功能。
图14表示具有不同种材料的端子排34的构成的一个例子。本例的端子排34通过具有多种不同的材料来调节电流路径的电感。在一个例子中，端子排34具有与导通部10的个数对应的数目的材料。本例的端子排34具有3种不同的材料。本例的端子排34是利用不同的材料对与导通部10导通的电流路径的电感进行调节的电流路径部30的一个例子。
端子排34包含与3个导通部10电连接的3个端子排34a～34c。端子排34a到电流输出部D的距离比端子排34b到电流输出部D的距离长。另外，端子排34b到电流输出部D的距离比端子排34c到电流输出部D的距离长。
端子排34通过由不同的材料形成3个端子排34a～34c来调节端子排34a～34c的电感。在一个例子中，端子排34a由电感比端子排34b的电感小的材料形成。另外，端子排34b可以由电感比端子排34c的电感小的材料形成。由此，能够使端子排34a～34c的电感均等。例如，电感小的材料是指电导率大的材料。
端子排34的材料为银、银合金、铜、铜合金、金、金合金、铝、铝合金等导电材料。优选端子排34从成本方面、强度方面和操作容易性等考虑来选择。
如上所述，半导体装置100通过在电流路径部30设置狭缝40，从而调节电感，调节电流的不平衡。应予说明，在半导体装置100中，即使在半导体装置100的外部电路中也可以调节电感。例如，在多个半导体装置100构成半导体系统的情况下，以使连接多个半导体装置100的外部的电路的电感恒定的方式配置多个半导体装置100。
图15是另一实施例的半导体装置100的俯视图的一个例子。该图表示在壳体部110的内部设置于基部120上的电路的配置例。半导体装置100与图2的半导体装置100的不同之处在于，构成后述的I型的三电平电力转换电路。在本例中，对与图2所示的构成的不同之处进行特别说明。
在I型的三电平电力转换电路中，晶体管T1～T4串联连接。在本例中，晶体管T1、晶体管T3、晶体管T4和晶体管T2以该顺序串联连接。晶体管T1～T4可以均由3个并联的元件构成。区域DA1～区域DA4可以具有在Y轴方向上并列配置的3个以上的导通部10。例如，在区域DA1中，3个晶体管T1沿着Y轴方向并列地配置。应予说明，在本例中，Y轴方向为第1方向的一个例子，X轴方向为与第1方向垂直的第2方向的一个例子。
区域DA1设置于比区域DA2靠近Y轴方向的负侧的位置。区域DA1具有电流路径。区域DA3和区域DA4在Y轴方向上并列配置。区域DA3设置于比区域DA4靠近Y轴方向的负侧的位置。
区域DA1和区域DA3在X轴方向上并列设置。区域DA1设置于比区域DA3靠近X轴方向的负侧的位置。区域DA3具有与区域DA1电连接的电流路径。
区域DA2和区域DA4在X轴方向上并列配置。区域DA2设置于比区域DA4靠近X轴方向的负侧的位置。区域DA2具有电流路径。区域DA4在Y轴方向上与区域DA3并列配置。区域DA4具有与区域DA2和区域DA3的电流路径分别电连接的电流路径。由此，在区域DA1、区域DA3、区域DA4和区域DA2中，有时产生以该顺序连接的电流路径。
在此，在半导体装置100中，有时在多个区域DA之间呈U字或C字状流通短路电流。例如，如果第2外部连接端子tm2(M1)和第3外部连接端子tm3(M2)与第4外部连接端子tm4(N)之间短路，则电流以区域DA1、区域DA3、区域DA4、区域DA2的顺序呈U字状流通。
第4外部连接端子tm4(N)设置于区域DA2。本例的第4外部连接端子tm4(N)设置于半导体装置100的XY平面的中心侧。例如，第4外部连接端子tm4(N)设置于比区域DA2的中央靠近Y轴方向的负侧的位置。另外，第4外部连接端子tm4(N)在XY平面可以遍及区域DA2和区域DA1地配置。如果第4外部连接端子tm4(N)设置于半导体装置100的XY平面的中心侧，则如后所述，有时根据短路电流的旋绕中心之间的距离不同而在电流路径产生差异。
图15所示的箭头表示从第2外部连接端子tm2(M1)和第3外部连接端子tm3(M2)向第4外部连接端子tm4(N)的短路电流的电流路径。此时，短路电流从第2外部连接端子tm2(M1)和第3外部连接端子tm3(M2)通过晶体管T3、晶体管T4和晶体管T2流向第4外部连接端子tm4(N)。即，短路电流在区域DA1～DA4中呈U字或C字状流通电流。
如果电流以U字或C字的方式在内部电路流通，则相对于配置于电流的旋绕中心侧的电路部的电流路径容易比相对于与旋绕中心分离配置的电路部的电流路径短。并且，如果电流路径产生差异，则各电流路径的电感产生差异。因此，本来在各相中应该相同的短路电流峰、di/dt产生差异，可能成为模块破坏的主要原因。
在此，着眼于区域DA2，将第4外部连接端子tm4(N)配置于模块的中心侧。因此，接近于第4外部连接端子tm4(N)的模块中心侧的绝缘基板的电流路径比外侧的电流路径短。本例的半导体装置100通过设置狭缝40，能够增大配置于旋绕中心的附近的电路部的电流路径，因此能够改善整体的电流路径的长度的平衡。
电流输入部E和电流输出部D中的某一个可以设置于比具有3个以上的导通部10的区域的中央靠近半导体装置100的中心侧的位置。例如，半导体装置100的中心侧是指比具有3个以上的导通部10的区域的中央靠近中央线L1和中央线L2的交点的一侧。1个或多个狭缝40可以设置于半导体装置100的中心侧的电流路径部30。例如，1个或多个狭缝40设置于与区域DA2所具备的3个以上的导通部10分别导通的电流路径部30中的配置于最靠近区域DA1的导通部10为止的电流路径部30。由此，即使在电流输入部E和电流输出部D中的某一个设置于半导体装置100的中心侧的情况下，也能够改善整体的电流路径的长度的平衡。
图16表示三电平电力转换(逆变器)电路的一相的电路构成的一个例子。本例的内部电路是三电平电力转换电路的三相(U相、V相、W相)中的一相(U相)的电路。一相的电路构成由4个晶体管T1～T4和6个二极管D1～D6构成。3个以上的导通部10可以均具有4个晶体管T1～T4和6个二极管D1～D6。本例的晶体管T1～T4为绝缘栅双极型晶体管。
在第1外部连接端子tm1(P)与第4外部连接端子tm4(N)之间，晶体管T1、晶体管T3、晶体管T4和晶体管T2以该顺序串联连接。各个晶体管在图15中并联地连接为多个，但在图16的电路中作为一个晶体管示出。例如，多个晶体管T1彼此并联连接，多个晶体管T4彼此并联连接。另外，多个晶体管T4和多个晶体管T1分别串联连接。在各个晶体管T1～T4中，反向并联连接有二极管D1～二极管D4。
连接点C1是晶体管T3的发射极端子与晶体管T4的集电极端子的连接点。连接点C1连接有作为交流输出端子的第5外部连接端子tm5(U)。第5外部连接端子tm5(U)为U端子的一个例子。
晶体管T3的集电极端子和晶体管T4的发射极端子介由串联设置的2个二极管D5和D6连接。二极管D5和D6以从晶体管T4的发射极端子朝向晶体管T3的集电极端子的方向为正向的方式配置。应予说明，二极管D5和D6在图15中省略。二极管D5和D6可以设置于导电性图案36上，也可以设置于区域DA1或区域DA2，还可以设置于其他位置。
连接点C2是2个二极管D5和D6之间的连接点。连接点C2连接有第2外部连接端子tm2(M1)和第3外部连接端子tm3(M2)。外部连接端子tm2(M1)和第3外部连接端子tm3(M2)为M端子的一个例子。通过这样的构成，内部电路作为串联连接有4个晶体管T1～T4的I型的三电平电力转换电路动作。
图17A表示比较例的端子排534的构成的一个例子。端子排534不具有狭缝40。在本例中具有3个绝缘基板550，但不限于此。电流输入输出部520与第4外部连接端子tm4(N)连接。在端子排534中流通的电流从3个绝缘基板550输入，从设置于Y轴方向的负侧的电流输入输出部520输出。因此，设置于最靠近Y轴方向的负侧的绝缘基板550d的电流路径长度变短。这样，如果电流路径长度产生偏差，则短路电流的峰产生差异而可能成为破坏的主要原因。
图17B表示在比较例的半导体装置500中流通的集电极电流Icp的波形的一个例子。纵轴表示在半导体装置500中流通的集电极电流Icp，横轴表示时间。在本例中，用实线表示半导体装置500的A相波形，用单点划线表示B相波形。A相波形是与B相波形相比在接近于第4外部连接端子tm4(N)一侧的电流路径中流通的集电极电流的波形。因此，A相波形表示流通比B相波形大的集电极电流Icp。
图18A表示实施例的端子排34的构成的一个例子。端子排34具有狭缝40。本例的端子排34具有与图12所示的端子排34相同形状的狭缝40。但是，只要调节从各个电流输入输出部20输入的电流的电流路径的长度即可，狭缝40的形状不限于本例。
在本例中，通过在与N端子连接的端子排34设置狭缝40，从而能够考虑到模块整体的电流路径的长度来改善电流不平衡。因此，在端子排34的内部，各电流路径的长度可以不同。例如，在端子排34中，从绝缘基板50d输入的电流的电流路径可以比从绝缘基板50e和绝缘基板50f输入的电流的电流路径长。另外，在端子排34中，从绝缘基板50e输入的电流的电流路径可以比从绝缘基板50f输入的电流的电流路径长。
图18B表示在实施例的半导体装置100中流通的集电极电流Icp的波形的一个例子。纵轴表示在半导体装置100中流通的集电极电流Icp，横轴表示时间。在本例中，用实线表示半导体装置100的A相波形，用单点划线表示B相波形。另外，用虚线表示比较例的半导体装置500的A相波形。半导体装置100的A相波形是与B相波形相比在接近于第4外部连接端子tm4(N)一侧的电流路径中流通的集电极电流的波形。但是，半导体装置100通过在端子排34设置狭缝40，从而能够减小A相波形与B相波形之间的差异。
本例的半导体装置100通过在端子排34设置狭缝40，从而能够考虑到端子排34的内部的电流路径的长度而改善电流不平衡。另外，半导体装置100通过在与N端子连接的端子排34设置狭缝40，从而能够考虑到模块整体的电流路径的长度而改善电流不平衡。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。本领域技术人员明白可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知，实施了那样的变更或改良的方式也能够包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”、“事先”等，另外，只要不是在后续处理中使用之前处理的结果，就可以按任意顺序实现。关于权利要求书、说明书和附图中的动作流程，即使为方便起见而使用“首先”、“接下来”等进行说明，也不表示一定要按照该顺序实施。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
半导体芯片；
第1电流输入输出部，其与所述半导体芯片电连接；
第2电流输入输出部，其与所述半导体芯片电连接；
3个以上的导通部，其在所述第1电流输入输出部与所述第2电流输入输出部之间设置有所述半导体芯片；以及
电流路径部，其具有与所述3个以上的导通部分别导通的电流路径，
所述电流路径部包含多个狭缝。
2.根据权利要求1所述的半导体装置，其特征在于，所述导通部为所述半导体芯片。
3.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还具备设置有所述半导体芯片的绝缘基板，
所述电流路径部为设置于所述绝缘基板上的导电性图案。
4.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还具备与所述半导体芯片电连接的引线框，
所述电流路径部为所述引线框。
5.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备设置有所述半导体芯片的绝缘基板，
所述导通部为所述绝缘基板。
6.根据权利要求5所述的半导体装置，其特征在于，所述半导体装置还具备用于将所述半导体芯片与外部端子电连接的端子排，
所述电流路径部为端子排。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部为电流输入部，
所述第2电流输入输出部为电流输出部，
所述3个以上的导通部具有依次配置的第1导通部、第2导通部和第3导通部，
所述多个狭缝具有第1狭缝和第2狭缝，
所述第1狭缝的端部设置于所述电流输出部与所述第1导通部之间，
所述第2狭缝的端部设置于所述第1导通部与所述第2导通部之间。
8.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述3个以上的导通部具有依次配置的第1导通部、第2导通部和第3导通部，
所述多个狭缝具有第1狭缝和第2狭缝，
所述第1狭缝的端部设置于所述第1导通部与所述第2导通部之间，
所述第2狭缝的端部设置于所述第2导通部与所述第3导通部之间。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述多个狭缝包含L型的狭缝和F型的狭缝。
10.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述多个狭缝包含L型的狭缝和I型的狭缝。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部为电流输入部，
所述第2电流输入输出部为电流输出部，
所述多个狭缝设置于比所述导通部靠近所述电流输入部侧的位置。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部为电流输入部，
所述第2电流输入输出部为电流输出部，
所述多个狭缝设置于比所述导通部靠近所述电流输出部侧的位置。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述多个狭缝由图案形成。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，在所述多个狭缝具备绝缘性的振动吸收部件。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述3个以上的导通部均具备：
第1晶体管，其集电极端子与P端子连接；
第2晶体管，其发射极端子与N端子连接，且与所述第1晶体管串联连接；以及
第3晶体管和第4晶体管，其构成双向开关，
所述第1晶体管的发射极端子与所述第2晶体管的集电极端子的连接点连接于U端子，
所述双向开关的一端与所述连接点连接，另一端与M端子连接。
16.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述3个以上的导通部均具备：
第1晶体管，其集电极端子与P端子连接；
第2晶体管，其发射极端子与N端子连接；
第3晶体管，其与所述第1晶体管串联连接；
第4晶体管，其与所述第3晶体管和所述第2晶体管串联连接；以及
2个二极管，其串联地设置于所述第3晶体管的集电极端子与所述第4晶体管的发射极端子之间，
所述第3晶体管的发射极端子与所述第4晶体管的集电极端子的连接点连接于U端子，
所述2个二极管之间的连接点连接于M端子。
17.根据权利要求1～16中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部和所述第2电流输入输出部中的一个设置于比具有所述3个以上的导通部的区域的中央靠近所述半导体装置的中心侧的位置，
所述多个狭缝设置于所述半导体装置的中心侧的所述电流路径部。
18.根据权利要求1～17中任一项所述的半导体装置，其特征在于，所述半导体装置具备：
第1区域，其具有电流路径；
第2区域，其在第1方向上与所述第1区域并列地配置，具有在所述第1方向上并列配置的所述3个以上的导通部；
第3区域，其在与所述第1方向垂直的第2方向上与所述第1区域并列地配置，具有与所述第1区域电连接的电流路径；以及
第4区域，其在所述第2方向上与所述第2区域并列地配置，且在所述第1方向上与所述第3区域并列地配置，具有与所述第2区域和所述第3区域分别电连接的电流路径，
所述多个狭缝设置于与所述第2区域所具备的所述3个以上的导通部分别导通的所述电流路径部中的到配置在最靠近所述第1区域的位置的导通部为止的所述电流路径部。
19.一种半导体装置，其特征在于，具备：
半导体芯片；
第1电流输入输出部和第2电流输入输出部，其与所述半导体芯片电连接；
多个导通部，其设置于所述第1电流输入输出部与所述第2电流输入输出部之间，且设置有所述半导体芯片；以及
多个电流路径部，其具有与所述多个导通部导通的电流路径，
所述多个电流路径部具有材料不同的多个电流路径。
20.[追加]根据权利要求1或2所述的半导体装置，其特征在于，所述多个狭缝中的至少1个狭缝设置为从所述电流路径部的端部向所述电流路径部的内部延伸，
所述电流路径部是设置于绝缘基板上的导电性图案。

Claims (19)

1.一种半导体装置，其特征在于，具备：
半导体芯片；
第1电流输入输出部，其与所述半导体芯片电连接；
第2电流输入输出部，其与所述半导体芯片电连接；
3个以上的导通部，其在所述第1电流输入输出部与所述第2电流输入输出部之间设置有所述半导体芯片；以及
电流路径部，其具有与所述3个以上的导通部分别导通的电流路径，
所述电流路径部包含多个狭缝。
2.根据权利要求1所述的半导体装置，其特征在于，所述导通部为所述半导体芯片。
3.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还具备设置有所述半导体芯片的绝缘基板，
所述电流路径部为设置于所述绝缘基板上的导电性图案。
4.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还具备与所述半导体芯片电连接的引线框，
所述电流路径部为所述引线框。
5.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备设置有所述半导体芯片的绝缘基板，
所述导通部为所述绝缘基板。
6.根据权利要求5所述的半导体装置，其特征在于，所述半导体装置还具备用于将所述半导体芯片与外部端子电连接的端子排，
所述电流路径部为端子排。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部为电流输入部，
所述第2电流输入输出部为电流输出部，
所述3个以上的导通部具有依次配置的第1导通部、第2导通部和第3导通部，
所述多个狭缝具有第1狭缝和第2狭缝，
所述第1狭缝的端部设置于所述电流输出部与所述第1导通部之间，
所述第2狭缝的端部设置于所述第1导通部与所述第2导通部之间。
8.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述3个以上的导通部具有依次配置的第1导通部、第2导通部和第3导通部，
所述多个狭缝具有第1狭缝和第2狭缝，
所述第1狭缝的端部设置于所述第1导通部与所述第2导通部之间，
所述第2狭缝的端部设置于所述第2导通部与所述第3导通部之间。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述多个狭缝包含L型的狭缝和F型的狭缝。
10.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述多个狭缝包含L型的狭缝和I型的狭缝。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部为电流输入部，
所述第2电流输入输出部为电流输出部，
所述多个狭缝设置于比所述导通部靠近所述电流输入部侧的位置。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部为电流输入部，
所述第2电流输入输出部为电流输出部，
所述多个狭缝设置于比所述导通部靠近所述电流输出部侧的位置。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述多个狭缝由图案形成。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，在所述多个狭缝具备绝缘性的振动吸收部件。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述3个以上的导通部均具备：
第1晶体管，其集电极端子与P端子连接；
第2晶体管，其发射极端子与N端子连接，且与所述第1晶体管串联连接；以及
第3晶体管和第4晶体管，其构成双向开关，
所述第1晶体管的发射极端子与所述第2晶体管的集电极端子的连接点连接于U端子，
所述双向开关的一端与所述连接点连接，另一端与M端子连接。
16.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述3个以上的导通部均具备：
第1晶体管，其集电极端子与P端子连接；
第2晶体管，其发射极端子与N端子连接；
第3晶体管，其与所述第1晶体管串联连接；
第4晶体管，其与所述第3晶体管和所述第2晶体管串联连接；以及
2个二极管，其串联地设置于所述第3晶体管的集电极端子与所述第4晶体管的发射极端子之间，
所述第3晶体管的发射极端子与所述第4晶体管的集电极端子的连接点连接于U端子，
所述2个二极管之间的连接点连接于M端子。
17.根据权利要求1～16中任一项所述的半导体装置，其特征在于，所述第1电流输入输出部和所述第2电流输入输出部中的一个设置于比具有所述3个以上的导通部的区域的中央靠近所述半导体装置的中心侧的位置，
所述多个狭缝设置于所述半导体装置的中心侧的所述电流路径部。
18.根据权利要求1～17中任一项所述的半导体装置，其特征在于，所述半导体装置具备：
第1区域，其具有电流路径；
第2区域，其在第1方向上与所述第1区域并列地配置，具有在所述第1方向上并列配置的所述3个以上的导通部；
第3区域，其在与所述第1方向垂直的第2方向上与所述第1区域并列地配置，具有与所述第1区域电连接的电流路径；以及
第4区域，其在所述第2方向上与所述第2区域并列地配置，且在所述第1方向上与所述第3区域并列地配置，具有与所述第2区域和所述第3区域分别电连接的电流路径，
所述多个狭缝设置于与所述第2区域所具备的所述3个以上的导通部分别导通的所述电流路径部中的到配置在最靠近所述第1区域的位置的导通部为止的所述电流路径部。
19.一种半导体装置，其特征在于，具备：
半导体芯片；
第1电流输入输出部和第2电流输入输出部，其与所述半导体芯片电连接；
多个导通部，其设置于所述第1电流输入输出部与所述第2电流输入输出部之间，且设置有所述半导体芯片；以及
多个电流路径部，其具有与所述多个导通部导通的电流路径，
所述多个电流路径部具有材料不同的多个电流路径。
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