CN111147054B - 一种时序偏差自适应补偿电路结构 - Google Patents
一种时序偏差自适应补偿电路结构 Download PDFInfo
- Publication number
- CN111147054B CN111147054B CN202010016202.0A CN202010016202A CN111147054B CN 111147054 B CN111147054 B CN 111147054B CN 202010016202 A CN202010016202 A CN 202010016202A CN 111147054 B CN111147054 B CN 111147054B
- Authority
- CN
- China
- Prior art keywords
- delay
- time sequence
- module
- signal
- configurable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000009966 trimming Methods 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 25
- 230000000630 rising effect Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 3
- 101001126084 Homo sapiens Piwi-like protein 2 Proteins 0.000 claims description 2
- 102100029365 Piwi-like protein 2 Human genes 0.000 claims description 2
- GYMWQLRSSDFGEQ-ADRAWKNSSA-N [(3e,8r,9s,10r,13s,14s,17r)-13-ethyl-17-ethynyl-3-hydroxyimino-1,2,6,7,8,9,10,11,12,14,15,16-dodecahydrocyclopenta[a]phenanthren-17-yl] acetate;(8r,9s,13s,14s,17r)-17-ethynyl-13-methyl-7,8,9,11,12,14,15,16-octahydro-6h-cyclopenta[a]phenanthrene-3,17-diol Chemical compound OC1=CC=C2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1.O/N=C/1CC[C@@H]2[C@H]3CC[C@](CC)([C@](CC4)(OC(C)=O)C#C)[C@@H]4[C@@H]3CCC2=C\1 GYMWQLRSSDFGEQ-ADRAWKNSSA-N 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 claims 6
- 230000001276 controlling effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 8
- 230000032683 aging Effects 0.000 abstract description 6
- 230000003044 adaptive effect Effects 0.000 abstract description 4
- 230000007613 environmental effect Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000003679 aging effect Effects 0.000 description 2
- 230000003712 anti-aging effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
本发明涉及集成电路领域，特别涉及一种时序偏差自适应补偿电路结构。在集成电路生产及使用过程中，工艺偏差、器件老化、环境变化等因素往往会引起时序偏差，严重时将直接导致电路功能错误。针对该问题，本发明提出了一种时序偏差的自适应补偿电路的设计方法。本发明包括，在主控状态机的作用下，时序检测模块实时检测信号的时序偏差并通知延迟校准模块，延迟校准模块通过控制延迟单元模块及信号选择模块对信号时序偏差进行可配置的粗调和细调，实现时序的自适应补偿，使电路保持稳定的正常工作状态，从而提升电路的性能、稳定性和可靠性。同时，在引入用户配置模式后，通过外部预留编程接口，也可实现用户自定义的时序修调。
Description
技术领域
本发明属于集成电路领域，具体涉及一种时序偏差自适应补偿电路结构。
背景技术
在集成电路生产及使用过程中，存在有源器件的情况下，电路容易受到工艺偏差、器件老化、环境变化等外界环境变化的影响，导致信号时序产生偏差。其次在半导体制造工艺进入纳米级后，集成电路的集成度与性能随之不断提升，由此引起的可靠性越来越严重，老化效应是其中一个重要原因，老化效应会导致延迟变化，带来的时序偏差随着老化越来越严重。在数字电路中，一般设置时序保护带间隔(即在时钟信号上升沿的到来之前规定一段保护区域)，若因为时序偏差导致时序跳变点出现在保护带间隔之后，电路就不能正常工作。因此，对于数字电路而言，当时序因上述各种原因而发生偏差时，如果电路能对该时序偏差进行自适应补偿，对提升集成电路的性能、稳定性及可靠性尤为重要。
发明内容
本发明的目的，就是针对目前集成电路工艺偏差、器件老化、环境变化等因素导致的时序偏差问题，提出一种时序偏差自适应补偿电路结构，该设计能在时序偏差产生后，通过自适应补偿时序偏差对时序进行修正，使电路在遭受工艺偏差、器件老化、环境变化等因素影响后依然稳定的正常工作。
本发明的技术方案：一种时序偏差自适应补偿电路结构，可用于数字电路中信号时序偏差的自适应修正，其特征在于，电路结构包括延迟校准模块、时序检测模块、延迟单元模块以及信号选择模块；需要自适应补偿的信号在作为电路功能信号的同时，并联进入时序检测模块，从时序检测模块输出，进入延迟校准模块，延迟校准模块通过控制延迟单元模块及信号选择模块完成对信号时序的自动补偿，即电路的信号时序在产生偏差后得到自适应补偿，从而使得电路保持正常工作状态。同时，本发明的电路也可引入外部预留编程接口，在用户配置模式下，通过外部预留编程接口对延迟单元模块及信号选择模块的控制信号进行自定义配置，从而实现对信号时序的自定义修调。
所述延迟校准模块由状态锁存器、主控状态机、修调控制信号产生构成，在时序检测模块检测出时序偏差后，所述主控状态机可以根据时序检测模块输入的信息，判断是上升沿还是下降沿时序偏差，通过控制延迟单元模块和信号选择模块对时序进行粗调及细调(其中粗调由信号选择模块对延迟可调范围区段的配置选择实现时序的粗略调整，细调由延迟单元模块对延迟电容的配置实现延迟时间的精细调整)，完成对时序偏差的自适应修正补偿。
所述延迟单元模块由若干可配置基本延迟单元级联构成，所述可配置基本延迟单元由反相器链、延迟电容组及其并联MOS管、可配置开关管构成，所述延迟电容组分为N组，每组电容数目分别为20,21,22,23,24,…,2N-1(N为自然数，N的取值由延迟时间可调范围决定，N越大，延迟时间可调范围就越大)，每个延迟电容组及其并联MOS管与一个对应的可配置开关管串联构成一个可配置延迟分支，所有延迟电容组与反相器链的第一级反相器并联，在可配置开关管的控制下使可配置延迟分支接入或不接入信号延迟通路，以实现对信号延迟时间大小的按需自由调整。在自适应补偿时，可配置开关管的栅极控制信号由延迟校准模块提供，即信号延迟时间的调整受控于延迟校准模块。当引入外部预留编程接口后，在用户配置模式下，也可通过外部预留编程接口对延迟单元模块的可配置开关管进行自定义配置，实现对信号延迟时间的用户自定义调整。
所述信号选择模块由二选一多路选择器、四选一多路选择器、D触发器构成，延迟单元模块的输出加载到信号选择模块，在自适应补偿时，信号选择模块在延迟校准模块控制下对延迟单元模块的延迟输出进行二选一或四选一选择，二选一对信号选择模块输出信号的下降沿时序偏差进行补偿控制，四选一对信号选择模块输出信号的上升沿时序偏差进行补偿控制。同时，在引入外部预留编程接口后，在用户配置模式下，可通过外部预留编程接口对信号选择模块进行用户自定义配置，实现自定义的信号时序修调。
所述时序检测模块的时序检测单元引用经典的抗老化稳定性检测器结构。
本发明的有益效果为，本发明实时监测时序，在时序出现偏差后，电路可以自适应调整，延迟校准模块通过控制延迟单元模块和信号选择模块实现补偿时序偏差的修正补偿，使电路受工艺偏差、器件老化、环境变化等影响后仍能正常工作。在引入外部预留编程接口后，也可根据用户的特定需求，通过外部预留编程接口，对延迟单元模块和信号选择模块进行自定义配置，实现用户自定义的时序修调。
附图说明
图1是本发明的时序偏差自适应补偿电路结构的整体结构示意图；
图2是本发明提出的延迟单元模块中的可配置基本延迟单元的结构示意图；
图3是本发明提出的延迟单元模块的结构示意图；
图4是本发明提出的信号选择模块的结构示意图；
图5是本发明提出的时序检测模块的结构示意图；
图6是本发明提出的延迟校准模块的结构示意图。
具体实施方式
下面结合附图对本发明进行详细的描述。
如图1所示，为本发明的时序偏差自适应补偿电路结构的整体结构示意图，包括延迟校准模块、时序检测模块、延迟单元模块及信号选择模块；信号从时序检测模块进入，从信号选择模块输出。信号进入时序检测模块后，时序检测模块检测信号是否在保护带间隔内发生跳变，并将检测结果输出给延迟校准模块；延迟校准模块根据输入及当前状态输出控制信号到延迟单元模块与信号选择模块，对时序偏差进行补偿；控制信号经过延迟校准模块进入延迟单元模块，控制可配置开关管的开通或者关断，即控制对应的延迟电容组是否接入延迟通路，从而调整信号延迟时间的大小；延迟单元模块输出的延迟信号进入信号选择单元模块，时序产生偏差的信号首先由信号选择模块对延迟可调范围区段进行选择调整，以实现时序的粗略调整(简称粗调)；在粗调后，延迟单元模块对延迟电容组对应的可配置开关管进行开关控制，以实现延迟时间的精确调整(简称细调)。在用户配置模式下，可通过外部预留编程接口对信号选择模块进行自定义配置，完成自定义的时序修调。
如图2所示，为本发明的延迟单元模块中的可配置基本延迟单元的结构示意图。如图所示，可配置基本延迟单元包括反相器链、延迟电容组及其并联MOS管、可配置开关管(图中S1,S2…SN均为可配置开关管)。其中，每一个可配置开关管与一个延迟电容组及其并联MOS管一起构成一个独立的可配置延迟分支。各可配置延迟分支的延迟电容组并联电容数量不等。反相器链的输入端与并联MOS管的栅极相连，反相器链的第一级反相器的输出端与延迟电容组的下极板相连，每一个可配置开关管与对应延迟电容组为串联连接关系。延迟校准模块的输出控制信号与可配置开关管的栅极连接，控制对应可配置延迟分支是否接入信号延迟通路，从而达到改变可配置基本延迟单元的延迟时间的目的。可配置开关管S1对应控制的可配置延迟分支的延迟电容组的电容数量为1，可配置开关管SN对应控制的延迟可配置分支的延迟电容组的电容数量为2N。假设每一个延迟电容对路径贡献的延迟时间为tD，如果选通可配置开关管S1和SN，则可增加1×tD+2N×tD的信号延迟时间。一个可配置基本延迟单元的延迟时间可调范围在1×tD到(1+21+22+…+2N)×tD之间。可配置基本延迟单元的可调延迟精度为tD，tD的大小与延迟电容值的大小线性相关。因此，可调延迟精度tD可通过调节延迟电容大小来定制，以实现不同可调精度的可配置基本延迟单元；可配置延迟分支的数量N可调节，，当N较大时，延迟时间可调范围较大，当N较小时，延迟时间可调范围较小。
如图3所示，为本发明的延迟单元模块的结构示意图。如图所示，延迟单元模块由六个图2所示的可配置基本延迟单元组成，其中可配置基本延迟单元1与可配置基本延迟单元5为同一输入。所述延迟单元模块的输出RISE1～RISE4以及FALL1～FALL2是对INPUT输入信号的延迟时间分别进行不同参数调整后的结果，RISE1～RISE4和FALL1～FALL2信号将作为信号选择模块的输入。如图所示，可配置基本延迟单元1～4的可调范围不同，可配置基本延迟单元1的可调范围最小，为0.01～0.09ns，可配置基本延迟单元4的可调范围最大，为10～90ns，可配置基本延迟单元2的可调范围为0.1～0.9ns，可配置基本延迟单元3的可调范围为1～9ns，相对应的，可配置基本延迟单元1的可调精度为0.01ns，可配置基本延迟单元4的可调精度为10ns，可配置基本延迟单元2的可调精度为0.1ns，可配置基本延迟单元3的可调精度为1ns。可配置基本延迟单元5和6的可调范围及可调精度分别与可配置基本延迟单元1和2的相同。不同的可调范围及可调精度是通过对可配置基本延迟单元内部的可配置延迟分支的数量N和延迟电容容值大小的调节来实现的。图3中给出的可调范围及可调精度为较佳实例取值，必要时可根据实际需要另行调整设定。
如图4所示，为本发明的信号选择模块的结构示意图。如图所示，信号选择模块由两个多路选择器及一个D触发器构成。二选一多路选择器及四选一多路选择器均接延迟单元模块输入信号，对延迟单元模块输入进行选择，多路选择器的选择端C及C1、C2与延迟校准模块的延迟控制输出信号相连，受其控制。D触发器的数据输入端D始终接高电平VDD。二选一多路选择器的输出接D触发器的复位端CLR，对D触发器输出信号的下降沿进行延迟调整；四选一多路选择器的输出接D触发器的时钟端CLK，对D触发器输出信号的上降沿进行延迟调整。其中四选一多路选择器和二选一多路选择器的选择控制端来源于延迟校准模块，即信号选择模块在延迟校准模块的控制下实现D触发器输出信号的时序调整。在用户配置模式下，则通过外部预留编程接口对四选一多路选择器和二选一多路选择器的选择控制端进行自定义配置，完成D触发器的自定义复位和触发，从而实现用户自定义的时序修调。
如图5所示，为本发明的时序检测模块的结构示意图。本发明的时序检测单元引用经典的抗老化稳定性检测器结构。该检测器由延迟单元、稳定性检测器、输出锁存器组成，其中时钟输入为电路工作时钟，CLKF表示时钟的反向信号，CLKF_D表示经过延迟的CLKF信号。在电路设计过程中，一般会留有时序保护带间隔，规定信号跳变不能出现在保护带间隔内，在信号跳变出现在保护带间隔内时，该传感器可检测出跳变，将检测结果包括检测脉冲及上升沿下降沿信息输出给延迟校准模块。
如图6所示，为本发明的延迟校准模块结构示意图。如图所示，延迟校准模块包括状态锁存器、主控状态机、修调控制信号产生三部分，状态锁存器将时序检测输入结果锁存下来，输出给主控状态机，主控状态机根据时序检测结果进行延迟调节控制。主控状态机为米利型状态机，与当前状态与输入有关，以便在当前延迟单元选定的基础上进行调节控制。主控状态机将延迟控制信号输出给延迟单元模块和信号选择模块。其中粗调控制信号C、C1、C2输出给信号选择模块，细调控制信号S1～SN输出给延迟单元模块。当检测出时序违例时，主控状态机根据对违例信号的判断，产生相应的粗调及细调控制信号。若当前为下降沿违例，则调节C控制信号，若当前为上升沿违例，则调节C1、C2控制信号。出现时序违例时，首先对信号选择模块进行粗调，即对延迟可调范围区段进行调整；当粗调不能准确修正时序违例时，则进行细调，即对延迟单元模块开关管进行选通调整。
综上，本发明可以实现当信号的跳变点出现在保护带间隔内时，时序检测模块自动发现时序偏差，将信息传递给延迟校准模块，延迟校准模块在主控状态机的控制下，对延迟单元模块与信号选择模块进行自适应配置，对时序偏差进行补偿。本发明针对电路在遭受工艺偏差、器件老化、环境变化等因素的影响后，信号产生了时序偏差时，能够实现时序偏差的自适应补偿，使电路保持稳定的正常工作状态，提升了电路的性能、稳定性和可靠性。同时，在引入用户配置模式后，通过外部预留编程接口，也能实现用户自定义的时序修调。
Claims (1)
1.一种时序偏差自适应补偿电路结构，应用于数字电路中信号时序偏差的自适应修正，其特征在于，电路结构包括延迟校准模块、时序检测模块、延迟单元模块以及信号选择模块；
具体的，控制信号经过延迟校准模块进入延迟单元模块，控制可配置开关管的开通或者关断，从而调整信号延迟时间的大小；延迟单元模块输出的延迟信号进入信号选择单元模块，时序产生偏差的信号首先由信号选择模块对延迟调节范围区段进行选择调整，以实现时序的粗调；在粗调后，延迟单元模块对延迟电容组对应的可配置开关管进行开关控制，以实现延迟时间的细调；
时序检测模块通过控制延迟单元模块和信号选择模块对时序进行粗调及细调，粗调由信号选择模块对延迟调节范围区段的配置选择实现时序的粗略调整，细调由延迟单元模块对延迟电容组的配置实现延迟时间的精细调整，当粗调不能准确修正时序时，再进行细调；
所述时序检测模块由延迟单元、稳定性检测器、输出锁存器组成，其中时钟输入为电路工作时钟，CLKF表示时钟的反向信号，CLKF_D表示经过延迟的CLKF信号；
延迟单元模块由若干可配置基本延迟单元级联构成，所述基本延迟单元由延迟电容组及其并联MOS管、可配置开关管构成，各所述基本延迟单元的调节范围不同，不同基本延迟单元的调节精度不同，所述基本延迟单元的调节精度的量级与所述基本延迟单元的调节范围的量级相匹配，延迟电容组分为N组，每组电容数目分别为20，21，22，23，24，......，2N-1，其中N的取值由延迟时间调节范围决定，每个延迟电容组及其并联MOS管与一个对应的可配置开关管串联构成一个可配置延迟分支，在可配置开关管的控制下使可配置延迟分支接入或不接入信号延迟通路，实现对延迟时间的调节范围的选择，通过调整所述延迟电容组中接入信号延迟通路的电容数量实现在所选择的延迟时间调节范围内的具体延迟时间的选择；
所述可配置基本延迟单元还包括反相器链，所有延迟电容组与反相器链的第一级反相器并联，以实现对信号延迟时间的按需自由调整，当引入外部预留编程接口后，在用户配置模式下，通过外部预留编程接口对延迟单元模块的可配置开关管进行自定义配置，实现对信号延迟时间的用户自定义调整；
具体的，所述可配置开关管S1对应控制的可配置延迟分支的延迟电容组的电容数量为1，可配置开关管SN对应控制的延迟可配置分支的延迟电容组的电容数量为2N；假设每一个延迟电容对路径贡献的延迟时间为tD，当选通可配置开关管S1和可配置开关管SN时，则增加1×tD+2N×tD的信号延迟时间；一个可配置基本延迟单元的延迟时间的调节范围在1×tD到(1+21+22+…+2N)×tD之间；可配置基本延迟单元的调节延迟精度为tD，tD的大小与延迟电容值的大小线性相关；因此，调节延迟精度tD通过调节延迟电容大小来定制，以实现不同调节精度的可配置基本延迟单元；对可配置延迟分支的数量N进行调节时，当N较大时，延迟时间的调节范围较大，当N较小时，延迟时间的调节范围较小；
所述延迟单元模块的输出RISE1～RISE4以及FALL1～FALL2是对INPUT输入信号的延迟时间分别进行不同参数调整后的结果，RISE1～RISE4和FALL1～FALL2信号将作为信号选择模块的输入；第一可配置基本延迟单元、第二可配置基本延迟单元、第三可配置基本延迟单元、第四可配置基本延迟单元的调节范围不同，第一可配置基本延迟单元的调节范围最小，为0.01～0.09ns；第四可配置基本延迟单元的调节范围最大，为10～90ns；第二可配置基本延迟单元的调节范围为0.1～0.9ns，第三可配置基本延迟单元的调节范围为1～9ns，相对应的，第一可配置基本延迟单元的调节精度为0.01ns，第四可配置基本延迟单元的调节精度为10ns，第二可配置基本延迟单元的调节精度为0.1ns，第三可配置基本延迟单元的调节精度为1ns；第五可配置基本延迟单元和第六可配置基本延迟单元的调节范围及调节精度分别与第一可配置基本延迟单元和第二可配置基本延迟单元的相同；不同的调节范围及调节精度是通过对可配置基本延迟单元内部的可配置延迟分支的数量N和延迟电容容值大小的调节来实现；
需要自适应补偿的信号在作为电路功能信号的同时，并联进入时序检测模块，从时序检测模块输出，进入延迟校准模块，延迟校准模块通过控制延迟单元模块及信号选择模块完成对信号时序的自动补偿，即电路的信号时序在产生偏差后得到自适应补偿，从而保持电路稳定的正常工作状态；
所述时序偏差自适应补偿电路结构当引入外部预留编程接口时，在用户配置模式下，通过外部预留编程接口对延迟单元模块及信号选择模块的控制信号进行自定义配置，从而实现对信号时序的自定义修调；
所述的延迟校准模块由状态锁存器、主控状态机、修调控制信号产生三部分构成，在时序检测模块检测出时序偏差后，所述主控状态机根据时序检测模块输入的信息，判断是上升沿还是下降沿时序偏差；
具体的，状态锁存器将时序检测输入结果锁存下来，输出给主控状态机，主控状态机根据时序检测结果进行延迟调节控制；主控状态机为米利型状态机，与当前状态与输入有关，以便在当前延迟单元选定的基础上进行调节控制，主控状态机将延迟控制信号输出给延迟单元模块和信号选择模块，其中粗调控制信号C、C1、C2输出给信号选择模块，细调控制信号S1～SN输出给延迟单元模块，当检测出时序违例时，主控状态机根据对违例信号的判断，产生相应的粗调及细调控制信号；若当前为下降沿违例，则调节C控制信号，若当前为上升沿违例，则调节C1、C2控制信号，出现时序违例时，首先对信号选择模块进行粗调，即对延迟调节范围区段进行调整；当粗调不能准确修正时序违例时，则进行细调，即对延迟单元模块开关管进行选通调整；
所述的信号选择模块由二选一多路选择器、四选一多路选择器、D触发器构成，延迟单元模块的输出加载到信号选择模块，在自适应补偿时，信号选择模块在延迟校准模块控制下对延迟单元模块的延迟输出进行二选一或四选一选择，二选一对信号选择模块输出信号的下降沿时序偏差进行补偿控制，四选一对信号选择模块输出信号的上升沿时序偏差进行补偿控制:当引入外部预留编程接口后在用户配置模式下，通过外部预留编程接口对信号选择模块进行自定义配置实现用户自定义的信号时序修调；
具体的，二选一多路选择器及四选一多路选择器均接延迟单元模块输入信号，对延迟单元模块输入进行选择，多路选择器的选择端C及C1、C2与延迟校准模块的延迟控制输出信号相连，受其控制；D触发器的数据输入端D始终接高电平VDD，二选一多路选择器的输出接D触发器的复位端CLR，对D触发器输出信号的下降沿进行延迟调整；四选一多路选择器的输出接D触发器的时钟端CLK，对D触发器输出信号的上降沿进行延迟调整，其中四选一多路选择器和二选一多路选择器的选择控制端来源于延迟校准模块，即信号选择模块在延迟校准模块的控制下实现D触发器输出信号的时序调整。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010016202.0A CN111147054B (zh) | 2020-01-08 | 2020-01-08 | 一种时序偏差自适应补偿电路结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010016202.0A CN111147054B (zh) | 2020-01-08 | 2020-01-08 | 一种时序偏差自适应补偿电路结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111147054A CN111147054A (zh) | 2020-05-12 |
| CN111147054B true CN111147054B (zh) | 2024-06-07 |
Family
ID=70523973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010016202.0A Active CN111147054B (zh) | 2020-01-08 | 2020-01-08 | 一种时序偏差自适应补偿电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111147054B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112332816B (zh) * | 2020-07-13 | 2024-01-30 | 电子科技大学 | 一种基于nmos晶体管的上拉或下拉延时消抖电路 |
| CN114460345B (zh) * | 2022-01-06 | 2025-06-06 | 上海华虹宏力半导体制造有限公司 | 测量器件ocv参数的电路及测试系统 |
| CN117478107B (zh) * | 2023-12-28 | 2024-02-27 | 芯光智网集成电路设计(无锡)有限公司 | 延迟校准方法、发送端及源同步通信系统 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101179270A (zh) * | 2007-11-30 | 2008-05-14 | 电子科技大学 | 可配置逻辑模块结构 |
| CN101542992A (zh) * | 2006-11-02 | 2009-09-23 | 雷德米尔技术有限公司 | 具有嵌入式功率控制的一种可编程高速缆线 |
| CN103065677A (zh) * | 2012-12-14 | 2013-04-24 | 东南大学 | 基于延迟单元的自校准系统 |
| CN109039312A (zh) * | 2018-08-01 | 2018-12-18 | 电子科技大学 | 具有延迟链优化功能的混合型数字脉宽调制器 |
| CN110365317A (zh) * | 2019-07-24 | 2019-10-22 | 电子科技大学 | 具有自适应延迟补偿的高精度混合型数字脉宽调制器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10848161B2 (en) * | 2017-06-28 | 2020-11-24 | Analog Devices, Inc. | Reference monitors with dynamically controlled latency |
-
2020
- 2020-01-08 CN CN202010016202.0A patent/CN111147054B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101542992A (zh) * | 2006-11-02 | 2009-09-23 | 雷德米尔技术有限公司 | 具有嵌入式功率控制的一种可编程高速缆线 |
| CN101179270A (zh) * | 2007-11-30 | 2008-05-14 | 电子科技大学 | 可配置逻辑模块结构 |
| CN103065677A (zh) * | 2012-12-14 | 2013-04-24 | 东南大学 | 基于延迟单元的自校准系统 |
| CN109039312A (zh) * | 2018-08-01 | 2018-12-18 | 电子科技大学 | 具有延迟链优化功能的混合型数字脉宽调制器 |
| CN110365317A (zh) * | 2019-07-24 | 2019-10-22 | 电子科技大学 | 具有自适应延迟补偿的高精度混合型数字脉宽调制器 |
Non-Patent Citations (6)
| Title |
|---|
| A fast and accurate automatic frequency calibration scheme for frequency synthesizer;Yan Dun 等;《2013 IEEE 10th International Conference on ASIC》;20140508;1-4 * |
| 佛朗哥·马洛贝蒂.《数据转换器》.西安交通大学出版社,2013,(第1版),93. * |
| 俞安琪.《LED照明检测实用技术》.安徽科学技术出版社,2019,(第1版),51. * |
| 基于频率自适应谐振控制器的静止无功发生器电流控制;杨昆 等;《电工技术学报》;20140831;第29卷(第8期);248-254 * |
| 张晓春 等.《大学物理实验》.中国矿业大学出版社,2005,(第1版),41. * |
| 杜涛.一种反熔丝FPGA应用设计故障.《微电子学与计算机》.2018,第35卷(第9期),108-112+117. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111147054A (zh) | 2020-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111147054B (zh) | 一种时序偏差自适应补偿电路结构 | |
| KR101215760B1 (ko) | 시간 측정 회로, 시간 측정 방법, 이들을 이용한 시간 디지털 변환기 및 시험 장치 | |
| CN106612111B (zh) | 一种高精度延迟时钟校准的系统及方法 | |
| US7795927B2 (en) | Digital circuits with adaptive resistance to single event upset | |
| JP5242186B2 (ja) | 半導体装置 | |
| US7724051B2 (en) | DLL circuit, semiconductor device using the same, and method for controlling DLL circuit | |
| CN106026994B (zh) | 一种基于pvtm的宽电压时钟拉伸电路 | |
| US7411434B2 (en) | Digitally programmable delay circuit with process point tracking | |
| US8446198B2 (en) | Phase interpolator and a delay circuit for the phase interpolator | |
| WO1999008124A1 (en) | Tester with fast refire recovery time | |
| WO1999008125A1 (en) | Low cost cmos tester with high channel density | |
| JP5945582B2 (ja) | ホールドタイム最適化回路およびその受信機 | |
| CN113364434A (zh) | 一种占空比校准电路及方法 | |
| TWI430068B (zh) | 具低溫度係數之積體電路及其校正方法 | |
| CN112530483B (zh) | 存储器控制器以及存储器数据接收方法 | |
| Lee et al. | A sub-10-ps multiphase sampling system using redundancy | |
| US20230046522A1 (en) | Duty cycle detection circuit and duty cycle correction circuit including the same | |
| CN110311555B (zh) | 一种数字积分差分型低压线性稳压器及其控制方法 | |
| JP4939429B2 (ja) | 試験装置、及び試験方法 | |
| CN115940886A (zh) | 一种差分延时单元及强鲁棒性的数控环形振荡器集成电路 | |
| CN219016419U (zh) | 一种高精度低功耗抗干扰电压检测电路装置 | |
| US20090146640A1 (en) | Phase difference measuring device and phase comparison circuit adjusting method | |
| WO2023033103A1 (ja) | 逐次比較型ａ／ｄコンバータ | |
| CN111381654B (zh) | 负载探测电路、soc系统、及负载探测电路的配置方法 | |
| WO2018018411A1 (zh) | 调压电路及电路调压方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |