CN111146201B

CN111146201B - 三维存储器及其制备方法

Info

Publication number: CN111146201B
Application number: CN202010043349.9A
Authority: CN
Inventors: 姚森; 阳叶军; 张文杰; 赵祥辉
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-01-15
Filing date: 2020-01-15
Publication date: 2021-04-30
Anticipated expiration: 2040-01-15
Also published as: CN111146201A

Abstract

本发明提供一种三维存储器及其制备方法。制备方法包括：提供半导体器件，所述半导体器件包括衬底、位于所述衬底上的堆叠结构与介质层，所述介质层围绕所述堆叠结构，所述衬底内形成有掺杂阱，所述介质层内形成有贯穿所述介质层的接触孔，所述接触孔露出所述掺杂阱，所述掺杂阱的深度小于预设深度；在所述半导体器件上形成露出所述接触孔的保护层；以所述保护层为掩膜刻蚀所述掺杂阱的底部，以使刻蚀后的所述掺杂阱的深度大于等于所述预设深度。本发明解决了位于堆叠结构外围的掺杂阱一般较浅，且掺杂阱内通常形成有杂质，从而将影响三维存储器的电性能，如读写、编程或者擦除等性能的技术问题。

Description

三维存储器及其制备方法

技术领域

本发明涉及半导体器件技术领域，特别涉及一种三维存储器及其制备方法。

背景技术

电荷俘获型三维存储器(CTM)由于高存储密度，高稳定性和成熟的制备工艺而成为存储器闪存(flash)主流结构。

三维存储器的衬底上形成有掺杂阱，在形成的掺杂阱中，位于堆叠结构外围的掺杂阱一般较浅，且掺杂阱内通常形成有杂质，从而将影响三维存储器的电性能，如读写、编程或者擦除等性能。

发明内容

本发明的目的在于提供一种三维存储器及其制备方法，以解决位于堆叠结构外围的掺杂阱一般较浅，且掺杂阱内通常形成有杂质，从而将影响三维存储器的电性能，如读写、编程或者擦除等性能的技术问题。

本发明提供一种三维存储器的制备方法，包括：

提供半导体器件，所述半导体器件包括衬底、位于所述衬底上的堆叠结构与介质层，所述介质层围绕所述堆叠结构，所述衬底内形成有掺杂阱，所述介质层内形成有贯穿所述介质层的接触孔，所述接触孔露出所述掺杂阱，所述掺杂阱的深度小于预设深度；

在所述半导体器件上形成露出所述接触孔的保护层；

以所述保护层为掩膜刻蚀所述掺杂阱的底部，以使刻蚀后的所述掺杂阱的深度大于等于所述预设深度。

其中，所述堆叠结构内形成有沿垂直于所述衬底的方向延伸的沟道结构，所述半导体器件的顶端形成有露出所述堆叠结构顶部的第一通孔；

所述保护层的形成方法为沉积，沉积所述保护层的时候所述第一通孔被保护层填充。

其中，沉积所述保护层的时候所述保护层覆盖所述接触孔的顶端侧壁。

其中，所述堆叠结构包括台阶部与核心部，所述台阶部位于所述堆叠结构的边缘，所述第一通孔形成于所述核心部上；

所述堆叠结构包括交替堆叠的栅极层和绝缘层；

所述半导体器件还包括穿过所述台阶部与介质层的若干第二通孔，若干所述第二通孔分别露出不同层的栅极层；

沉积所述保护层的时候所述保护层露出所述第二通孔。

其中，沉积所述保护层的时候所述保护层覆盖所述第二通孔的顶端侧壁。

其中，所述第二通孔的孔径大于所述第一通孔的孔径，所述制备方法还包括：

控制所述保护层的形成时间，以使所述保护层填充所述第一通孔，所述保护层覆盖所述第二通孔的顶端侧壁。

其中，采用氯基气体对所述掺杂阱进行刻蚀。

其中，所述掺杂阱刻蚀后与刻蚀前的深度差大于等于40nm。

其中，所述保护层的材质为聚合物。

本发明提供一种三维存储器，所述三维存储器由上述的制备方法制备形成。

综上所述，本申请通过在半导体器件上形成聚合物保护层，以聚合物保护层为掩膜对掺杂阱进一步的刻蚀加深，使得掺杂阱的深度达到预设深度，后期在掺杂阱内形成其他导电结构时，由于掺杂阱较深，可以使得形成在掺杂阱内的导电结构与衬底接触良好，导电性好，提高了三维存储器的电性能，如读写、编程或者擦除等性能均较好。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1-图2为传统的制备方法制备的三维存储器的结构示意图。

图3是本发明实施例提供的三维存储器的制备方法的流程示意图。

图4是图3中的制备保护层的结构示意图。

图5是图3中的刻蚀掺杂阱的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在描述本发明的具体实施方式之前，先简单介绍下传统的三维存储器100的结构。

请参阅图1，传统的三维存储器100首先形成半导体器件10，半导体器件包括衬底101、位于衬底101上的堆叠结构106b与介质层105c，介质层105c围绕堆叠结构106b，衬底101内形成有掺杂阱101a，介质层内形成有贯穿介质层105c的接触孔20，接触孔20露出掺杂阱101a，掺杂阱101a的深度小于预设深度。而且，通常在掺杂阱101a内还形成有杂质A，如非晶硅，杂质A的存在使得掺杂阱101a的深度更小，这将影响三维存储器100的电性能，如读写、编程或者擦除等性能。

基于上述问题，本发明提供一种三维存储器的制备方法。请参阅图3，图3为本发明提供的一种三维存储器的制备方法。本申请通过在半导体器件10上形成聚合物保护层30，以聚合物保护层30为掩膜对掺杂阱101a进一步的刻蚀加深，使得掺杂阱101a的深度达到预设深度，后期在掺杂阱101a内形成导电结构时，由于掺杂阱101a较深，可以使得形成在掺杂阱101a内的导电结构与衬底101接触良好，导电性好，提高了三维存储器100的电性能，如读写、编程或者擦除等性能均较好。

三维存储器的制备方法在图3中示出。如图3所示，该方法可以大致概括为如下过程：提供半导体器件10(S1)，在半导体器件10上形成露出接触孔20的保护层30(S2)，以述护层为掩膜刻蚀掺杂阱101a的底部，以使刻蚀后的掺杂阱101a的深度大于等于预设深度(S3)。以下将分别描述。

请参阅图3，该方法首先执行S1-S3的操作：

S1，请继续参阅图1，提供半导体器件10，半导体器件包括衬底101、位于衬底101上的堆叠结构106b与介质层105c，介质层105c围绕堆叠结构106b，衬底内形成有掺杂阱101a，介质层内形成有贯穿介质层的接触孔20，接触孔20露出掺杂阱101a，掺杂阱101a的深度小于预设深度。具体的，接触孔20设于半导体器件的边缘位置，且接触孔20仅贯穿半导体器件的顶部。半导体器件的边缘位置设有外围电路。掺杂阱101a的深度小于预设深度具体可表现为：掺杂阱101a本身的深度小于预设深度，或者掺杂阱101a内由于杂质A的填充，如非晶硅的填充而使得掺杂阱101a的深度小于预设深度；或者掺杂阱101a本身的深度小于预设深度，且掺杂阱101a内还填充有杂质A。

S2，请参阅图4，在半导体器件10上形成露出接触孔20的保护层30。在一个具体的实施例中，保护层30的材质为聚合物。保护层30的形成方式可以为在半导体器件10上沉积聚合物。聚合物的形成方式可以采用直接在半导体器件10的顶部沉积，该方式简单，且时间短。

S3，请参阅图5，以保护层30为掩膜刻蚀掺杂阱101a的底部，以使刻蚀后的掺杂阱101a的深度大于等于预设深度。具体为，刻蚀后的掺杂阱101a向下伸入到衬底101内，使得部分衬底101被刻蚀，即刻蚀的过程为刻蚀衬底101，刻蚀剂的选择可以刻蚀硅衬底101。衬底101的材质例如为硅，当然还可以为其他含硅的衬底101，例如绝缘体上有硅(Silicon OnInsulator，SOI)、SiGe、Si:C等，该衬底101内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。在一个具体的实施例中，接触孔20刻蚀后与刻蚀前的深度差大于等于40nm。如刻蚀前，接触孔20的深度为10nm，刻蚀后的接触孔20的深度至少为50nm。

本步骤中，在接触孔20的刻蚀过程中，由于保护层30作为掩膜，不会破坏已有的半导体器件10的图形结构，节约成本，且当掺杂阱101a内有杂质A，如非晶硅时，可以首先将杂质A刻蚀掉，然后进一步刻蚀掺杂阱101a的底部，当掺杂阱101a内没有杂质A时，直接对掺杂阱101a的底部进行刻蚀。刻蚀后的掺杂阱101a的深度至少达到预设深度。且在掺杂阱101a的深度至少达到预设深度时，可以将保护层30去除。去除聚合物保护层30的方法可以是直接将保护层30剥离，或者采用相关的试剂将聚合物保护层30溶解，但该试剂不会影响半导体器件10结构，如采用有机溶剂。

从而，本申请通过在半导体器件10上形成聚合物保护层30，以聚合物保护层30为掩膜对掺杂阱101a进一步的刻蚀加深，使得掺杂阱101a的深度达到预设深度，后期在掺杂阱101a内形成其他导电结构时，由于掺杂阱101a较深，可以使得形成在掺杂阱101a内的导电结构与衬底101接触良好，导电性好，提高了三维存储器100的电性能，如读写、编程或者擦除等性能均较好。

同时，由于本申请以聚合物保护层30为掩膜对掺杂阱101a进一步加深刻蚀，聚合物的沉积形成速度快，且由于聚合物直接在半导体器件10的图形结构上沉积形成，沉积形成的聚会物自然会露出掺杂阱101a，省去了传统的掩膜版光罩80的制备(图2)，也省去了掩膜版光罩80上在对应接触孔20的位置设置的开口801，也就省去了设置掩膜版光罩80以及开口801所使用的人力物力。本申请的三维存储器的制备方法节约人力物力，制作成本低，效率高。本申请的三维存储器的制备方法相对于传统的三维存储器的制备方式效率至少提高50％。

在一个具体的实施例中，沉积保护层30的时候保护层30覆盖接触孔20的顶端侧壁。也就是说，本申请的保护层30包括多个保护体301，保护体301不仅设于半导体器件10的顶面，同时还环绕接触孔20的侧壁，如此在对掺杂阱101a进行刻蚀时，就更加不会破坏接触孔20的侧壁。从而，在有保护层30保护的基础上，对半导体器件10进行刻蚀时，仅会刻蚀掺杂阱101a的底部。

在一个具体的实施例中，堆叠结构106b内形成有沿垂直于衬底101的方向延伸的沟道结构，半导体器件10的顶端上形成有露出堆叠结构106b顶部的第一通孔106a；

保护层30的形成方法为沉积，沉积保护层30的时候第一通孔106a被保护层30填充。

具体的，本申请的半导体器件10首先在堆叠结构上形成沟道孔106a，在形成沟道孔106a后，在沟道孔106a内形成有外延结构50，且在沟道孔的侧壁与外延结构50上形成沟道结构，沟道结构沿着垂直于衬底101的方向延伸，然后在沟道结构上形成插塞口。本申请的第一通孔106a即为插塞口，而沟道结构的材质一般选择为多晶硅，与衬底101的材质基本一样，从而为了避免在刻蚀掺杂阱101a时，刻蚀到沟道结构，本申请的保护层30覆盖插塞口，即第一通孔106a，以避免在对掺杂阱101a刻蚀时，对沟道结构的刻蚀。

如下将介绍堆叠结构106b。

堆叠结构106b包括台阶部105与核心部106，台阶部105位于堆叠结构106b的边缘，第一通孔106a形成于核心部106上；

堆叠结构106b包括交替堆叠的栅极层105f和绝缘层105e；

半导体器件10还包括穿过台阶部105与介质层105c的若干第二通孔105a，若干第二通孔105a分别露出不同层的栅极层105f；

沉积保护层30的时候保护层30露出第二通孔105a。

具体的，第二通孔105a贯穿介质层105c，且延伸至台阶部105。台阶部105包括多层台阶，一个第二通孔105a贯通至一层台阶。每一层台阶为绝缘层105e和栅极牺牲层交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法，依次在衬底101上交替沉积。绝缘层105e例如由氧化硅构成，栅极牺牲层例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层105f。绝缘层105e还可以为氮氧化硅等，栅极牺牲层还可以为无定型硅、多晶硅、氧化铝等。本申请中，台阶部的每个第二通孔105a均贯通绝缘层105e，而在掺杂阱101a进一步的刻蚀过程中，选择性刻蚀剂不会刻蚀栅极层105f，且不会破坏第二通孔105a的侧壁，只是选择性地刻蚀掺杂阱101a的底部。

堆叠结构106b的核心部106上形成有沟道孔，沟道孔贯穿堆叠结构106b且延伸至衬底101。核心部106为绝缘层105e和栅极牺牲层交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法，依次在衬底101上交替沉积。绝缘层105e例如由氧化硅构成，栅极牺牲层例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层105f。绝缘层105e还可以为氮氧化硅等，栅极牺牲层还可以为无定型硅、多晶硅、氧化铝等。

在一个具体的实施例中，选择性刻蚀掺杂阱101a以使掺杂阱101a的深度大于等于预设深度。也就是说，本步骤中，虽然保护层30也使得第二通孔105a暴露，但是采用选择性的刻蚀剂，如氯基气体的选择性刻蚀剂对半导体器件10进行刻蚀，选择性刻蚀剂仅对掺杂阱101a进行刻蚀，而不对第二通孔105a进行刻蚀，这样在刻蚀接触孔20的过程中就不会损伤半导体器件10的图形结构。同时，在刻蚀的过程中，可以采用高碳/氟比气体(C/F ratio)和/或碳氢气体(CHx)对半导体器件10进行保护，以避免刻蚀气体对半导体器件10不需要刻蚀的部位进行刻蚀。

在一个具体的实施例中，第二通孔105a的孔径大于第一通孔106a的孔径，制备方法还包括：

控制保护层的形成时间，以使保护层填充第一通孔106a，保护层覆盖第二通孔105a的顶端侧壁。

也就是说，在保护层30完全填充第一通孔106a时，由于第二通孔105a的孔径大于第一通孔106a的孔径，保护层30不会完全填充第二通孔105a，仅在第二通孔的侧壁上形成保护层，节约材料，从而保护层30只填充第一通孔106a的方式将大大节约保护层30的材料，而刻蚀剂不会刻蚀第二通孔105a，不会损伤半导体器件10的图形结构。因此，本申请在保护层30仅填充第一通孔106a，使得接触孔20与第二通孔105a露出，刻蚀剂在刻蚀半导体器件10的掺杂阱101a时，不仅不会破坏半导体器件10的图形结构，而且还节约保护层30的材料。

同时，本申请的保护层30包括多个保护体301，保护体301不仅设于半导体器件10的顶面，同时还环绕第二通孔106a的侧壁，如此在对掺杂阱101a进行刻蚀时，就更加不会破坏接触孔20的侧面。从而，在有保护层30保护的基础上，对半导体器件10进行刻蚀时，仅会刻蚀掺杂阱101a的底部。

半导体器件10还包括平坦层60，平坦层60形成在堆叠结构106b与介质层105c上，接触孔20、第二通孔105a以及第一通孔106a均贯穿介质层60。

请参阅图5，除了上述三维存储器的制备方法，本发明实施例还提供了一种三维存储器100。本发明实施例的三维存储器100及三维存储器的制备方法都可以实现本发明的优点，二者可以一起使用，当然也可以单独使用，本发明对此没有特别限制。在一种具体的实施例中，三维存储器100由上述的三维存储器100的制备方法制备形成。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims

1.一种三维存储器的制备方法，其特征在于，包括：

提供半导体器件，所述半导体器件包括衬底、位于所述衬底上的堆叠结构与介质层，所述介质层围绕所述堆叠结构，所述衬底内形成有掺杂阱，所述介质层内形成有贯穿所述介质层的接触孔，所述接触孔露出所述掺杂阱，所述掺杂阱的深度小于预设深度；所述半导体器件的顶端形成有露出所述堆叠结构顶部的第一通孔；

在所述半导体器件上形成露出所述接触孔的保护层；所述保护层的形成方法为沉积，沉积所述保护层的时候所述第一通孔被保护层填充；

2.根据权利要求1所述的制备方法，其特征在于，所述堆叠结构内形成有沿垂直于所述衬底的方向延伸的沟道结构。

3.根据权利要求2所述的制备方法，其特征在于，沉积所述保护层的时候所述保护层覆盖所述接触孔的顶端侧壁。

4.根据权利要求2所述的制备方法，其特征在于，所述堆叠结构包括台阶部与核心部，所述台阶部位于所述堆叠结构的边缘，所述第一通孔形成于所述核心部上；

所述堆叠结构包括交替堆叠的栅极层和绝缘层；

沉积所述保护层的时候所述保护层露出所述第二通孔。

5.根据权利要求4所述的制备方法，其特征在于，沉积所述保护层的时候所述保护层覆盖所述第二通孔的顶端侧壁。

6.根据权利要求4所述的制备方法，其特征在于，所述第二通孔的孔径大于所述第一通孔的孔径，所述制备方法还包括：

7.根据权利要求1所述的制备方法，其特征在于，采用氯基气体对所述掺杂阱进行刻蚀。

8.根据权利要求1所述的制备方法，其特征在于，所述掺杂阱刻蚀后与刻蚀前的深度差大于等于40nm。

9.根据权利要求1所述的制备方法，其特征在于，所述保护层的材质为聚合物。

10.一种三维存储器，其特征在于，所述三维存储器由权利要求1-9任一项所述的制备方法制备形成。