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CN111129289B - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

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Abstract

本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一第一金属间介电层于一基底上，然后形成一金属内连线于第一金属间介电层内，形成一下电极层以及一固定层于第一金属间介电层上，形成一牺牲层于该固定层上，图案化该牺牲层、该固定层以及该下电极层以形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)，形成一第二金属间介电层环绕第一MTJ，再去除牺牲层。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例揭露一种制作半导体元件的方法。首先形成一第一金属间介电层于一基底上，然后形成一金属内连线于第一金属间介电层内，形成一下电极层以及一固定层于第一金属间介电层上，形成一牺牲层于该固定层上，图案化该牺牲层、该固定层以及该下电极层以形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)，形成一第二金属间介电层环绕第一MTJ，再去除牺牲层。
本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(MTJ)设于一基底上，其中该MTJ包含一固定层设于一下电极层上、一阻障层设于该固定层上且该阻障层包含U形、一自由层设于该阻障层上以及一上电极层设于该自由层上。
本发明又一实施例一种半导体元件，其主要包含一磁性隧穿结(MTJ)设于一基底上，其中该MTJ包含一固定层设于一下电极层上、一阻障层设于该固定层上、一自由层设于该阻障层上、一上电极层设于该自由层上以及一间隙壁环绕该MTJ，其中该阻障层延伸并接触该间隙壁上表面。
附图说明
图1至图9为本发明一实施例制作MRAM单元的方式示意图；
图10至图11为本发明一实施例制作MRAM单元的方式示意图。
主要元件符号说明
12 基底 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 下电极层
40 固定层 42 牺牲层
44 掩模层 46 掩模层
48 掩模层 50 MTJ
52 第一倾斜侧壁 54 第二倾斜侧壁
56 衬垫层 58 间隙壁
60 金属间介电层 62 凹槽
64 阻障层 66 自由层
68 上电极层 70 MTJ
72 金属间介电层 74 第一垂直部
76 第二垂直部 78 水平部
80 第一垂直部 82 第二垂直部
84 第一水平部 86 第二水平部
88 第三水平部
具体实施方式
请参照图1至图9，图1至图9为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1至图9所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿结(magnetic tunneling junction,MTJ)区域以及一逻辑区域(图未示)。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技艺，在此不另加赘述。
然后于MTJ区域以及逻辑区域的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中的金属内连线32则包含接触洞导体(viaconductor)。另外各金属内连线结构20、22中的金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(siliconcarbon nitride,SiCN)，但不局限于此。
接着依序形成一下电极层38、一固定层(pinned layer)40、一牺牲层42以及一掩模层44于层间介电层30上。在本实施例中，下电极层38较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层40可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。牺牲层42可包含半导体或介电材料，例如但不局限于多晶硅、氧化硅或氮化硅。掩模层44可包含单层掩模或复合层掩模，其中本实施例的掩模层44较佳为双层掩模，例如又可细部包含一由氮化硅所构成的掩模层46设于牺牲层42表面以及另一由氧化硅所构成的掩模层48设于掩模层46上。
如图2所示，然后进行一光刻及蚀刻制作工艺，例如可先形成一由例如图案化光致抗蚀剂所构成的图案化掩模(图未示)于掩模层44上，再利用图案化光致抗蚀剂为掩模以蚀刻方式依序去除或图案化掩模层44、牺牲层42、固定层40以及下电极层38以形成一磁性隧穿结(magnetic tunneling junction,MTJ)50。之后再去除掩模层44。
值得注意的是，本实施例较佳利用离子束蚀刻制作工艺(ion beam etching,IBE)来去除部分牺牲层42、部分固定层40、部分下电极层38以及部分金属间介电层30形成MTJ50。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 50的交界处形成第一倾斜侧壁52以及第二倾斜侧壁54。
接着如图3所示，形成一衬垫层56于MTJ 50上并覆盖金属间介电层30表面。在本实施例中，衬垫层56较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示，随后进行一蚀刻制作工艺去除部分衬垫层56以形成一间隙壁58于MTJ50旁，其中间隙壁58较佳设于MTJ 50侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁52以及第二倾斜侧壁54，同时间隙壁58上表面又切齐牺牲层42上表面。
然后如图5所示，先形成另一金属间介电层60于金属间介电层30表面并覆盖MTJ50，然后利用平坦化制作工艺如CMP使金属间介电层60上表面切齐MTJ 50上表面。
如图6所示，接着利用金属间介电层60为掩模进行一蚀刻制作工艺去除牺牲层42以形成一凹槽62并暴露出下面的固定层40。
随后如图7所示，依序形成一阻障层64以及一自由层66于金属间介电层60及间隙壁58上并填入凹槽62内，其中阻障层64及自由层66较佳填满凹槽62。在本实施例中，阻障层64可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层66可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层66的磁化方向会受外部磁场而「自由」改变。
然后如图8所示，进行另一平坦化制作工艺如CMP去除部分自由层66及部分阻障层64，使剩余的自由层66及阻障层64上表面切齐间隙壁58及金属间介电层60上表面。
如图9所示，接着形成一上电极层68于金属间介电层60、阻障层64以及自由层66上，再利用一光刻及蚀刻制作工艺去除部分上电极层68，使图案化的上电极层68与自由层66、阻障层64、固定层40以及下电极层38一同形成另一MTJ 70。在本实施例中，上电极层68与下电极层38可包含相同或不同导电材料，例如两者均可包含但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。
之后再依据产品需求形成另一金属间介电层72于金属间介电层60上并覆盖MTJ70，然后可比照前述金属内连线制作工艺于金属间介电层72内形成另一金属内连线(图未示)电连接MTJ 70。至此即完成本发明一实施例的半导体元件的制作。
请再参照图9，图9为本发明一实施例的一半导体元件的结构示意图。如图9所示，半导体元件主要包含金属间介电层30设于基底12上、金属内连线32设于金属间介电层30内、MTJ 70设于金属内连线32上、一间隙壁58环绕MTJ 70以及另一金属间介电层60设于金属间介电层30上并环绕间隙壁58。
在本实施例中MTJ 70包含固定层40设于下电极层38上、阻障层64设于固定层40上、自由层66设于阻障层64上以及上电极层68设于自由层66上。其中阻障层64包含U形，自由层66上表面较佳切齐阻障层64、间隙壁58以及金属间介电层60上表面，上电极层68的下表面除了接触自由层66与阻障层64外又接触间隙壁58及金属间介电层60。从细部来看阻障层64又包含一第一垂直部74以及一第二垂直部76设于自由层66两侧以及一水平部78连接第一垂直部74及第二垂直部76，其中各第一垂直部74及第二垂直部76侧壁较佳切齐固定层40边缘。
请接着参照图10至图11，图10至图11为本发明一实施例制作半导体元件的方法示意图。如图10所示，本发明可于图6去除牺牲层42形成凹槽62之后先依序形成一阻障层64与一自由层66于金属间介电层60与间隙壁58上并填满凹槽62，紧接着形成一上电极层68于自由层66上。如图11所示，接着进行一光刻及蚀刻制作工艺图案化上电极层68、自由层66以及阻障层64以形成另一MTJ 70。之后可依据产品需求形成另一金属间介电层72于金属间介电层60上并覆盖MTJ 70，然后可比照前述金属内连线制作工艺于金属间介电层72内形成另一金属内连线(图未示)电连接MTJ 70。至此即完成本发明另一实施例的半导体元件的制作。
请再参照图11，图11为本发明一实施例的一半导体元件的结构示意图。如图11所示，半导体元件主要包含金属间介电层30设于基底12上、金属内连线32设于金属间介电层30内、MTJ 70设于金属内连线32上、一间隙壁58环绕MTJ 70以及另一金属间介电层60设于金属间介电层30上并环绕间隙壁58。
在本实施例中MTJ 70包含固定层40设于下电极层38上、阻障层64设于固定层40上、自由层66设于阻障层64上以及上电极层68设于自由层66上，其中阻障层64延伸并接触间隙壁58与金属间介电层60上表面，且自由层66包含一T形剖面。从细部来看阻障层64包含一第一垂直部80以及一第二垂直部82设于自由层66两侧、一第一水平部84连接第一垂直部80、一第二水平部86连接第二垂直部82以及一第三水平部88连接第一垂直部80以及第二垂直部82，其中第一水平部84及第二水平部86分别延伸于自由层66两侧并接触间隙壁58上表面，此外第一水平部84及第二水平部86侧壁又分别切齐上电极层68侧壁与自由层66的左右侧壁。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种半导体元件，其特征在于，包含：
磁性隧穿结(magnetic tunneling junction)，设于基底上，其中该磁性隧穿结包含：
固定层，设于下电极层上；
阻障层，设于该固定层上，其中该阻障层包含U形；
自由层，设于该阻障层上；以及
上电极层，设于该自由层上，
间隙壁，环绕该磁性隧穿结，其中该阻障层的顶面与该间隙壁的顶面切齐，且该阻障层的侧壁与该固定层的侧壁切齐，
第一金属间介电层，设于该基底上；
金属内连线，设于该第一金属间介电层内；
该磁性隧穿结，设于该金属内连线上；以及
第二金属间介电层，设于该第一金属间介电层上并环绕该间隙壁，
其中该上电极层直接接触该间隙壁、该第二金属间介电层以及该阻障层的上表面。
2.如权利要求1所述的半导体元件，其中该自由层上表面切齐该阻障层、该间隙壁以及该第二金属间介电层上表面。
3.如权利要求1所述的半导体元件，其中该阻障层包含：
第一垂直部以及第二垂直部，设于该自由层两侧；以及
水平部，连接该第一垂直部以及该第二垂直部。
4.如权利要求3所述的半导体元件，其中各该第一垂直部以及该第二垂直部切齐该固定层边缘。
5.一种制作如权利要求1至4中任一项所述的半导体元件的方法，包含：
形成第一金属间介电层于基底上；
形成金属内连线于该第一金属间介电层内；
形成下电极层以及固定层于该第一金属间介电层上；
形成牺牲层于该固定层上；
图案化该牺牲层、该固定层以及该下电极层以形成第一磁性隧穿结(magnetictunneling junction)；
形成间隙壁环绕该第一磁性隧穿结；
形成第二金属间介电层环绕该第一磁性隧穿结；
去除该牺牲层以形成凹槽；以及
形成阻障层于该凹槽内，其中该阻障层的顶面与该间隙壁的顶面切齐，且该阻障层的侧壁与该固定层的侧壁切齐。
6.如权利要求5所述的方法，另包含：
形成衬垫层于该第一金属间介电层以及该牺牲层上；
去除部分该衬垫层以形成该间隙壁于该第一磁性隧穿结旁；以及
形成该第二金属间介电层于该间隙壁旁。
7.如权利要求6所述的方法，其中该间隙壁上表面切齐该牺牲层上表面。
8.如权利要求6所述的方法，其中该第二金属间介电层上表面切齐该间隙壁以及该牺牲层上表面。
9.如权利要求6所述的方法，另包含：
形成该阻障层以及自由层于该第二金属间介电层及该间隙壁上并填入该凹槽内；
平坦化该自由层以及该阻障层；
形成上电极层于该第二金属间介电层、该阻障层以及该自由层上；以及
图案化该上电极层以形成第二磁性隧穿结。
10.如权利要求9所述的方法，其中该自由层上表面切齐该阻障层以及该第二金属间介电层上表面。
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