CN111128858A

CN111128858A - 半导体结构的制造方法

Info

Publication number: CN111128858A
Application number: CN201911044092.2A
Authority: CN
Inventors: 李佳恩; 黄柏瑜; 林诗哲; 王朝勋; 赵高毅; 王美匀; 张峰瑜
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-10-31
Filing date: 2019-10-30
Publication date: 2020-05-08
Also published as: US20220139828A1; TW202018832A; US20200135641A1; US20240355730A1; US12057392B2; US11227830B2

Abstract

提供利用双电阻率导电材料形成垂直传导和横向传导的低成本电阻器结构的方法。使用单个沉积工艺步骤将双电阻率导电材料沉积于介电层的开口中。通过以杂质预处理介电材料的一部分来稳定钨的高电阻率β相。介电材料中含有杂质的部分包含横向邻近需要高电阻率β‑W的区域。在后续的钨沉积步骤期间，杂质可能会扩散出来并掺入钨中，借此使金属稳定在高电阻率β‑W相中。在未经杂质预处理的区域中，β‑W转变为钨的低电阻率α相。

Description

半导体结构的制造方法

技术领域

本发明实施例涉及半导体制造技术，特别涉及具有不同电阻的导电部件。

背景技术

通过半导体技术的创新，例如多重图案化以减少部件(例如线、间隔和孔)的最小尺寸、三维(three-dimensional，3D)晶体管(例如鳍式场效晶体管(fin field-effecttransistor，FinFET))和更多互连层，半导体产业持续增加集成电路(integratedcircuits，IC)中的电子组件(例如晶体管、二极管、电阻器、电容器等)和互连部件(例如接触件、导孔(vias)、线、焊垫(bond pads)等)的密度。增加组件密度的另一种方法是将电子组件嵌入堆叠于半导体基底之上的互连系统。这些创新中的多者提升集成电路的效能和功能，但代价是较高的工艺复杂度和工艺成本。对于保持集成电路市场的指数增长而言，由于此指数增长是通过降低每个功能的成本而不损害效能来推动的，每片晶圆成本的增加提出了新的挑战。

发明内容

根据一些实施例提供半导体结构的制造方法。此方法包含沉积介电层；在介电层上方形成遮罩，此遮罩具有第一开口露出介电层的第一区；将杂质布植至介电层的第一区中；在介电层中形成第二开口和第三开口，第二开口位于第一区，第三开口位于第二区；以及在第二开口和第三开口中沉积金属层，其中第二开口中的金属层形成第一导电元件且第三开口中的金属层形成第二导电元件。

根据另一些实施例提供半导体结构的制造方法。此方法包含沉积介电层；在介电层中形成第一开口；将杂质掺入介电层中；在介电层中形成第二开口；以及在第一开口和第二开口中形成金属层，其中沿着第一开口的侧壁掺入杂质，其中第一开口中的金属层形成第一导电元件且第二开口中的金属层形成第二导电元件。

根据又另一些实施例提供半导体结构。此半导体结构包含在基底上的介电层；延伸穿过介电层的第一导电元件；以及延伸穿过介电层的第二导电元件，其中第一导电元件包含第一金属的α相金属且第二导电元件包含第一金属的β相金属，其中相较于邻近第一导电元件的介电层，邻近第二导电元件的介电层包含较高浓度的杂质。

附图说明

通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。

图1至9根据一些实施例示出在形成具有不同电阻的接触件的过程中各个中间阶段的剖面示意图。

图10至17根据一些实施例示出具有不同电阻的接触件的制造过程中各个中间阶段的剖面示意图。

图18A、18B、19A和19B根据一些实施例示出在互连系统的层间介电层中形成的横向传导电阻器结构的剖面示意图和平面概略图。

附图标记说明：

11～接触蚀刻停止层；

21～蚀刻停止层；

50～半导体基底；

54～源极/漏极区；

58～鳍片；

60～鳍式场效晶体管装置；

62～浅沟槽隔离区；

64～导电栅极层；

66～栅极介电层；

68～栅极结构；

70～下层间介电质；

72～间隔物；

73～金属栅极接触插塞开口；

74～源极/漏极接触插塞；

75～金属栅极接触插塞；

76～第一层间介电质；

78～第二层间介电质；

80～上层间介电质；

82～图案化的遮罩；

83～遮罩；

84、92～杂质；

85～接触导孔开口；

88～低电阻源极/漏极接触导孔；

89～高电阻源极/漏极接触导孔；

90、91～开口；

94～横向传导高电阻结构；

108～M₁线；

110～第一金属间介电层；

111～蚀刻停止层。

具体实施方式

以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考数字及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。

此外，本文可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。

本发明实施例描述导电结构的实施例，包含导电材料的高电阻率相或导电材料的低电阻率相。在一些实施例中，可以利用在此描述的方法，使得使用相同的沉积工艺步骤同时形成两种类型的结构。可以通过在沉积导电材料之前进行的预处理工艺来控制导电材料的相，其中预处理工艺降低导电材料中的相变，借此使导电材料处于高电阻率相。

在一些实施例中，用于同时形成导电材料的双电阻率相的方法可以应用于形成具有实质上不同的电阻(R_c)的接触件。本发明实施例在接触件的背景下说明此应用，电流可以经由这些接触件在鳍式场效晶体管(鳍状3D金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors，MOSFET))的源极/漏极电极和金属-1(metal-1，M₁)线之间垂直流动。通常而言，接触件是指包含一或多个垂直传导部件的导电路径，此垂直传导部件将形成于半导体基底中的电子装置的电极物理性和电性连接至接触件之上的互连结构的导电元件。范例接触件的垂直传导部件嵌入(inlaid)绝缘层中，称为层间介电(interlayer dielectric，ILD)层并介于鳍式场效晶体管和M₁线之间。具有高电阻的接触件可以作为与各个电极串联连接的电阻器组件，而具有低电阻的接触件可用于如电路设计指定的经由集成电路的多层(multilevel)互连系统将电极直接连接至其他电子装置、电源供应或信号线。

虽然同时形成双电阻率导电材料的方法的各面向是在接触件将鳍式场效晶体管装置的源极/漏极电极连接至范例多层互连系统的M₁线的背景下讨论，但其他实施例可以使用其他导电结构、其他电子装置和其他多层互连系统来利用本发明实施例的各面向。此外，一些实施例可以分别形成具有高电阻和低电阻的导电结构(例如接触件、线等)，而不是同时形成。

图1～9根据一些实施例示出在形成具有不同电阻的接触件的过程中各个中间阶段的剖面示意图。先参照图1，示出鳍式场效晶体管装置60形成为从半导体基底50突出的半导体突起(又称为鳍片)58的鳍状条，称为半导体鳍片。如图1所示的基底50可以是半导体基底，例如块体(bulk)半导体、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基底或类似的材料，其可以被掺杂(例如以p型或n型掺质)或不掺杂。基底50可以是晶圆，例如硅晶圆。通常而言，绝缘体上覆半导体基底是在绝缘层上形成的半导体材料层。举例来说，绝缘层可以是埋藏氧化物(buried oxide，BOX)层、氧化硅层或类似的膜层。绝缘层设置在通常为硅或玻璃基底的基底上。也可以使用其他基底，例如多层或梯度变化的(gradient)基底。在一些实施例中，基底50的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。

图1所示的剖面是沿着鳍片58的纵轴截取，鳍片58的纵轴方向平行于鳍式场效晶体管装置60的源极/漏极区54之间的电流流动方向。可以通过任何合适的方法将鳍片(例如鳍片58)图案化。举例来说，鳍片的图案化可以使用一或多种光刻工艺，包含双重图案化或多重图案化工艺，借此允许形成的图案的例如节距(pitches)小于使用单一、直接光刻工艺可获得的节距。举例来说，在一实施例中，可以使用间隔物影像转移(spacer imagetransfer，SIT)双重图案化技术。在间隔物影像转移技术中，使用光刻工艺在基底上方形成牺牲层，并将牺牲层图案化以形成心轴(mandrels)。使用自对准工艺在心轴旁边形成间隔物。然后移除牺牲层，接着以剩余的间隔物作为硬遮罩来将鳍片图案化。虽然图1示出单个鳍片58，但基底50可以包含任何数量的鳍片。

沿着鳍片58的两侧壁形成的浅沟槽隔离(shallow trench isolation，STI)区62如图1所示。浅沟槽隔离区62的形成可以通过沉积一或多种介电材料(例如氧化硅)以完全填充鳍片周围的沟槽，然后凹蚀介电材料的顶表面。浅沟槽隔离区62的介电材料的沉积可以使用高密度等离子体化学气相沉积(high density plasma chemical vapordeposition，HDP-CVD)、低压化学气相沉积(low-pressure CVD，LPCVD)、次大气压化学气相沉积(sub-atmospheric CVD，SACVD)、可流动式化学气相沉积(flowable CVD，FCVD)、旋转涂布(spin-on)及/或类似的工艺或前述的组合。在沉积之后，可以进行退火工艺或固化(curing)工艺。在一些实施例中，浅沟槽隔离区62可以包含衬层(liner)，例如通过使硅表面氧化而成长的热氧化物衬层。举例来说，凹蚀工艺可以使用平坦化工艺(例如化学机械研磨(chemical mechanical polish，CMP))，随后是选择性蚀刻工艺(例如湿式蚀刻、干式蚀刻或前述的组合)，其可以凹蚀浅沟槽隔离区62中的介电材料的顶表面，使鳍片58的上部从周围的绝缘浅沟槽隔离区62突出。在一些实施例中，还可以通过平坦化工艺移除用于形成鳍片58的图案化硬遮罩。

在一些实施例中，图1所示的鳍式场效晶体管装置60的栅极结构68是高介电常数金属栅极(high-k,metal gate，HKMG)栅极结构，其可以使用取代栅极工艺流程来形成。在取代栅极工艺流程中，HKMG栅极结构68取代牺牲虚设栅极结构(未示出)。在形成浅沟槽隔离区62之后，使用适当的沉积技术按序沉积虚设栅极介电层(例如氧化硅、氮化硅或类似的材料)和虚设栅极层(例如非晶硅、多晶硅或类似的材料)，沉积技术例如化学气相沉积、等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)、原子层沉积(atomic layerdeposition，ALD)、等离子体增强原子层沉积(plasma-enhanced ALD，PEALD)或类似的沉积技术、或通过半导体表面的热氧化、或前述的组合。可以将虚设栅极材料平坦化(例如通过化学机械研磨)，并且在平坦化之后，可以在虚设栅极层上方形成硬遮罩层(例如氮化硅、碳化硅或类似的材料)，硬遮罩层的形成使用例如化学气相沉积、物理气相沉积(physicalvapor deposition，PVD)、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积、类似的沉积技术或前述的组合。然后，使用适当的光刻和蚀刻技术(例如反应离子蚀刻(reactive ion etching，RIE))将硬遮罩图案化并将图案转移至虚设栅极介电质和虚设栅极材料，借此形成包含虚设栅极介电质、虚设栅极和硬遮罩的虚设栅极结构。虚设栅极结构可以形成于鳍片58的侧壁和顶部旁边，其中鳍片58突出于浅沟槽隔离62上方，且虚设栅极结构延伸至鳍片58之间的浅沟槽隔离区62的表面上方。

在一些实施例中，鳍式场效晶体管60的源极/漏极区54和间隔物72可以形成为与虚设栅极结构自对准。可以在将虚设栅极结构图案化之后形成间隔物72。间隔介电层的沉积可以使用任何适当的沉积技术(例如化学气相沉积、原子层沉积、物理气相沉积、类似的沉积技术或前述的组合)，且间隔介电层可以包含一或多种介电质，例如氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮化硅、类似的材料或前述的组合。非等向性(anisotropic)蚀刻工艺从虚设栅极结构的顶部上方移除间隔介电层，使间隔物72沿着虚设栅极结构的侧壁横向延伸至鳍片表面的一部分上(如图1右侧所示)或延伸至浅沟槽隔离介电质的表面上(如图1左侧所示)。

源极/漏极区54是与半导体鳍片58直接接触的半导体区。在一些实施例中，源极/漏极区54可以包含重掺杂区和相对轻掺杂的漏极延伸区(lightly-doped drainextensions或LDD区)。通常而言，使用间隔物72将重掺杂区与虚设栅极结构隔开，其中可以在形成间隔物72之前形成LDD区，因此LDD区延伸至间隔物72下方，并且在一些实施例中，LDD区进一步延伸至虚设栅极结构下方的半导体的一部分。举例来说，LDD区的形成可以通过使用离子布植工艺来布植掺质(例如As、P、B、In或类似的掺质)。

源极/漏极区54可以包含外延成长区。举例来说，在形成LDD区之后，可以形成间隔物72，随后，可以通过先蚀刻鳍片以形成凹槽，然后通过选择性外延成长(selectiveepitaxial growth，SEG)工艺在凹槽中沉积结晶半导体材料来形成与间隔物72自对准的重掺杂源极/漏极区，其中结晶半导体材料可以填充凹槽且通常延伸至鳍片的原表面之外，以形成凸起的源极-漏极结构，如图1所示。材料可以是元素(例如Si、Ge或类似的材料)或合金(例如Si_1-xC_x、Si_1-xGe_x或类似的材料)。选择性外延成长工艺可以使用任何合适的外延成长方法(例如气相/固相/液相外延(vapor/solid/liquid phase epitaxy，VPE、SPE、LPE)、金属有机化学气相沉积(metal-organic CVD，MOCVD)、分子束外延(molecular beamepitaxy，MBE)或类似的工艺。可以在选择性外延成长期间原位(in situ)、通过在选择性外延成长之后进行离子布植工艺或前述的组合，将高剂量(例如约10¹⁴cm^-2至10¹⁶cm^-2)的掺质导入重掺杂源极/漏极区54中。

沉积第一层间介电质(图1中的第一层间介电质(ILD₁)76)以填充多个虚设栅极结构(未示出)之间以及鳍片58的突出于浅沟槽隔离62上方的多个部分之间的空间。在一些实施例中，在沉积第一层间介电质76之前，可以使用适当的沉积技术(例如化学气相沉积、物理气相沉积、原子层沉积、等离子体增强化学气相沉积、等离子体增强原子层沉积或类似的沉积技术)来沉积适当介电质(例如氮化硅、碳化硅、类似的材料或前述的组合)的接触蚀刻停止层(contact etch stop layer，CESL)11。可以进行平坦化工艺(例如化学机械研磨)以从虚设栅极上方移除多余的第一层间介电质76和任何剩余的硬遮罩材料以形成顶表面，其中露出虚设栅极材料的顶表面，并且此顶表面可以与第一层间介电质76和间隔物72的顶表面大致上共平面(在工艺变异内)。在露出虚设栅极结构的顶表面之后，可以使用一或多种蚀刻技术(例如湿式蚀刻、干式蚀刻或前述的组合)移除虚设栅极结构，借此在各自的间隔物72之间形成凹槽，在凹槽中形成取代栅极结构，如下所述。

在图1中，示出包含栅极介电层66和导电栅极层64的HKMG栅极结构68填充这些凹槽。按序沉积取代栅极介电层66和取代导电栅极层64以填充凹槽。根据一些实施例，栅极介电层66可以包含一或多种介电材料，介电材料包含高介电常数介电质。高介电常数介电质的范例包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及前述的组合的硅酸盐或氧化物。栅极介电层66的形成可以使用任何合适的沉积技术，例如化学气相沉积、远程等离子体化学气相沉积(remote plasma CVD，RPCVD)、分子束沉积(molecular beam deposition，MBD)、原子层沉积或类似的沉积技术。

在一些实施例中，导电栅极层64可以是多层金属栅极堆叠，其包含按序形成于栅极介电层66顶部上的阻障层、一或多个功函数层和栅极填充层。用于阻障层的范例材料包含TiN、TaN、Ti、Ta、类似的材料或前述的多层组合。用于功函数层的范例材料包含用于p型金属氧化物半导体(pMOS)晶体管的TiN、TaN、Ru、Mo、Al、以及用于n型金属氧化物半导体(nMOS)晶体管的Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。填充凹槽的剩余部分的栅极填充层可以包含金属，例如Cu、Al、W、Co、Ru、类似的材料、前述的组合或前述的多层结构。导电栅极层64的形成可以使用化学气相沉积、远程等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体增强原子层沉积、电镀(electroplating，ECP)、无电镀(electroless plating)或类似的工艺。

可以使用例如化学机械研磨工艺从第一层间介电质76的顶表面上方移除栅极层(又称为导电栅极层)64和栅极介电层66的多余部分。如图1所示，所得到的结构可以是大致上共平面的表面，其包含第一层间介电质76的露出顶表面、间隔物72以及嵌入各个间隔物72之间的HKMG栅极层(又称为栅极介电层和导电栅极层)66和64的剩余部分。举例来说，如图1右侧所示的范例HKMG栅极结构68(见于鳍片58的顶部上)延伸至鳍片58的突出于浅沟槽隔离62之上的部分上方并沿着此部分的侧壁延伸。如图1左侧所示的范例HKMG栅极结构68延伸至浅沟槽隔离区62上方，例如位于相邻鳍片之间。栅极(又称为导电栅极层)64的顶部可以高于鳍片58约10纳米至约35纳米。

如图1所示，可以在第一层间介电质76上方沉积第二层间介电质(图1中的第二层间介电质(ILD₂)78)。在一些实施例中，形成第一层间介电质76和第二层间介电质78的绝缘材料可以包含氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicateglass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)、低介电常数(lowdielectric constant，low-k)介电质，例如氟硅酸盐玻璃(fluorosilicate glass，FSG)、碳氧化硅(SiOCH)、掺杂碳的氧化物(carbon-doped oxide，CDO)、可流动的氧化物、多孔氧化物(例如干凝胶(xerogels)/气凝胶(aerogels))、类似的材料或前述的组合。可以使用任何合适的方法来沉积用于形成第一层间介电质76和第二层间介电质78的介电材料，例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积、可流动式化学气相沉积、旋转涂布及/或类似的方法、或前述的组合。在一些实施例中，可以使用平坦化工艺(例如化学机械研磨)来平坦化第二层间介电层78。第二层间介电质78的最终厚度可以为约5纳米至约25纳米。可选地，可以在形成第二层间介电质78之前，在第一层间介电质76上方形成蚀刻停止层，并且可以在蚀刻停止层上方形成第二层间介电质78。

根据一些实施例，第一层间介电质76和第二层间介电质78统称为下层间介电质(lower interlayer dielectric，ILD_L)70。如图1所示，可以通过在半导体鳍片58上方形成延伸穿过下层间介电质70的介电层和接触蚀刻停止层11的源极/漏极接触插塞74来形成与鳍式场效晶体管60的源极/漏极区54的电性连接。在一些实施例中，可以将源极/漏极接触插塞74嵌入下层间介电质70和接触蚀刻停止层11中，通过使用适当的光刻和蚀刻技术将延伸穿过下层间介电质70的介电层和接触蚀刻停止层11的源极/漏极接触插塞开口(未示出)图案化，以导电材料填充开口，以及通过适当的回蚀刻技术从表面移除多余的导电材料，如以下更详细描述的。应理解的是，可以使用相同的工艺步骤同时形成到其他装置电极的电性连接。

用于源极/漏极接触插塞的开口的形成可以通过先形成图案化的遮罩层(例如图案化的光刻胶层(未示出))，以在后续形成源极/漏极接触插塞74的位置露出下层间介电质70的表面的一部分。然后，可以使用蚀刻工艺从未被图案化的遮罩覆盖的区域选择性地移除下层间介电质70和接触蚀刻停止层11。在一些实施例中，可以在两个连续阶段进行蚀刻工艺。在第一阶段中，可以使用非等向性蚀刻工艺(例如非等向性反应离子蚀刻)来选择性地移除下层间介电质70(对接触蚀刻停止层11有选择性)，以露出接触蚀刻停止层11的一部分。在蚀刻工艺的第二阶段期间，蚀刻剂可以切换为选择性地移除接触蚀刻停止层11(对接触蚀刻停止层11下方的半导体有选择性)，以露出源极/漏极区54的一部分。可以使用其他蚀刻方法。

在一些实施例中，可以在用于源极/漏极接触插塞74的开口中形成保形(conformally)沉积的导电衬层(未示出)。导电衬层包含阻障金属，其用于减少源极/漏极接触插塞74的导电填充材料向外扩散进入周围的介电材料中，并且在一些实施例中，以改善在用于形成导电源极/漏极接触插塞74的后续工艺步骤中沉积的导电填充材料的粘着性。在一些实施例中，衬层可以包含两个阻障金属层。第一阻障金属接触源极/漏极区54中的半导体材料，并且随后可以与源极/漏极区54中的重掺杂半导体化学反应以形成金属硅化物区(未示出)，金属硅化物区与半导体形成低电阻欧姆接触。举例来说，如果源极/漏极区54中的重掺杂半导体是Si或Si_xGe_1-x，则第一阻障金属可以包含的金属例如为Ti、Ni、Pt、Co、其他合适的金属或前述的合金，其与Si或Si_xGe_1-x反应以形成导电金属硅化物。导电衬层的第二阻障金属层可以额外包含其他金属(例如TiN、TaN、Ta、其他合适的金属或前述的合金)。可以使用任何合适的沉积技术(例如化学气相沉积、原子层沉积、等离子体增强原子层沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、无电镀、类似的工艺或前述的任意组合)在导电衬层上方沉积导电填充材料(例如W、Ru、Co、Ni、Al、Cu、前述的合金、前述的组合或类似的材料)以填充源极/漏极接触插塞的开口。接着，可以使用平坦化工艺(例如金属化学机械研磨)从第二层间介电质78的表面上方移除所有导电材料的多余部分。所得到的嵌入下层间介电质70中的导电插塞是如图1所示的源极/漏极接触插塞74。

如下所述，源极/漏极接触插塞74形成两个垂直传导部件中的第一个，垂直传导部件在源极/漏极电极(又称为源极/漏极区)54和随后形成的M₁线之间提供导电路径。源极/漏极接触的第二垂直传导部件，称为源极/漏极接触导孔，形成为垂直相邻于各自的源极/漏极接触插塞74，并嵌入在下层间介电质70上方的上层间介电质(upper interlayerdielectric，ILD_U)中，如下所述。源极/漏极接触导孔可以具有高电阻或低电阻，其取决于源极/漏极接触导孔是否位于暴露于预处理工艺的区域内。

现在参照图2，可以在平坦化的顶表面上方连续形成一或多个绝缘层。平坦化的顶表面包含绝缘部分(例如第二层间介电质78)和导电部分(例如源极/漏极接触插塞74)。在一些实施例中，可以在表面上方沉积蚀刻停止层(etch stop layer，ESL)21，并且在蚀刻停止层21上方形成上层间介电质80。蚀刻停止层21可以包含一或多个绝缘体，例如SiN、SiCN、SiOC、AlN、AlO、前述的组合或类似的材料，蚀刻停止层21的厚度为约8纳米至约20纳米，蚀刻停止层21的形成使用适当的沉积技术，例如原子层沉积、等离子体增强原子层沉积、等离子体增强化学气相沉积及/或类似的工艺、或前述的组合。用于形成上层间介电质80的材料和工艺可以类似于在用于形成下层间介电质70的介电层的内文所描述的材料和工艺。

现在参照图3，根据一些实施例，在上层间介电质80上方形成具有开口81的图案化的遮罩82(例如图案化的光刻胶层)。如以下更详细讨论的，将在特定区域中形成高电阻源极/漏极接触导孔，在所述区域中，上层间介电质已暴露于在沉积用于源极/漏极接触导孔的导电材料之前所进行的预处理工艺步骤。在沉积用于源极/漏极接触导孔的导电材料之前，预处理工艺在上层间介电质80中掺入杂质，其中杂质会阻止导电材料从高阻态转变为低阻态。在一些实施例中，如图3所示，在上层间介电质80上方形成图案化的遮罩82，以露出在后续工艺期间可以形成高电阻源极/漏极接触导孔的区域。在图3中，已使用例如离子布植技术将杂质84掺入上层间介电质80的露出区域中。举例来说，掺入上层间介电质80中的杂质种类可以包含B、C或Ge离子或类似的材料。以约20keV至约55keV的能量布植的总剂量可以是约10¹⁴离子/cm²至约5×10¹⁵离子/cm²。在完成离子布植工艺之后，可以移除图案化的遮罩82，例如通过在氧等离子体中灰化(ashing)光刻胶材料。

图4示出延伸穿过上层间介电质80和蚀刻停止层21以露出接触插塞74的顶表面的接触导孔开口85。可以使用例如适当的光刻和蚀刻(例如非等向性反应离子蚀刻技术)将上层间介电质80的介电层和蚀刻停止层21图案化，以在接触插塞74上方形成接触导孔开口85。用于蚀刻源极/漏极接触导孔开口85的图案化的遮罩(未示出)可以被设计为在上层间介电质80的预处理部分内形成用于高电阻源极/漏极接触导孔的开口。如图4所示，接触导孔开口85的侧壁位于上层间介电质80的预处理区域中。

图5和图6根据一些实施例示出可以同时进行导电材料的沉积和平坦化(如果需要)，导电材料用于形成导电元件(例如低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89)。低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89统称为源极/漏极接触导孔88和89。在图5所示的范例中，举例来说，可以通过选择性化学气相沉积技术在导电接触插塞74上方沉积多晶钨(W)，选择性化学气相沉积技术使用WF₆或WCl₅作为前驱物。也可以使用WF_x或WCl_x类型的其他类似前驱物化学物质。可以在约1托(Torr)至约50托的压力下，以约0.1％至约1.5％的比例，以H₂混合前驱物气体，并且W的形成在约200℃至约400℃的温度下，通过还原反应：WF₆+3H₂→W+6HF或2WCl₅+5H₂→2W+5HCl。在图5所示的实施例中，因为此反应需要通过H₂的离解所形成的氢原子(或氢自由基)，而相对于介电质表面，金属表面有利于发生H₂的离解，所以钨可以大致上选择性地形成于接触插塞74上。

在图5所示的范例中，沉积反应开始产生钨的β相。钨通常以两种结晶形式存在：体心立方(body-centered cubic，BCC)α相(称为α-W)和A15立方相(称为β-W)。相较于高电阻率和相对不稳定的β-W，α相的电阻率低且稳定。随着沉积的进行，钨膜的厚度成长为约5纳米至15纳米，β-W可能转变为钨的稳定低电阻率α相。也可以通过将钨膜退火来引起β-W至α-W的相变。虽然钨的β相在集成电路所经历的典型环境条件下不稳定，但可以通过杂质使β相稳定且通常与α-W共存。钨膜中杂质的物理存在可能会阻碍或减少相变并使β-W稳定在介稳(metastable)态。在图5所示的钨沉积工艺期间，在上层间介电质80已暴露于预处理的区域(如图3所示)中，钨膜被杂质84横向包围。如图5所示，一些杂质84可能会在沉积步骤期间向外扩散并掺入钨膜中。同时，在预处理区域之外，可以形成大致上没有杂质的钨膜。因此，在未暴露于预处理的区域中形成的膜中的钨的相变为低电阻率α-W，而在暴露于预处理的区域中，杂质84阻挡相变并使处于介稳定的高电阻率β-W相的膜中的钨稳定。可以在填充上层间介电质80中的开口并在上层间介电质80的表面上形成多余的钨膜之后完成钨的沉积。

图6根据一些实施例示出已进行平坦化工艺之后的钨膜，以从上层间介电质80的表面移除钨膜的多余材料，借此形成低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89。在一些实施例中，可以进行平坦化技术(例如金属化学机械研磨)以移除上层间介电质80的表面上的任何多余的导电材料，借此形成嵌入上层间介电质80中的低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89。低电阻源极/漏极接触导孔88包含稳定的低电阻率α-W相，而高电阻源极/漏极接触导孔89包含介稳的高电阻率(ρ)β-W相(通过杂质84稳定)。在一些实施例中，α-W的体心立方单位晶格(unit cell)具有约3.15埃

的晶格常数和约3微欧姆·公分(μΩ·cm)至约6μΩ·cm的低电阻率，而β-W相的立方A15单位晶格具有约

的晶格常数和约110μΩ·cm至约350μΩ·cm的较高电阻率。

图7和图8示出可用于形成金属栅极接触插塞75的工艺流程，金属栅极接触插塞75连接至形成于浅沟槽隔离区62上方的HKMG栅极结构68的导电栅极层64。先参照图7，示出金属栅极接触插塞开口73延伸穿过上层间介电质80、蚀刻停止层21和下层间介电质70的介电膜，以露出形成于浅沟槽隔离区62上方的HKMG栅极结构68的导电栅极层64的顶表面的一部分。通常而言，在隔离区(例如浅沟槽隔离区62)上方形成与金属氧化物半导体场效晶体管(例如鳍式场效晶体管60)的栅极电极的接触件。可以利用非等向性反应离子蚀刻来移除在导电栅极层64的一部分上方的由遮罩83露出的上层间介电质80、蚀刻停止层21和下层间介电质70的介电材料，遮罩83使用例如图案化的光刻胶层。蚀刻工艺可以包含数个步骤，其中在每个步骤中，可以根据不同介电材料的化学性质来切换蚀刻剂。举例来说，可以使用三步蚀刻顺序，其中在第一步骤中，可以使用蚀刻停止层21作为停止层来移除上层间介电质80；在第二步骤中，可以调整蚀刻时间以移除蚀刻停止层21；以及在第三步骤中，可以使用导电栅极层64作为停止层来移除下层间介电质70。在完成蚀刻工艺之后，遮罩83的移除可以使用例如氧等离子体灰化技术以移除光刻胶层。

在图8中，通过以导电材料填充金属栅极接触插塞开口73，并通过适当的平坦化技术(例如金属化学机械研磨)从表面移除多余的导电材料来形成金属栅极接触插塞75。在一些实施例中，可以在金属栅极接触插塞开口73中形成保形沉积的导电衬层。导电衬层包含阻障金属(例如TiN、TaN、Ta、其他合适的金属或前述的合金)，其用于降低金属栅极接触插塞75的导电填充材料向外扩散到周围的介电材料中。可以使用任何合适的沉积技术(例如化学气相沉积、原子层沉积、等离子体增强原子层沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、无电镀、类似的工艺或前述的任意组合)在导电衬层上方沉积导电填充材料(例如W、Ru、Co、Ni、Al、Cu、前述的合金、前述的组合或类似的材料)以填充金属栅极接触插塞开口73。接着，可以使用平坦化工艺(例如金属化学机械研磨)从上层间介电质80的介电质表面上方移除导电材料的多余部分。在完成平坦化步骤之后，在工艺变异内，上层间介电质80的顶表面、金属栅极接触插塞75的顶表面和双电阻源极/漏极接触导孔(又称为低电阻源极/漏极接触导孔和高电阻源极/漏极接触导孔)88和89的顶表面大致上彼此共平面。在一些实施例中，可以在形成双电阻源极/漏极接触导孔88和89之后形成金属栅极接触插塞75，如前所述。然而，应理解的是，在一些其他实施例中，可以在形成双电阻源极/漏极接触导孔88和89之前，使用类似材料和工艺技术形成金属栅极接触插塞75。

图9根据一些实施例示出连接到M₁线108的源极/漏极接触导孔88和89以及金属栅极接触插塞75。金属1互连层的形成可以通过先在蚀刻停止层111上方沉积一或多个介电层，例如蚀刻停止层111和第一金属间介电(first intermetal dielectric，IMD₁)层110。蚀刻停止层111和第一金属间介电层110的形成可以使用类似于用于蚀刻停止层21和上层间介电质80的工艺和材料，参照图2的描述。可以使用适当的光刻和蚀刻技术(例如采用碳氟化学物质的非等向性反应离子蚀刻)将第一金属间介电层110图案化，以形成用于M₁线的开口。用于M₁线的开口可以是纵向沟槽，其延伸穿过第一金属间介电层110以露出源极/漏极接触导孔88和89以及金属栅极接触插塞75的顶部导电表面。蚀刻技术可以利用多个步骤。举例来说，第一主蚀刻步骤可以移除第一金属间介电层110的介电材料的一部分并停在蚀刻停止层111上。然后，可以切换蚀刻剂以移除蚀刻停止层111的介电材料。也可以使用多个遮罩。

可以沉积一或多种导电材料以填充如图9所示的形成M₁线108的沟槽。开口可以先衬以导电扩散阻障材料，然后在导电扩散阻障衬层上方填充导电填充材料。在一些实施例中，可以在导电扩散阻障衬层上方沉积薄的导电晶种层，以帮助启动电镀沉积步骤，其以导电填充材料填充开口。导电扩散阻障衬层可以包含TaN、Ta、TiN、Ti、Co、类似的材料或前述的组合的一或多层。导电填充层可以包含金属，例如Cu、Al、W、Co、Ru、类似的材料、前述的组合或前述的多层结构。用于形成M₁线108的导电材料的沉积可以通过任何合适的方法，例如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、等离子体增强原子层沉积、电镀、无电镀或类似的工艺。在一些实施例中，导电晶种层可以是与导电填充层相同的导电材料，并且导电晶种层的沉积可以使用适当的沉积技术(例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积、物理气相沉积或类似的工艺)。

可以通过平坦化工艺(例如化学机械研磨工艺)移除在开口以外的第一金属间介电质110上方的任何多余的导电材料，借此形成第一金属间介电质110的介电质区域的顶表面，此顶表面大致上与M₁108的导电区域的顶表面共平面。

如本文所讨论的，本发明实施例的方法可以利用例如单个钨沉积工艺步骤，通过对上层间介电质80的一部分进行预处理以形成双电阻源极/漏极接触导孔88和89，所述上层间介电质80的一部分包含指定为高电阻源极/漏极接触导孔89的区域。预处理通过利用遮罩层(例如图案化的光刻胶层)将杂质掺入选择区域的上层间介电质80中。在形成接触导孔开口(见图3)之前，使用图案化的光刻胶遮罩82将用于形成如图6～9所示的高电阻源极/漏极接触导孔89的杂质84布植至上层间介电质80中。在以下更详细描述的一些其他实施例中，在通过将上层间介电质80在选定区域暴露于等离子体之后，其中选定区域包含未受遮罩层(例如图案化的光刻胶层)保护的接触导孔开口，将来自等离子体的杂质离子布植至上层间介电质80中。

图10～17根据另一实施例示出具有不同电阻的接触件的制造过程中各个中间阶段的剖面示意图。以下参照图10～17描述的工艺采用类似于以上参照图2讨论的起始结构。因此，在进行以上参照图1和图2讨论的工艺之后，可以如图10～17所示继续进行此工艺。现在参照图10，可以使用适当的光刻和蚀刻技术将未被图案化的上层间介电质80(如图2所示)图案化以形成开口90。举例来说，遮罩层(例如图案化光刻胶层，未示出)可用于露出和蚀刻在接触插塞74上方的上层间介电质80的一部分。使用适当的蚀刻剂的适当的蚀刻工艺(例如非等向性反应离子蚀刻)可以移除上层间介电质80的介电材料以露出蚀刻停止层21的顶表面，如图10所示。

在图11中，进行预处理工艺，其中使用图案化的遮罩82(类似于图3所示的用于预处理工艺的图案化的遮罩82)，可以经由露出表面和开口90将杂质92掺入上层间介电质80的选定部分中。如图11所示，图案化的遮罩82可以露出指定用于高电阻接触导孔的区域并保护指定用于在后续工艺步骤中形成的低电阻源极/漏极接触导孔的区域。通过将图案化的顶表面暴露于等离子体约80秒至约200秒的时间，将杂质92从直接等离子体(或远程等离子体)导入上层间介电质80的露出区域(未被图案化的遮罩82覆盖)。掺入上层间介电质80中的杂质92的总剂量可以为约10¹⁴离子/cm²至约5×10¹⁵离子/cm²，其位于上层间介电质80中的露出的顶部介电质表面和露出的开口90的侧壁附近。举例来说，等离子体可以包含在约0.7托至约2.5托的压力和约120℃至200℃的温度下，N₂与H₂的比例为约2：3至约7：3的N₂与H₂的混合物。使用的射频(RF)功率可以是约2kW至约5kW。

如图12所示，在预处理之后，可以移除图案化的遮罩82，并且上层间介电质80可以作为遮罩，以在开口90的底部蚀刻一部分露出的蚀刻停止层21(见图10)。选择性地移除用于蚀刻停止层21的介电材料(对用于上层间介电质80的介电材料有选择性)的蚀刻剂可用于延伸开口90(如图10所示)以形成开口91，借此露出接触插塞74的顶表面和下层间介电质70的表面的一部分。

现在参照图13和图14，可以使用类似于用于形成源极/漏极接触导孔88和89的材料和工艺来形成嵌入上层间介电质80的导电元件(例如低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89)，参照图5和图6所述。

在图15中，形成金属栅极接触插塞开口73。图16示出金属栅极接触插塞75连接到形成于浅沟槽隔离区62上方的HKMG栅极结构68的导电栅极层64。用于形成金属栅极接触插塞开口73(如图15所示)的工艺和材料可以类似于参照图7和图8的金属栅极接触插塞75(如图16所示)的工艺和材料。图17示出连接M₁线108的源极/漏极接触导孔88和89以及金属栅极接触插塞75，M₁线108嵌入形成于上层间介电质80上方的一或多个介电层(例如蚀刻停止层111和蚀刻停止层111上方的第一金属间介电层110)中。图17中设置于上层间介电质80上方的结构，金属栅极接触插塞75以及源极/漏极接触导孔88和89的形成可以使用的工艺和材料类似于参照图9描述的工艺和材料。

以上参照图1至图17所示的低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89的制造是同时形成双电阻垂直传导连接器的方法的一些实施例，此方法通过单个沉积工艺形成接触导孔88和89的双电阻率导电材料。高电阻接触导孔89可用于在第一金属化层M₁下方的层间介电层中建构垂直传导电阻器组件。然而，应理解的是，可以使用类似的技术来形成位于不同层(例如金属化层M₂～M_n)的双电阻垂直传导结构。

以上参照图1至图17所示的低电阻源极/漏极接触导孔88和高电阻源极/漏极接触导孔89使用稳定的低电阻率α-W相和经稳定的高电阻率β-W相，其是通过以杂质预处理选择的位置来稳定高电阻率β-W相，使用单个沉积工艺同时沉积α-W相和β-W相。图1至图17中的说明描绘工艺流程，其中选择性化学气相沉积技术已用于在金属表面(例如源极/漏极接触插塞74的表面)上选择性沉积钨，并通过掺入从周围预处理的介电材料向外扩散的杂质来稳定垂直成长的β-W膜。然而，可理解的是，可以使用任何其他合适的沉积技术，例如原子层沉积、物理气相沉积、电镀或前述的组合。

用于在介电质表面上方形成高电阻材料的技术(如上所述)可用于形成横向传导电阻器结构，例如横向传导高电阻结构94，如图18A至19B所示。

图18A和18B示出横向传导高电阻结构94的平面概略图和剖面示意图，横向传导高电阻结构94的形成使用通过离子布植将杂质84掺入上层间介电质80中，其类似于图9所述的形成垂直传导的高电阻源极/漏极接触导孔89的方法。图19A和19B示出另一横向传导高电阻结构94。在图19A和19B中，使用掺入上层间介电质80的杂质92使横向传导的高电阻结构94稳定，杂质92的掺入是通过将上层间介电质80暴露于包含杂质物质的等离子体中，类似于图17所述的使垂直传导的高电阻源极/漏极接触导孔89稳定的方法。在图18A和19A所示的各个平面图中以虚线A-A’表示电流，图18B和19B示出的剖面是沿着平行于电流的纵轴获取。

图18A至19B所示的横向传导高电阻结构94可用于建构横向传导电阻器组件，类似于使用图9和图17所示的高电阻接触导孔89所建构的垂直传导电阻器组件。

在本发明实施例中描述的实施例可用于以单个沉积工艺形成两种类型的导电材料(例如金属(例如钨)的稳定低电阻率α相和金属(例如钨)的经稳定高电阻率β相)，借此避免与额外的沉积和额外的平坦化工艺步骤相关的成本。本发明实施例描述的方法包含利用高电阻率β-W在集成电路中形成低成本电阻器组件。本发明实施例描述垂直传导电阻器结构和横向传导电阻器结构的范例。

在一实施例中，一种半导体结构的制造方法，此方法包含沉积介电层；在介电层上方形成遮罩，此遮罩具有第一开口露出介电层的第一区；将杂质布植至介电层的第一区中；在介电层中形成第二开口和第三开口，第二开口位于第一区，第三开口位于第二区；以及在第二开口和第三开口中沉积金属层，其中第二开口中的金属层形成第一导电元件，且第三开口中的金属层形成第二导电元件。在一实施例中，杂质包含B、C或Ge。在一实施例中，杂质的剂量在10¹⁴离子/cm²至5×10¹⁵离子/cm²。在一实施例中，杂质避免金属层的材料改变相。在一实施例中，第一导电元件包含β相金属且第二导电元件包含α相金属。在一实施例中，在形成第二开口和第三开口之前进行杂质的布植。在一实施例中，第一导电元件包含横向传导电阻器。

在一实施例中，一种半导体结构的制造方法，此方法包含沉积介电层；在介电层中形成第一开口；将杂质掺入介电层中；在介电层中形成第二开口；以及在第一开口和第二开口中形成金属层，其中沿着第一开口的侧壁掺入杂质，其中第一开口中的金属层形成第一导电元件，且第二开口中的金属层形成第二导电元件。在一实施例中，在掺入杂质之前进行第一开口的形成。在一实施例中，杂质减少第一开口中的金属层从β相金属转变为α相金属，且金属层在第二开口中的形成会形成α相金属。在一实施例中，第一导电元件形成垂直电阻器。在一实施例中，第一导电元件形成横向电阻器。在一实施例中，同时进行第一开口的形成和第二开口的形成。在一实施例中，此方法还包含：在布植杂质之前，在第二开口上方形成遮罩；以及在布植杂质之后移除遮罩。在一实施例中，杂质包含B、C或Ge，杂质的剂量为10¹⁴离子/cm²至5×10¹⁵离子/cm²。

在一实施例中，半导体结构包含在基底上的介电层；延伸穿过介电层的第一导电元件；以及延伸穿过介电层的第二导电元件，其中第一导电元件包含第一金属的α相金属且第二导电元件包含第一金属的β相金属，其中相较于邻近第一导电元件的介电层，邻近第二导电元件的介电层包含较高浓度的杂质。在一实施例中，第一金属包含W。在一实施例中，杂质包含N、H、B、C或Ge。在一实施例中，邻近第二导电元件的杂质的剂量为10¹⁴离子/cm²至5×10¹⁵离子/cm²。在一实施例中，第二导电元件包含电阻器。

以上概述数个实施例的部件，使得发明所属技术领域中技术人员可以更加理解本发明实施例的面向。发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优点。发明所属技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明实施例的构思与范围，且他们能在不违背本发明实施例的构思和范围下，做各式各样的改变、取代和置换。

Claims

1.一种半导体结构的制造方法，包括：

沉积一介电层；

在该介电层上方形成一遮罩，该遮罩具有一第一开口露出该介电层的一第一区；

将多个杂质布植至该介电层的该第一区中；

在该介电层中形成一第二开口和一第三开口，该第二开口位于该第一区，该第三开口位于一第二区；以及

在该第二开口和该第三开口中沉积一金属层，其中该第二开口中的该金属层形成一第一导电元件，且该第三开口中的该金属层形成一第二导电元件。