CN111128855A

CN111128855A - 具有自对准通孔的半导体器件

Info

Publication number: CN111128855A
Application number: CN201910661420.7A
Authority: CN
Inventors: 陈建汉; 邱建智; 梁明中
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-10-31
Filing date: 2019-07-22
Publication date: 2020-05-08
Anticipated expiration: 2039-07-22
Also published as: KR102411268B1; DE102019104627A1; US11502001B2; KR20200050328A; KR20220088658A; US20200135562A1; KR102526311B1; US20250239487A1; TW202025298A; TWI791911B; CN111128855B; US20220285216A1; US12293944B2

Abstract

本公开涉及具有自对准通孔的半导体器件。一种形成半导体器件的方法，包括：在衬底上方形成导电线；在导电线上方形成蚀刻停止层(ESL)，ESL沿着导电线的上表面并且沿着与导电线相邻的第一电介质层的上表面连续延伸，其中，ESL的第一下表面与导电线的上表面接触，ESL的第二下表面与第一电介质层的上表面接触，第一下表面与第二下表面相比更靠近衬底；在ESL上方形成第二电介质层；在第二电介质层中形成开口，该开口暴露ESL的第一部分；移除ESL的第一部分以暴露导电线；以及用导电材料来填充开口以形成通孔。

Description

具有自对准通孔的半导体器件

技术领域

本发明总体涉及具有自对准通孔的半导体器件。

背景技术

由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体工业经历了快速增长。在大多数情况下，集成密度的这种改进来自最小特征尺寸的重复减少，这允许将更多组件集成到给定区域中。随着半导体器件的特征尺寸持续缩小并且集成密度持续增加，半导体制造面临更多挑战。

发明内容

根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在衬底上方形成导电线；在所述导电线上方形成蚀刻停止层(ESL)，所述ESL沿着所述导电线的上表面并且沿着与所述导电线相邻的第一电介质层的上表面连续延伸，其中，所述ESL的第一下表面与所述导电线的上表面接触，并且所述ESL的第二下表面与所述第一电介质层的上表面接触，所述第一下表面与所述第二下表面相比更靠近所述衬底；在所述ESL上方形成第二电介质层；在所述第二电介质层中形成开口，所述开口暴露所述ESL的第一部分；移除所述ESL的第一部分以暴露所述导电线；以及用导电材料来填充所述开口以形成通孔。

根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：在衬底上方的第一电介质层中形成导电线，所述导电线的上表面暴露于所述第一电介质层的上表面；在所述第一电介质层的上表面上选择性地形成第二电介质层，所述第二电介质层的上表面与所述导电线的上表面相比从所述衬底进一步延伸；在所述第二电介质层和所述导电线上方形成第三电介质层；在所述第三电介质层中形成开口，所述开口暴露所述导电线的上表面的第一部分和所述第二电介质层的上表面的第二部分；以及在所述开口中形成通孔，所述通孔被电耦合到所述导电线，所述通孔的下表面沿着所述导电线的上表面的第一部分和所述第二电介质层的上表面的第二部分延伸。

根据本公开的又一实施例，提供了一种半导体器件，包括：第一电介质层，位于衬底上方；导电线，位于所述第一电介质层中；第二电介质层，位于所述第一电介质层和所述导电线上方；以及通孔，位于所述第二电介质层中并且被电耦合到所述导电线，其中，所述通孔具有相对的侧壁和位于所述相对的侧壁之间的底表面，其中，所述通孔的底表面的第一部分沿着所述导电线的上表面延伸，并且所述通孔的底表面的第二部分与所述第一部分相比从所述衬底进一步延伸。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1-9是根据实施例的处于各个制造阶段的半导体器件的横截面视图。

图10示出了根据实施例的图9的半导体器件的替代横截面视图。

图11-13是根据实施例的处于各个制造阶段的半导体器件的横截面视图。

图14示出了根据实施例的图13的半导体器件的替代横截面视图。

图15是在一些实施例中的形成半导体器件的方法的流程图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。除非另有说明，否则相同的附图标记表示使用相同或相似方法由相同或相似材料形成的相同元件。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

本文公开的各种实施例涉及在半导体器件中形成自对准通孔(SAV)。在一些实施例中，为了形成被电耦合到下面的导电线的SAV，在导电线上方和在其中形成导电线的第一电介质层上方形成非平面的蚀刻停止层(ESL)，其中，ESL具有第一下表面和第二下表面，第二下表面与第一下表面间隔开(例如，具有偏移)。第一下表面与导电线的上表面接触并且沿着导电线的上表面延伸，第二下表面沿着第一电介质层的上表面延伸，其中，第二下表面与第一下表面相比进一步远离导电线。ESL可以具有在导电线上方和第一电介质层上方连续形成的多个子层(例如，共形子层)。然后在ESL上方形成第二电介质层，并且在第二电介质层中形成开口以暴露ESL的第一部分。然后移除ESL的第一部分以暴露下面的导电线，并且通过用导电材料填充开口来在开口中形成通孔。

公开了形成具有第一下表面和第二下表面的ESL的各种方法。在一个实施例中，导电线被形成在衬底上方的第一电介质层中，然后，导电线被凹陷(例如，被蚀刻)，使得导电线的上表面与第一电介质层的上表面相比更靠近衬底。然后在导电线上和第一电介质层上方共形地形成ESL。在另一实施例中，导电线被形成在衬底上方的第一电介质层中，使得导电线的上表面与第一电介质层的上表面平齐。接下来，在第一电介质层的上表面上方选择性地形成第三电介质层，同时暴露导电线，并且在导电线上方和第三电介质层上方共形地形成ESL。此后，在ESL上方形成第二电介质层。

图1-9是根据实施例的处于各个制造阶段的半导体器件100的横截面视图。如图1所示，半导体器件100包括衬底101和位于衬底101中的器件区域102。半导体器件100还包括蚀刻停止层(ESL)103、电介质层105、和位于电介质层105上方的薄膜堆叠104，该薄膜堆叠104还包括多个电介质层，例如，电介质层107、109、111和143。

衬底101可以是半导体衬底(例如，硅(掺杂的或未掺杂的))、或绝缘体上半导体(SOI)衬底的有源层(active layer)。半导体衬底可以包括其他半导体材料，例如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如，多层或梯度衬底。器件(例如，晶体管、二极管、电容器、电阻器等)可以被形成在衬底101的器件区域102中。器件区域102还可以包括导电特征，例如，触点(也称为接触插塞)，例如，栅极触点和源极/漏极触点，分别被电耦合到下面的晶体管的栅极和源极/漏极区域。

ESL 103被用于保护下面的结构并且通过例如电介质层105为后续蚀刻工艺提供控制点，并且可以通过合适的方法(例如，化学气相沉积(CVD)、物理气相沉积(PVD)等)由适当的材料(例如，氧化铝(例如，AlOx))来形成。电介质层105可以由一个或多个适当的材料制成，例如，氧化硅、氮化硅、低k电介质(例如，碳掺杂的氧化物)、极低k电介质(例如，多孔碳掺杂的二氧化硅)、其组合等等。可以通过诸如化学气相沉积(CVD)之类的工艺来形成电介质层105，尽管可以使用任意适当的工艺。

在图1的示例中，薄膜堆叠104包括在电介质层105上方连续形成的电介质层107、109、111和143。电介质层107、109、111和143中的每一个可以由适当的电介质材料形成，例如，氧化硅、氮化硅、碳氮化硅、碳化硅、氮化钛、原硅酸四乙酯等。在一些实施例中，电介质层107包括由原硅酸四乙酯(TEOS)形成的氧化物(例如，氧化硅)(也称为TEOS形成的氧化物)，电介质层109由碳化硅(例如，SiC)形成，电介质层111由氮化钛(例如，TiN)形成，电介质层143由TEOS形成的氧化物形成。薄膜堆叠104的每个层可以由适当的形成方法形成，例如，PVD、CVD、旋涂、其组合等。图1中所示的薄膜堆叠104中的子层的数量和子层的材料是说明性的而非限制性的，并且可以通过诸如后续执行的光刻和蚀刻工艺之类的因素来确定。薄膜堆叠104的子层的其他数量和用于子层的其他材料也是可能的，并且完全旨在被包括在本公开的范围内。

在形成薄膜堆叠104之后，使用例如光刻和蚀刻技术在薄膜堆叠104中形成开口110。开口110延伸穿过薄膜堆叠104并且暴露电介质层107。开口110的位置对应于后续形成的导电线115(参见例如图3和4)的位置。在一些实施例中，在形成开口110之后，通过诸如蚀刻之类的适当的工艺来移除电介质层143(例如，TEOS形成的氧化物)。

接下来，在图2中，开口110延伸以形成开口112。开口112延伸穿过电介质层107、电介质层105、ESL 103，并且暴露器件区域102中的导电特征(例如，栅极触点和/或源极/漏极触点)。在实施例中，为了形成开口112，首先执行干法蚀刻工艺(例如，等离子体工艺)以使开口110延伸穿过电介质层107和105，使得ESL 103被暴露。接下来，执行湿法蚀刻工艺以蚀刻穿过ESL 103并且暴露器件区域102中的下面的导电特征。干法蚀刻工艺可以使用包括八氟环丁烷(例如，C₄F₈)、四氟甲烷(例如，CF₄)或两者的蚀刻气体。湿法蚀刻可以使用诸如氢氧化铵(例如，NH₄OH)之类的化学物质。

接下来，在图3中，在半导体器件100上方(例如，共形地)形成阻挡层113。如图3所示，阻挡层113形成开口112的侧壁和底部的衬里，并且沿着电介质层111的上表面延伸。阻挡层113可以包括导电材料(例如，氮化钛)，尽管也可以使用其他材料(例如，氮化钽、钛、钽等)。可以使用CVD工艺(例如，等离子体增强CVD(PECVD))来形成阻挡层113。然而，可以替代地使用其他替代工艺，例如，溅射或金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)。

接下来，在阻挡层113上方形成种子层。种子层可以包括铜、钛、钽、氮化钛、氮化钽等、或其组合，并且可以通过ALD、溅射、PVD等被沉积。在一些实施例中，种子层是金属层，其可以是单层或是包括由不同材料形成的多个子层的复合层。例如，种子层可以包括钛层和位于钛层上方的铜层。

一旦已经形成种子层，就在种子层上方形成导电材料115’。导电材料115’可以是适当的导电材料(例如，铜)，尽管可以替代地使用其他适当的材料(例如，铝、银、金、钨、铑、钼、镍、钴、镉、锌、其合金、其组合等)。可以通过将导电材料115’电镀到种子层上、填充并且过度填充开口112，来形成导电材料115’。

接下来，在图4中，执行平坦化工艺，例如，化学和机械平坦化(CMP)。在图4的示例中，控制平坦化工艺以在电介质层105被暴露时停止，或在达到导电材料115’的剩余部分的目标高度H_L时停止。在一些实施例中，高度H_L在约150埃和约250埃之间。在平坦化工艺之后，导电材料115’的剩余部分形成导电线115，导电线115具有与电介质层105的上表面(或其剩余部分)平齐的上表面。导电线115被电耦合到器件区域102中的导电特征(例如，下面的晶体管的栅极触点和/或源极/漏极触点)。

接下来参考图5，导电线115的上表面被凹陷，使得导电线115的上表面与电介质层105的上表面相比更靠近衬底101。在一些实施例中，执行诸如湿法蚀刻之类的蚀刻工艺以使导电线115凹陷。湿法蚀刻可以使用对导电线115的材料具有选择性(例如，具有更高蚀刻速率)的(一个或多个)化学物质。在示出的实施例中，导电线115是铜线，并且湿法蚀刻中使用的化学物质是氢氧化铵(例如，NH₄OH，也可以称为铵溶液)，其包括铵和去离子(DI)水。

在一些实施例中，控制湿法蚀刻工艺以实现电介质层105的上表面与导电线115的上表面之间的目标距离H。在示出的实施例中，目标距离H在约30埃至约50埃之间。在一些实施例中，如果目标距离H小于约30埃，则本公开的一些优点(例如，减小的漏电流和减少的电短路可能性(参见下面参考图8的讨论))可能无法充分实现。另一方面，如果目标距离H大于50埃，则导电线115的材料可能损失太多，并且导电线115的电阻可能太高。在一些实施例中，控制湿法蚀刻的持续时间和/或铵溶液的pH值以实现针对导电线115的目标量的凹陷(因此，实现距离H)。例如，可以将湿法蚀刻工艺的持续时间控制为持续约2分钟至约3分钟，并且可以将铵溶液的pH值控制在约9至约11之间。在一些实施例中，导电线115由铜形成，并且阻挡层113由钽、氮化钽和/或钴形成，通过控制pH值在约9和约11之间，实现铵溶液在导电线115和阻挡层113之间的蚀刻选择性。为了控制pH值，可以将电极浸没在湿法蚀刻工艺中使用的铵溶液中，并且可以将电流施加到电极以调节铵溶液的pH值。在湿法蚀刻工艺之后，在电介质层105中(例如，在导电线115的上表面上方)形成凹槽114。

接下来，在图6中，在图5的半导体器件100上方(例如，共形地)形成ESL 117，并且在ESL 117上方(例如，共形地)形成保护层119。ESL 117沿着电介质层105的上表面延伸，并且形成凹槽114的侧壁和底部的衬里。ESL 117可以由任意适当的电介质材料形成，例如，氮化硅、碳氮化硅、其组合等。在实施例中，ESL 117由氧化铝(例如，AlO_x)形成，并且保护层119由氧掺杂的碳化物(ODC)形成。由于ODC是疏水的，因此在一些实施例中，保护层119防止或减少针对导电线115的湿气相关的损坏，例如，氧化或腐蚀。因为存在凹槽114，所以ESL117是非平面的，并且具有下表面117L1，该下表面117L1与电介质层105的上表面物理地接触，并且沿着电介质层105的上表面延伸。ESL 117还具有另一下表面117L2，该下表面117L2与导电线115的上表面物理地接触，并且沿着导电线115的上表面延伸。下表面117L2与下表面117L1相比更靠近衬底101。在示出的示例中，下表面117L1与衬底101的上表面平行(例如，在制造的限制内平行)。虽然导电线115被示出为具有平坦的上表面，但是取决于用于使导电线115凹陷的湿法蚀刻工艺的各种因素(例如，铵溶液的pH值)，导电线115可以具有非平坦的上表面，例如，凹上表面。

在一些实施方案中，ESL 117包括氧化铝，并且通过CVD工艺使用包括氧的前体(例如，O₂和CO₂)和包括铝基的前体来形成。ESL 117的厚度在约20埃和约30埃之间。在一些实施例中，保护层119包括氧掺杂的碳化物，并且通过PVD工艺形成。保护层119的厚度在约30埃和约70埃之间，例如，50埃。

接下来参考图7，在保护层119和ESL 117上方形成电介质层121，并且在电介质层121上方形成薄膜堆叠124。电介质层121可以包括与电介质层105相同或相似的材料，并且可以通过相同或相似的方法形成，因此不再重复细节。薄膜堆叠124可以包括通过适当的形成方法(例如，CVD、PVD、旋涂、其组合等)形成的电介质层123(例如，TEOS形成的氧化物层)、电介质层125(例如，碳化硅层)、以及电介质层128(例如，氮化钛层)。图7中示出的薄膜堆叠124中的子层的数量和子层的材料是说明性的而非限制性的，并且可以通过诸如后续执行的光刻和蚀刻工艺之类的因素来确定。薄膜堆叠124的子层的其他数量和用于子层的其他材料也是可能的，并且完全旨在被包括在本公开的范围内。

接下来，例如使用光刻和蚀刻技术来对薄膜堆叠124、电介质层121和保护层119进行图案化，以形成开口126。可以使用一个或多个蚀刻工艺(例如，使用双镶嵌蚀刻工艺)来形成开口126，使得每个开口126具有上沟槽126U和一个或多个下沟槽126L。如图7所示，开口126延伸穿过薄膜堆叠124、电介质层121、保护层119，并且暴露ESL 117。在示出的实施例中，形成开口126的(一个或多个)蚀刻工艺可以对电介质层121、薄膜堆叠124和保护层119的材料具有选择性，并且因此，在(一个或多个)蚀刻工艺之后，ESL 117保持基本上未被蚀刻。图7中的导电线115的数量、开口126的数量、以及导电线115的相对位置和开口126的相对位置是说明性的而非限制性的，其他数量和其他相对位置也是可能的并且完全旨在被包括在本公开的范围内。

在一些实施例中，执行等离子体蚀刻工艺以形成开口126。等离子体蚀刻工艺可以在约20mTorr和约80mTorr之间的压力下、以及在约0℃和约50℃之间的温度下执行。等离子体蚀刻工艺可以使用包括碳和氟的化合物(其表示为C_xF_y(例如，CF₄或C₄F₈))的气体。在一个实施例中，等离子体蚀刻工艺使用包括C_xF_y、N₂、O₂和Ar的气体混合物。C_xF_y的流速可以在约20标准立方厘米/分钟(sccm)和约50sccm之间，N₂的流速可以在约10sccm和约100sccm之间，O₂的流速可以在约5sccm和约25sccm之间，并且Ar的流速可以在约600sccm和约1200sccm之间。此外，气体混合物可以任选地包括H₂或CH_xF_y，以在蚀刻期间控制电介质层121(例如，氧化硅)的轮廓(例如，由开口126暴露的电介质层121的侧壁的轮廓)。例如，可以将含H气体(例如，H₂)添加到气体混合物中以控制深度加载(depth loading)并且控制后续形成的通孔(参见例如图8中的129V)的临界尺寸(CD)。含H气体可以帮助缩小通孔的CD(例如，通过缩小下沟槽126L的CD)并且控制对不同CD的通孔的金属深度加载。在其中H₂用于气体混合物的实施例中，H₂的流速在约0sccm和约100sccm之间。在其中CH_xF_y用于气体混合物的实施例中，CH_xF_y的流速在约0sccm和约100sccm之间。

为了将气体混合物活化为等离子体，使用射频(RF)源，该RF源可以具有在约0伏特和约1000伏特之间的电压供应，并且可以具有在例如约200瓦特和约500瓦特之间的RF功率且具有不同源频率。可以针对不同纵横比的开口(例如，126U、126L)来调节RF功率，以维持目标蚀刻能力。例如，在等离子体蚀刻过程开始时，RF源可以具有在约200瓦和约500瓦之间的RF功率，并且随着等离子体蚀刻过程的进行，RF功率可以增加至约200瓦和约1000瓦之间。

接下来，在图8中，移除ESL 117的由开口126(例如，126L)暴露的部分，以暴露下面的导电线115。通过移除ESL 117也可以暴露电介质层105的上表面，例如，由于开口126和相应的导电线115之间的未对准。换句话说，通过移除ESL 117来延伸开口126，以暴露导电线115并且暴露电介质层105的上表面。在实施例中，执行使用含氟化学剂的湿蚀刻工艺以移除ESL 117的经暴露的部分。在一些实施例中，在湿法蚀刻工艺期间，含氟化学剂的pH值被控制为中性(例如，pH值为7)，使得含氟化学剂选择性地移除ESL 117的经暴露的部分而基本上不会侵蚀下面的导电线115。

接下来，(例如，共形地)形成阻挡层127，该阻挡层127形成(经延伸的)开口126的侧壁和底部的衬里。阻挡层127还物理地接触电介质层105的经暴露的上表面，并且沿着电介质层105的经暴露的上表面延伸。然后在阻挡层127上方形成种子层，并且在种子层上方形成导电材料129(例如，填充金属)以填充开口126。导电材料129的填充下沟槽126L的部分形成通孔129V。

随着半导体制造中的特征尺寸继续缩小，控制在半导体器件的不同层上形成的不同特征之间的对准变得越来越困难。例如，光刻和蚀刻技术使用掩模(也称为光掩模)来控制曝光并且在半导体器件的不同层中形成不同的特征。在高级处理节点中，可能发生掩模之间的微小移位(称为重叠偏移(overlay shift))，这将使得在不同层中形成的特征与原始设计位置具有非预期的偏移(例如，位置改变)。

在图8的示例中，由于重叠移位，通孔129V(还参见图9)的中心轴129VC具有相距通孔129V下面的相应导电线115的中心轴115C的偏移Δ。作为偏移Δ的结果，通孔129V的下表面(通孔129V的下表面可以被原始设计为具有与导电线115的上表面基本相同的宽度)未与相应导电线115的上表面完美对准。因此，通孔129V的下表面的一部分延伸超过相应导电线115的侧壁。因为阻挡层127与通孔129V的表面共形，所以通孔129V与下面的导电线115之间的未对准使得阻挡层127具有覆盖下面的导电线115的上表面(例如，与下面的导电线115的上表面物理地接触并且沿着下面的导电线115的上表面延伸)的第一部分127L，并且具有与电介质层105的与下面的导电线115紧接相邻的一部分的上表面接触并且沿着电介质层105的与下面的导电线115紧接相邻的一部分的上表面延伸的第二部分127A。如图8所示，由于重叠偏移，ESL 117的被设置在导电线115的上表面上的一部分和保护层119的被设置在导电线115的上表面上的一部分未被等离子体蚀刻工艺移除，因此保留在导电线115的上表面上。此外，在图8中，电介质层105的位于相邻导电线115之间的部分的上表面具有被阻挡层127(例如，127A)覆盖的第一部分，并且具有被ESL117(例如，117的被标记为117A的一部分)覆盖的第二部分。

在图8中，阻挡层127的第二部分127A和通孔129V的直接位于该第二部分127A上方的一部分在导电线115的上表面上方向上延伸。通孔129V的向上延伸有助于维持通孔129V与横向相邻(例如，直接相邻)的导电线115之间的最小距离D，其中最小距离D等于所示示例中相邻导电线115之间的距离。维持通孔129V和相邻导电线115之间的最小距离D的能力通过减小通孔129V和相邻导电线115之间的泄漏电流并且通过减少通孔129V和相邻导电线115之间的电短路(例如，短路)机会来改善器件性能，这示出了本公开方法的优点。

通过考虑参考设计(其中导电线115未被凹陷，并且ESL 117被形成为位于导电线115上方和电介质层105上方的平坦(例如，平面)层)可以更好地理解上述优点，在这种情况下，重叠偏移将使得通孔129V横向地朝向横向相邻的导电线115偏移，这可能产生短路和/或增加的泄漏电流。作为示出本公开的方法的优点的另一示例，考虑这样的情况，其中用于移除ESL 117的经暴露(例如，由图7中的开口126暴露)的部分的蚀刻工艺过度蚀刻并且移除电介质层105的位于ESL 117的经暴露的部分下方的部分。在上述参考设计中，重叠偏移和过度蚀刻将使得紧邻导电线115形成凹槽，并且这些凹槽将在形成导电材料129时被填充，由此形成导电材料129的位于相邻导电线115之间的不需要部分，这可能产生增加的泄漏电流和/或电短路。相反，因为导电线115从电介质层105的上表面被凹陷，所以本公开的方法提供了针对过度蚀刻的改善容限，并且仍然能够维持通孔129V和相邻导电线115之间的最小距离D，从而减少泄漏电流和/或电短路的发生。

回想在图5的处理中，控制使导电线115凹陷的湿法蚀刻工艺以实现电介质层105的上表面与导电线115的上表面之间的距离H，其中距离H在约30埃和约50埃之间。选择距离H的下边界(例如，30埃)以提供针对过度蚀刻的目标保护水平。例如，通过具有约30埃的最小距离H，在用于移除ESL 117的经暴露的部分的后续蚀刻工艺中，可以容忍30埃的过度蚀刻，而不会使得通孔129V和相邻导电线115之间的最小距离D减小。如果距离H太小(例如，小于约30埃)，则针对过度蚀刻的保护水平可能不足，并且过度蚀刻可能使得最小距离减小，这进而可能产生增加的电流泄漏和/或电短路。另一方面，如果距离H太大(例如，大于约50埃)，则凹槽114(参见图5)的纵横比(例如，高度/宽度)可能太大，并且可能难以在凹槽114中形成共形ESL 117，并且因此，在形成的ESL117中可能出现不连续(例如，孔)，这会对ESL117的功能产生负面影响，并且可能产生增加的泄漏电流和/或短路。

现在参照图9，执行诸如CMP之类的平坦化工艺以移除位于电介质层121上方的层。在平坦化工艺之后，导电材料129的位于上沟槽126U(参见图7)中的剩余部分形成导电线129L，并且导电材料129的位于下沟槽126L(参见图7)中的剩余部分形成通孔129V。

接下来，在电介质层121上方和导电线129L上方形成ESL 131，并且在ESL 131上方形成保护层133。ESL 131可以与ESL 117(例如，AlO_x)相同或相似，并且保护层133可以与保护层119(例如，ODC)相同或相似，因此不再重复细节。接下来，使用与上述处理步骤类似的处理步骤，在保护层133上方形成附加电介质层(例如，电介质层135(可以与电介质层105相同或相似)和电介质层137(可以是TEOS形成的氧化物层))，并且在电介质层135和137中形成具有阻挡层139的导电线141。如技术人员容易理解的，可以在图9的处理之后执行附加处理以制造半导体器件100。这里不讨论细节。

取决于诸如通孔129V的宽度、导电线115的宽度、以及通孔129V的中心轴129VC与导电线115的中心轴115C之间的偏移Δ(参见图8)之类的因素，半导体器件100可以具有与图9不同的横截面视图。例如，图10示出了在通孔129V的宽度大于下面的导电线115的宽度和偏移Δ的总和时，图9的半导体器件100的替代横截面视图。作为结果，在图10的示例中，阻挡层127完全覆盖(被电耦合到通孔129V的)下面的导电线115的上表面。此外，阻挡层127的被设置在导电线115的侧壁之外的部分(例如，127A)沿着电介质层105的上表面向上延伸，这有助于维持通孔129V与横向相邻导电线115之间的最小距离D，从而减小泄漏电流和/或电短路的可能性。在图10中，电介质层105的位于相邻导电线115之间的部分的上表面具有被阻挡层127(例如，127A)覆盖的第一部分，并且具有被ESL 117(例如，117A)覆盖的第二部分。如图9和10所示，ESL117和经凹陷的导电线115有助于通孔129V以自对准方式被形成。

图11-13是根据实施例的处于各个制造阶段的半导体器件200的横截面视图。图11的处理可以遵循图4中所示的处理，因此，图1-4和11-13示出了另一实施例处理方法。

在图11中，电介质层106被选择性地形成在电介质层105的上表面上。在一些实施例中，电介质层106包括氧化硅，并且通过使用包括硅烷(例如，SiH₄)的第一前体和包括氧(例如，O₂)的第二前体的沉积工艺(例如，CVD工艺)来形成。在示出的实施例中，因为导电线115(例如，铜)的上表面不利于氧化硅的形成，所以电介质层105(例如，氧化硅)上的氧化硅的沉积速率远高于导电线115上的氧化硅的沉积速率。作为结果，电介质层106被选择性地形成在电介质层105上，同时很少或没有电介质层106被形成在导电线115上方。在其他实施例中，电介质层106可以被毯式沉积在电介质层105上方和导电线115上方，并且可以(例如，使用光刻和蚀刻技术)执行后续蚀刻工艺，以移除电介质层106的位于导电线115上方的部分。

在一些实施例中，在针对电介质层106的沉积工艺期间，硅烷的流速在约50sccm和约100sccm之间的范围内，并且氧气的流速在约5sccm和约10sccm之间的范围内。在一些实施例中，沉积工艺的温度在约300℃和约500℃之间，并且沉积工艺的压力在约75毫托和约200毫托之间。形成的电介质层106的厚度在约30埃和约50埃之间，使得导电线115的上表面从电介质层106的上表面凹陷等于电介质层106的厚度的距离H。如图11所示，在导电线115上方的电介质层106中形成凹槽114’。

接下来，在图12中，在电介质层106的上表面上方并且沿着凹槽114’的侧壁和底部连续地形成ESL 117和保护层119。细节与上面参考图6讨论的细节相同或相似，因此这里不再重复。

由于存在凹槽114’，ESL 117是非平面的，并且具有下表面117L1，该下表面117L1与电介质层106的上表面物理地接触，并且沿着电介质层106的上表面延伸。ESL 117还具有另一下表面117L2，该另一下表面117L2与导电线115的上表面物理地接触，并且沿着导电线115的上表面延伸。下表面117L2与下表面117L1相比更靠近衬底101。在示出的示例中，下表面117L1和117L2彼此平行(例如，在制造的限制内平行)，并且与衬底101的上表面平行(例如，在制造的限制内平行)。

接下来，在图13中，执行与图7和8中示出的处理步骤相同或相似的处理步骤，以形成图13中示出的半导体器件200。具体地，在保护层119上方形成电介质层121，并且在电介质层121上方形成包括多个电介质层(例如，123和125)的薄膜堆叠。接下来，在电介质层121中形成开口(参见例如图7中的126)以暴露ESL 117的部分。然后移除ESL 117的经暴露的部分以暴露下面的导电线115。接下来，形成阻挡层127，接着形成种子层，并且在种子层上方形成导电材料129。细节与上面参考图7和8的讨论相同或相似，因此这里不再重复。

在图13中，ESL 117覆盖被电耦合到相应通孔129V的导电线115(例如，图13中的最左侧或最右侧的导电线115)的上表面的第一部分，并且阻挡层127(例如，127L)覆盖导电线115的上表面的第二部分。此外，电介质层105的位于相邻导电线115之间的部分的上表面具有被阻挡层127(例如，127A)覆盖的第一部分，并且具有被ESL 117(例如，117A)覆盖的第二部分。如技术人员容易理解的，可以在图13的处理之后执行附加处理以制造半导体器件200。这里不讨论细节。

取决于诸如通孔129V的宽度、导电线115的宽度、以及通孔129V的中心轴129VC与导电线115的中心轴115C之间的偏移Δ(参见图8)之类的因素，半导体器件200可以具有与图13不同的横截面视图。图14是图12的半导体器件200的替代截面图，其中通孔129V的宽度大于下面的导电线115的宽度和偏移Δ的总和。作为结果，在图14的示例中，阻挡层127完全覆盖(被电耦合到通孔129V的)下面的导电线115的上表面。此外，阻挡层127的被设置在导电线115的侧壁之外的部分(例如，127A)沿着电介质层105的上表面向上延伸，这有助于维持通孔129V与横向相邻导电线115之间的最小距离D，从而减小泄漏电流和/或电短路的可能性。在图14中，电介质层105的位于相邻导电线115之间的部分的上表面具有被阻挡层127(例如，127A)覆盖的第一部分，并且具有被ESL 117(例如，117A)覆盖的第二部分。

对所公开的实施例的变型是可能的，并且完全旨在被包括在本公开的范围内。例如，虽然本文公开的各种实施例使用在器件区域102中的器件(例如，晶体管)上方形成第一通孔层(也称为Via0层)作为示例，但是所公开的方法可以应用于位于第一通孔层上方的其他通孔层。虽然通孔129V和导电线129L被示出为以双镶嵌工艺(dual-damascene process)形成，但是可以使用任意适当的工艺来形成导电线129L和通孔129V。

图15是根据一些实施例的制造半导体结构的方法的流程图。应当理解，图15中示出的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新布置、和重复如图15所示的各种步骤。

参考图15，在框1010处，在衬底上方形成导电线。在框1020处，在导电线上方形成蚀刻停止层(ESL)，ESL沿着导电线的上表面并且沿着与导电线相邻的第一电介质层的上表面连续延伸，其中，ESL的第一下表面与导电线的上表面接触，并且ESL的第二下表面与第一电介质层的上表面接触，第一下表面与第二下表面相比更靠近衬底。在框1030处，在ESL上方形成第二电介质层。在框1040处，在第二电介质层中形成开口，该开口暴露ESL的第一部分。在框1050处，移除ESL的第一部分以暴露导电线。在框1060处，用导电材料来填充开口以形成通孔。

实施例可以实现优点。例如，通过使导电线115凹陷低于电介质层105的上表面(参见例如图6)，或通过在电介质层105上方选择性地形成电介质层106(参见例如图12)，ESL117是非平面层，其中第一下表面与导电线115接触，第二下表面高于第一下表面。第一下表面和第二下表面之间的距离H提供了针对ESL 117的过度蚀刻的保护，并且有助于维持通孔129V和横向相邻导电线115之间的最小距离D，从而减小泄漏电流和/或短路的可能性。由于非平面ESL 117的形状，通孔129V以自对准方式形成，这可以降低对用于形成开口126的光刻工艺的精度要求，这又降低了制造成本。

在一个实施例中，一种形成半导体器件的方法，包括：在衬底上方形成导电线；在导电线上方形成蚀刻停止层(ESL)，ESL沿着导电线的上表面并且沿着与导电线相邻的第一电介质层的上表面连续延伸，其中，ESL的第一下表面与导电线的上表面接触，ESL的第二下表面与第一电介质层的上表面接触，第一下表面与第二下表面相比更靠近衬底；在ESL上方形成第二电介质层；在第二电介质层中形成开口，该开口暴露ESL的第一部分；移除ESL的第一部分以暴露导电线；用导电材料来填充开口以形成通孔。在实施例中，形成导电线包括：在第一电介质层中形成导电线，使得导电线和第一电介质层具有相平齐的上表面，其中，形成蚀刻停止层包括：使导电的上表面凹陷低于第一电介质层的上表面；并且在第一电介质层的上表面上方和导电线的经凹陷的上表面上方共形地形成ESL。在实施例中，使导电线的上表面凹陷包括：执行对导电线具有选择性的湿法蚀刻。在实施例中，导电线是铜线，并且其中使用氢氧化铵执行湿法蚀刻。在实施例中，共形地形成ESL包括：在第一电介质层的上表面上方和导电线的经凹陷的上表面上方共形地形成包括金属氧化物的层，其中，方法还包括：在形成第二电介质层之前，在ESL上方共形地形成包括电介质材料的层。在实施例中，填充开口包括：形成阻挡层，所述阻挡层形成开口的底部和侧壁的衬里；并且用金属材料来填充开口。在实施例中，阻挡层覆盖导电线的上表面的第一部分，其中，ESL覆盖导电线的上表面的第二部分。在实施例中，形成导电线包括：在第三电介质层中形成导电线，使得导电线和第三电介质层具有远离衬底的相平齐的上表面，其中，形成蚀刻停止层包括：在第三电介质层上方选择性地形成第一电介质，第一电介质层暴露导电线的上表面；并且在第一电介质层的上表面上方和导电线的上表面上方共形地形成ESL。在实施例中，选择性地形成第一电介质层包括：使用包括硅的第一前体和包括氧的第二前体来执行沉积工艺。在实施例中，ESL的第一下表面和ESL的第二下表面之间的距离在约30埃和约50埃之间。

在实施例中，一种形成半导体器件的方法，包括：在衬底上方的第一电介质层中形成导电线，导电线的上表面暴露于第一电介质层的上表面；在第一电介质层的上表面上方选择性地形成第二电介质层，第二电介质层的上表面与导电线的上表面相比从衬底进一步延伸；在第二电介质层和导电线上方形成第三电介质层；在第三电介质层中形成开口，该开口暴露导电线的上表面的第一部分和第二电介质层的上表面的第二部分；在开口中形成通孔，通孔电耦合到导电线，通孔的下表面沿着导电线的上表面的第一部分和第二电介质层的上表面的第二部分延伸。在实施例中，导电线的上表面被形成为与第一电介质层的上表面平齐。在实施例中，第二电介质层包括氧化硅，其中，选择性地形成第二电介质层包括：使用包括硅的第一前体和包括氧的第二前体选择性地形成第二电介质层。在实施例中，第二电介质层的上表面与导电线的上表面相比从衬底进一步延伸一段距离，该距离在约30埃和约50埃之间。在实施例中，方法还包括：在形成第三电介质层之前，在导电线的上表面上方和第二电介质层的上表面上方形成共形蚀刻停止层。在实施例中，在第三电介质层中形成开口包括：执行干法蚀刻工艺以在第三电介质层中形成第一开口，第一开口暴露共形蚀刻停止层的一部分；并且执行湿法蚀刻工艺以移除共形蚀刻停止层的经暴露的部分。

在实施例中，一种半导体器件，包括：第一电介质层，位于衬底上方；导电线，位于第一电介质层中；第二电介质层，位于第一电介质层和导电线上方；以及通孔，位于第二电介质层中并且被电耦合到导电线，其中，通孔具有相对的侧壁和位于相对的侧壁之间的底表面，其中，通孔的底表面的第一部分沿着导电线的上表面延伸，并且通孔的底表面的第二部分与第一部分相比从衬底进一步延伸。在实施例中，导电线的远离衬底的上表面与第一电介质层的远离衬底的上表面相比更靠近衬底。在实施例中，半导体器件还包括：第三电介质层，位于第一电介质层和第二电介质层之间，其中，通孔的底表面的第二部分沿着第三电介质层的远离衬底的上表面延伸。在实施例中，半导体器件还包括：蚀刻停止层，位于第三电介质层和第二电介质层之间。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种形成半导体器件的方法，所述方法包括：在衬底上方形成导电线；在所述导电线上方形成蚀刻停止层(ESL)，所述ESL沿着所述导电线的上表面并且沿着与所述导电线相邻的第一电介质层的上表面连续延伸，其中，所述ESL的第一下表面与所述导电线的上表面接触，并且所述ESL的第二下表面与所述第一电介质层的上表面接触，所述第一下表面与所述第二下表面相比更靠近所述衬底；在所述ESL上方形成第二电介质层；在所述第二电介质层中形成开口，所述开口暴露所述ESL的第一部分；移除所述ESL的第一部分以暴露所述导电线；以及用导电材料来填充所述开口以形成通孔。

示例2.根据示例1所述的方法，其中，形成所述导电线包括：在所述第一电介质层中形成所述导电线，使得所述导电线和所述第一电介质层具有相平齐的上表面，其中，形成所述蚀刻停止层包括：使所述导电线的上表面凹陷低于所述第一电介质层的上表面；以及在所述第一电介质层的上表面上方和所述导电线的经凹陷的上表面上方共形地形成所述ESL。

示例3.根据示例2所述的方法，其中，使所述导电线的上表面凹陷包括：执行对所述导电线具有选择性的湿法蚀刻。

示例4.根据示例3所述的方法，其中，所述导电线是铜线，并且其中，所述湿法蚀刻是使用氢氧化铵来执行的。

示例5.根据示例2所述的方法，其中，共形地形成所述ESL包括：在所述第一电介质层的上表面上方和所述导电线的经凹陷的上表面上方共形地形成包括金属氧化物的层，其中，所述方法还包括：在形成所述第二电介质层之前，在所述ESL上方共形地形成包括电介质材料的层。

示例6.根据示例2所述的方法，其中，填充所述开口包括：形成阻挡层，所述阻挡层形成所述开口的底部和侧壁的衬里；以及用金属材料来填充所述开口。

示例7.根据示例6所述的方法，其中，所述阻挡层覆盖所述导电线的上表面的第一部分，其中，所述ESL覆盖所述导电线的上表面的第二部分。

示例8.根据示例1所述的方法，其中，形成所述导电线包括：在第三电介质层中形成所述导电线，使得所述导电线和所述第三电介质层具有远离所述衬底的相平齐的上表面，其中，形成所述蚀刻停止层包括：在所述第三电介质层上方选择性地形成所述第一电介质层，所述第一电介质层暴露所述导电线的上表面；以及在所述第一电介质层的上表面上方和所述导电线的上表面上方共形地形成所述ESL。

示例9.根据示例8所述的方法，其中，选择性地形成所述第一电介质层包括：使用包括硅的第一前体和包括氧的第二前体来执行沉积工艺。

示例10.根据示例1所述的方法，其中，所述ESL的第一下表面与所述ESL的第二下表面之间的距离在30埃与50埃之间。

示例11.一种形成半导体器件的方法，所述方法包括：在衬底上方的第一电介质层中形成导电线，所述导电线的上表面暴露于所述第一电介质层的上表面；在所述第一电介质层的上表面上选择性地形成第二电介质层，所述第二电介质层的上表面与所述导电线的上表面相比从所述衬底进一步延伸；在所述第二电介质层和所述导电线上方形成第三电介质层；在所述第三电介质层中形成开口，所述开口暴露所述导电线的上表面的第一部分和所述第二电介质层的上表面的第二部分；以及在所述开口中形成通孔，所述通孔被电耦合到所述导电线，所述通孔的下表面沿着所述导电线的上表面的第一部分和所述第二电介质层的上表面的第二部分延伸。

示例12.根据示例11所述的方法，其中，所述导电线的上表面被形成为与所述第一电介质层的上表面平齐。

示例13.根据示例11所述的方法，其中，所述第二电介质层包括氧化硅，其中，选择性地形成所述第二电介质层包括：使用包括硅的第一前体和包括氧的第二前体来选择性地形成所述第二电介质层。

示例14.根据示例11所述的方法，其中，所述第二电介质层的上表面与所述导电线的上表面相比从所述衬底进一步延伸一段距离，该距离在30埃与50埃之间。

示例15.根据示例11所述的方法，还包括：在形成所述第三电介质层之前，在所述导电线的上表面上方和所述第二电介质层的上表面上方形成共形蚀刻停止层。

示例16.根据示例15所述的方法，其中，在所述第三电介质层中形成所述开口包括：执行干法蚀刻工艺以在所述第三电介质层中形成第一开口，所述第一开口暴露所述共形蚀刻停止层的一部分；以及执行湿法蚀刻工艺以移除所述共形蚀刻停止层的经暴露的部分。

示例17.一种半导体器件，包括：第一电介质层，位于衬底上方；导电线，位于所述第一电介质层中；第二电介质层，位于所述第一电介质层和所述导电线上方；以及通孔，位于所述第二电介质层中并且被电耦合到所述导电线，其中，所述通孔具有相对的侧壁和位于所述相对的侧壁之间的底表面，其中，所述通孔的底表面的第一部分沿着所述导电线的上表面延伸，并且所述通孔的底表面的第二部分与所述第一部分相比从所述衬底进一步延伸。

示例18.根据示例17所述的半导体器件，其中，所述导电线的远离所述衬底的上表面与所述第一电介质层的远离所述衬底的上表面相比更靠近所述衬底。

示例19.根据示例17所述的半导体器件，还包括：第三电介质层，位于所述第一电介质层和所述第二电介质层之间，其中，所述通孔的底表面的第二部分沿着所述第三电介质层的远离所述衬底的上表面延伸。

示例20.根据示例19所述的半导体器件，还包括：蚀刻停止层，位于所述第三电介质层和所述第二电介质层之间。

Claims

1.一种形成半导体器件的方法，所述方法包括：

在衬底上方形成导电线；

在所述导电线上方形成蚀刻停止层(ESL)，所述ESL沿着所述导电线的上表面并且沿着与所述导电线相邻的第一电介质层的上表面连续延伸，其中，所述ESL的第一下表面与所述导电线的上表面接触，并且所述ESL的第二下表面与所述第一电介质层的上表面接触，所述第一下表面与所述第二下表面相比更靠近所述衬底；

在所述ESL上方形成第二电介质层；

在所述第二电介质层中形成开口，所述开口暴露所述ESL的第一部分；

移除所述ESL的第一部分以暴露所述导电线；以及

用导电材料来填充所述开口以形成通孔。

2.根据权利要求1所述的方法，其中，形成所述导电线包括：在所述第一电介质层中形成所述导电线，使得所述导电线和所述第一电介质层具有相平齐的上表面，其中，形成所述蚀刻停止层包括：

使所述导电线的上表面凹陷低于所述第一电介质层的上表面；以及

在所述第一电介质层的上表面上方和所述导电线的经凹陷的上表面上方共形地形成所述ESL。

3.根据权利要求2所述的方法，其中，使所述导电线的上表面凹陷包括：执行对所述导电线具有选择性的湿法蚀刻。

4.根据权利要求3所述的方法，其中，所述导电线是铜线，并且其中，所述湿法蚀刻是使用氢氧化铵来执行的。

5.根据权利要求2所述的方法，其中，共形地形成所述ESL包括：在所述第一电介质层的上表面上方和所述导电线的经凹陷的上表面上方共形地形成包括金属氧化物的层，其中，所述方法还包括：在形成所述第二电介质层之前，在所述ESL上方共形地形成包括电介质材料的层。

6.根据权利要求2所述的方法，其中，填充所述开口包括：

形成阻挡层，所述阻挡层形成所述开口的底部和侧壁的衬里；以及

用金属材料来填充所述开口。

7.根据权利要求6所述的方法，其中，所述阻挡层覆盖所述导电线的上表面的第一部分，其中，所述ESL覆盖所述导电线的上表面的第二部分。

8.根据权利要求1所述的方法，其中，形成所述导电线包括：在第三电介质层中形成所述导电线，使得所述导电线和所述第三电介质层具有远离所述衬底的相平齐的上表面，其中，形成所述蚀刻停止层包括：

在所述第三电介质层上方选择性地形成所述第一电介质层，所述第一电介质层暴露所述导电线的上表面；以及

在所述第一电介质层的上表面上方和所述导电线的上表面上方共形地形成所述ESL。

9.一种形成半导体器件的方法，所述方法包括：

在衬底上方的第一电介质层中形成导电线，所述导电线的上表面暴露于所述第一电介质层的上表面；

在所述第一电介质层的上表面上选择性地形成第二电介质层，所述第二电介质层的上表面与所述导电线的上表面相比从所述衬底进一步延伸；

在所述第二电介质层和所述导电线上方形成第三电介质层；

在所述第三电介质层中形成开口，所述开口暴露所述导电线的上表面的第一部分和所述第二电介质层的上表面的第二部分；以及

在所述开口中形成通孔，所述通孔被电耦合到所述导电线，所述通孔的下表面沿着所述导电线的上表面的第一部分和所述第二电介质层的上表面的第二部分延伸。

10.一种半导体器件，包括：

第一电介质层，位于衬底上方；

导电线，位于所述第一电介质层中；

第二电介质层，位于所述第一电介质层和所述导电线上方；以及

通孔，位于所述第二电介质层中并且被电耦合到所述导电线，其中，所述通孔具有相对的侧壁和位于所述相对的侧壁之间的底表面，其中，所述通孔的底表面的第一部分沿着所述导电线的上表面延伸，并且所述通孔的底表面的第二部分与所述第一部分相比从所述衬底进一步延伸。