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CN111104358B - 解聚计算机系统 - Google Patents

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CN111104358B
CN111104358B CN201910255794.9A CN201910255794A CN111104358B CN 111104358 B CN111104358 B CN 111104358B CN 201910255794 A CN201910255794 A CN 201910255794A CN 111104358 B CN111104358 B CN 111104358B
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张智杰
耿长欣
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Abstract

本发明涉及一种解聚计算机系统。所述计算机系统包括处理器及存储器。所述处理器位于具有第一连接器的第一电路板上。所述存储器位于具有第二连接器的第二电路板上。所述第一电路板与所述第二板彼此实体上分离，但经由所述连接器彼此连接。所述处理器及所述存储器基于差分传信方案彼此连通。

Description

解聚计算机系统
技术领域
本发明涉及一种解聚计算机系统，且更确切地说涉及一种包含解聚电子组件的计算机系统。
背景技术
在常规计算机系统中，多个组件(例如，中央处理单元(CPU)、存储器、芯片组、周边组件、电源子系统等等)并入在单一主机板上。CPU及存储器几乎总是安置于主机板上其自身插口中，且芯片组几乎总是胶合/焊接至主机板，即其通常不具有插口。在一些实施例中，芯片组或I/O连接集线器可整合至微处理器自身中。组件经由主机板上的高速信号迹线彼此连通。然而，此配置增加了更换或升级常规计算机系统中的组件的时间及复杂性。另外，由于所有组件置放于单一主机板上，因此当用户意欲升级或更换常规计算机系统中的组件时，其还将需要升级或更换计算机系统中的其它组件，这将增加升级计算机系统的成本。在当今一些情形下，假定微处理器或存储器共享同一插口，则微处理器或存储器可经更换，但如果插口改变，则此更换将需要更换整个主机板。
发明内容
根据本发明的一些实施例，一种计算机系统包含处理器及存储器。处理器位于具有第一连接器的第一电路板上。存储器位于具有第二连接器的第二电路板上。第一电路板与第二板彼此分离。第一连接器与第二连接器连接/配对。处理器及存储器基于差分传信方案彼此连通。
根据本发明的一些实施例，一种计算机系统包含处理器及存储器。处理器位于具有第一连接器的第一电路板上。存储器位于具有第二连接器的第二电路板上。第一电路板与第二电路板分离。第一连接器连接至第二连接器。处理器及存储器经由一串行连接彼此连通。
根据本发明的一些实施例，一种计算机系统包含处理器及存储器。处理器位于具有第一连接器的第一电路板上。存储器位于具有第二连接器的第二电路板上。第一电路板与第二电路板分离。第一连接器连接至第二连接器。处理器及存储器经由利用差分传信的一串行连接彼此连通。
附图说明
图1说明根据本发明的一些实施例的计算机系统的框图。
图2说明根据本发明的一些实施例的计算机系统的框图。
图3说明根据本发明的一些实施例的计算机系统的框图。
贯穿所述图式及实施方式使用共同附图标号以指示相同或类似组件。根据结合随附图式进行的以下详细描述，本发明将更显而易见。
具体实施方式
根据一些实施例，提供一种计算机系统。计算机系统包含处理器及存储器。若处理器并有所有I/O连接性选项，则可能不需要配套I/O芯片。然而，在数据中心、云端及可能需要多个I/O选项的其它使用案例中使用的微处理器，需要I/O集线器(配套芯片)来实现多种I/O选项。处理器位于具有连接器的第一电路板上。存储器位于具有单独连接器的第二电路板上。第一电路板与第二板彼此实体分离。第一连接器连接至第二连接器。处理器及存储器可基于差分传信方案利用点对点连接彼此连通以实现高速数据链路。
I/O芯片或I/O配套芯片视需要置放于第三电路板上。此板(具有I/O芯片)接着连接至其上具有处理器的板。当前的微处理器迭代具有可用于连接其它共处理器及/或定制处理器(诸如，使用FPGA、ASIC或SoC)以对其实现关键功能的卸载的高速连接。为了参考，请参见来自英特尔的快速辅助技术(QAT)。当前，第一电路板与此板之间的连接经由商用高速串行差分点对点总线实现。当前的实施使得能够在启用较新处理器时使用相同的板或设计新的板以与处理器一起工作，此是因为随着技术的提高，高速链路速度提高。
图1说明根据本发明的一些实施例的计算机系统1的框图。在一些实施例中，计算机系统可在数据中心、服务器或任何其它信息技术(IT)系统中。计算机系统1包含处理器11、存储器12、芯片组13及其它电子组件14。
处理器11位于电路板(或主机板)10a上。举例来说，处理器11位于主机板10a上的插口中。处理器11经配置以根据计算机程式指令控制计算机系统1的操作、计算及逻辑运算。在一些实施例中，处理器11可为单核心、双核心、多核心或多执行绪CPU。处理器11耦接至存储器12、芯片组13及电子组件14，从而允许数据在其之间进行交换。在一些实施例中，处理器11经由适合的串行(例如，专用)连接(不限于但可包含快捷外设互联标准(PCI-E)链路)耦接至芯片组13及电子组件14。
存储器12位于主机板10a上且经由多点总线(MDB)耦接至处理器11或有时耦接至芯片组。此类多点总线可提供基于非包或有时基于包的信号传输。在一些实施例中，在存储器12与处理器11之间基于全轨传信方案传输信号或数据。举例来说，信号范围介于接地与参考电压之间。存储器12可包含动态随机存取存储器(DRAM)，诸如异步动态随机存取存储器、同步动态随机存取存储器(SDRAM)、双数据速率同步动态随机存取存储器(DDR SDRAM)、双数据速率类型二同步动态随机存取存储器(DDR2SDRAM)、双数据速率类型三同步动态随机存取存储器(DDR3SDRAM)、双数据速率类型四同步动态随机存取存储器(DDR4SDRAM)、非易失性存储器或用于储存数据的任何其它实施例。另外，存储器还可包含实现当前DRAM实施启用的类似功能的一些其它实施。对于前一实施例，其中处理器与存储器之间的传输可基于包，此是因为英特尔启用了存储器缓冲方法。
芯片组13位于主机板10b(或电路板)上且经由连接器C11(例如，直接媒体接口(DMI)或任何其它适合的连接)连接至处理器11及/或存储器12。在一些实施例中，芯片组可包含I/O集线器或平台控制器集线器(PCH)且经由协议实现连接性，所述协议诸如PCI-E、霹雳(Thunderbolt)、增强型串行周边接口(eSPI)、SPI、低接脚计数(LPC)总线、系统管理总线(SMBus)、高清晰度音频(HD音频)、局部网络端口实体层(LAN PHY)、串行进阶附接技术(SATA)、串行附接SCSI(SAS)、通用串行总线(USB)等等。
电子组件14位于主机板10c(或电路板)上且经由连接器C12(例如，PCI-E或任何其它适合的连接)连接至处理器11及/或存储器12。在一些实施例中，电子组件14可包含网络接口控制器、PCI-E控制器、储存装置、加速器或用于数据处理、数据快取及/或通信的任何其它适合的组件。在不需要IO集线器/PCH的一些实施例中，可在处理器自身中启用所述子系统的全部功能。在所述情形下，系统将包括两块板，即CPU板及存储器板。
根据图1中的实施例，由于处理器11及存储器12位于与芯片组13及电子组件14所在的主板10b及10c分离的主机板10a上，因此处理器11/存储器12、芯片组13及电子组件14可在不同时间被更新或更换。相比于单一主机板上并有处理器、存储器、芯片组及其它电子组件的计算机系统，图1中的计算机系统1在计算机系统1中的元件的更换或升级期间更具成本效益。在计算机系统1中，处理器11及存储器12设置在单一主机板10a上，所述单一主机板可为经由各种技术(例如，间隔层、屏蔽层、绝缘层)缓解信号干扰/噪声的多层主机板(或电路板)。然而，多层主机板的成本随板内层数增加而增加，这还将对良率产生不利影响。
图2说明根据本发明的一些实施例的计算机系统2的框图。计算机系统2类似于图1中的计算机系统1，除了在计算机系统2中，处理器11及存储器22位于不同主机板(电路板)上之外。如图2中所展示，处理器11位于主机板20a上，而存储器22及控制器22a位于与主机板20a分离的主机板20b上。换言之，存储器22进一步与处理器11解聚。
存储器22位于主机板20b上且经由高速链路(其可经由连接器C21启用)耦接至处理器11。在一些实施例中，主机板20a及主机板20b中的每一个包含连接器。连接器可为SATA连接器、微SATA(mSATA)连接器、SATA2连接器、SATA3连接器、SATA4连接器、通用串行总线(USB)连接器、USB 3.0连接器、SATAe连接器、霹雳3连接器或符合JEDEC定义技术标准(诸如MO-297标准及MO-300标准)的连接器、次世代形式因数(NGFF)连接器或M.2连接器。如所设想的连接器可实现尚未构想或处于新生阶段的高速通信技术。此类技术可包含光学连接或其它机密(esoteric)技术。
在一些实施例中，存储器22可通过高速串行连接经由点对点连接与处理器11连通，所述高速串行连接可提供基于包的信号传输。相比于图1中的经由MDB与处理器11连通的存储器12，使用点对点连接的存储器22允许在处理器11与存储器22之间以较高速度进行数据传输。在一些实施例中，为以此相对较高的速度在处理器11与存储器22之间传输数据，处理器11与存储器22之间的数据可基于差分传信方案进行传输。为便于此论述，差分传信将数据摆动切换至在参考电压位准(或多个参考电压位准)之上及之下。与图1中的可使用全轨传信方案的存储器12相比，使用差分传信方案的存储器22提供相对高频率信号传输及/或消耗相对较少的电力。另外，由于存储器22及处理器11解聚且位于单独的主机板(或电路板)上，由于主机板20a与主机板20b之间的阻抗失配，可发生传输损耗。阻抗失配可由于连接器及/或在生产期间主机板的处理(即，链路产生失配)而引入。使用差分传信方案的存储器22可通过路由信号减小传输损耗，以最小化这些结构的影响。
在一些实施例中，存储器22可为具有一或多个存储器装置的双行存储器模块(DIMM)，所述存储器装置能够插入至主机板20b上的DIMM槽孔中。举例来说，存储器22可为或包含DRAM(诸如异步动态随机存取存储器、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、混合记忆立方体(HMC)近存储器)或任何其它适合的实施，包含诸如OptaneTM、3D XPointTM等任何其它存储器技术。存储器频宽为几乎所有计算系统中的系统性能的瓶颈，不论所述系统是否为高性能计算、高端服务器、图形及(很快)中级计算机系统。常规存储器技术(例如，DDR)不能与最新微处理器蓝图的增加的性能需求保持同步。通过用HMC(或其它存储器技术)更换常规存储器，可提高频宽及功率效率，同时可减小时延及实体占据面积。
在一些实施例中，存储器22可经由并列链路或高速串行链路耦接至控制器22a。在一些实施例中，在存储器22与处理器11之间存在用于控制存储器22的直接链路(例如，停用存储器22、使存储器22无效及/或将存储器发送至低功率状态)。并列链路可并行传送数据，且高速串行链路将为用于串行数据通信的链路。控制器22a可包含分区逻辑，其用于识别存储器22中储存数据或自此撷取数据且将其传达至处理器11的地址。在一些实施例中，控制器22a可耦接至多个处理器，从而允许多个处理器存取存储器22的不同分区，以使得不同处理器11充当共享存储器22的不同逻辑实体。
在一些实施例中，计算机系统2可包含存储器22与控制器22a之间的电路(图2中未展示)(诸如串行器/解串器(SerDes)电路)以将并列数据转换为串行数据，且反之亦然。在一些实施例中，此类电路可整合至存储器22或控制器22a中。可替代地，此类电路可为连接于存储器22与控制器22a之间的独立模块。
在计算机系统2中，存储器22与处理器11分离或解聚，所述处理器在元件/组件的升级操作或更换期间提供相对较高的灵活性及相对较高的效率。举例来说，在图1中的计算机系统中，为更改或升级存储器12，还将改变主机板10a及/或处理器11。由于存储器22与处理器11分离或解聚，存储器22可在不改变主机板10a及/或处理器11的情况下独立地改变或升级。如上文所提及，存储器通常为计算机系统性能的瓶颈。换言之，在计算机系统中，与存储器相比，处理器通常在更长时段内有效。因此，如果计算机系统性能必须升级，则存储器将比处理器改变更频繁。根据图2中的实施例，通过使存储器22与处理器11分离或解聚，可提高升级计算机系统2的灵活性及效率。
另外，差分传信方案可用于将存储器22(其设置在主机板20b上)电性连接至处理器11(其设置在主机板20a上)，以缓解信号干扰/噪声。换言之，与全轨传信方案相比，差分传信方案的使用可最小化接地层的数目，这将减少制造计算机系统2的成本且增加良率。
图3说明根据本发明的一些实施例的计算机系统3的框图。计算机系统3类似于图2中的计算机系统2，除了在图2中，控制器22a及存储器22位于同一主机板22b处，而在图3中，控制器22a及处理器11位于同一主机板30a上之外。如图3中所展示，控制器22a及处理器11位于主机板30a上，且存储器22位于主机板30b上。在一些实施例中，主机板30a及主机板30b以类似于图2中的主机板20a与主机板20b之间的通信方式彼此连通。
虽然已参考本发明的特定实施例描述且说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员可清楚地理解，在不脱离如由所附权利要求书所定义的本发明的真实精神及范围的情况下，可进行各种改变，且可在实施例内替代等效元件。图解可能未必按比例绘制。由于制造工艺之类的变数，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及附图视为说明性而非限制性的。可作出修改，以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有此类修改意欲在此随附的权利要求书的范围内。虽然已参考按特定次序执行的特定操作来描述本文中所揭示的方法，但可理解，在不脱离本发明的教示的情况下，可组合、再细分或重新定序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序及分组并非本发明的限制。

Claims (15)

1.一种计算机系统，其包括：
处理器，位于具有第一连接器的第一电路板上；及
存储器，位于具有第二连接器的第二电路板上，其中
所述第一电路板与所述第二电路板彼此水平解聚；
所述第一连接器连接至所述第二连接器；
所述处理器及所述存储器经配置以通过将数据切换至在参考电压位准之上或之下而基于差分传信方案彼此连通；及
其中所述第一连接器及所述第二连接器经由串行链路连接，其中所述第一连接器及所述第二连接器包含以下中的至少一个：SATA连接器、微SATA连接器、SATA2连接器、SATA3连接器、SATA4连接器、USB连接器、USB 3.0连接器、SATAe连接器、霹雳3连接器、符合JEDEC定义技术标准的连接器、次世代形式因数NGFF连接器及M.2连接器。
2.根据权利要求1所述的计算机系统，其中所述处理器及所述存储器经配置以经由点对点连接彼此连通。
3.根据权利要求1所述的计算机系统，其进一步包括位于与所述第一电路板及所述第二电路板分离的第三电路板上的I/O集线器，其中所述I/O集线器连接至所述处理器。
4.根据权利要求3所述的计算机系统，其中所述I/O集线器包含具有以下中的至少一个的高速通信链路：快捷外设互联标准PCI-E、闪腾存储器、霹雳、增强型串行周边接口eSPI、SPI、低接脚计数LPC总线、系统管理总线SMBus、高清晰度音频HD音频、局部网络端口实体层LAN PHY、串行进阶附接技术SATA及通用串行总线USB。
5.根据权利要求1所述的计算机系统，其进一步包括控制器,所述控制器连接至所述处理器及所述存储器，其中所述控制器位于所述第一电路板上。
6.根据权利要求1所述的计算机系统，其进一步包括控制器，所述控制器连接至所述处理器及所述存储器，其中所述控制器位于包含所述存储器的所述第二电路板上。
7.根据权利要求1所述的计算机系统，其中所述存储器包含双数据速率同步动态随机存取存储器、双数据速率类型二SDRAM、双数据速率类型三SDRAM、双数据速率类型四SDRAM及混合记忆立方体HMC近存储器。
8.根据权利要求1所述的计算机系统，其进一步包括连接至所述存储器的串行器/解串器SerDes电路。
9.一种计算机系统，其包括：
处理器，位于具有第一连接器的第一电路板上；及
存储器，位于具有第二连接器的第二电路板上，其中
所述第一电路板与所述第二电路板水平解聚，
所述第一连接器连接至所述第二连接器，
所述处理器及所述存储器经由串行连接，通过将数据切换至在参考电压位准之上或之下而基于差分传信方案彼此连通；及
其中所述第一连接器及所述第二连接器经由串行链路连接，其中所述第一连接器及所述第二连接器包含以下中的至少一个：SATA连接器、微SATA连接器、SATA2连接器、SATA3连接器、SATA4连接器、USB连接器、USB 3.0连接器、SATAe连接器、霹雳3连接器、符合JEDEC定义技术标准的连接器、次世代形式因数NGFF连接器及M.2连接器。
10.根据权利要求9所述的计算机系统，其进一步包括位于与所述第一电路板及所述第二电路板分离的第三电路板上的I/O集线器，其中所述I/O集线器连接至所述处理器。
11.根据权利要求10所述的计算机系统，其中所述I/O集线器包含以下中的至少一个：快捷外设互联标准PCI-E、闪腾存储器、霹雳、增强型串行周边接口eSPI、SPI、低接脚计数LPC总线、系统管理总线SMBus、高清晰度音频、局部网络端口实体层LAN PHY、串行进阶附接技术SATA及通用串行总线USB。
12.根据权利要求9所述的计算机系统，其进一步包括控制器，所述控制器连接至所述处理器及所述存储器，其中所述控制器位于所述第一电路板上。
13.根据权利要求9所述的计算机系统，其进一步包括控制器，所述控制器连接至所述处理器及所述存储器，其中所述控制器位于所述第二电路板上。
14.根据权利要求9所述的计算机系统，其中所述存储器包含双数据速率同步动态随机存取存储器、双数据速率类型二SDRAM、双数据速率类型三SDRAM、双数据速率类型四SDRAM及混合记忆立方体HMC近存储器。
15.根据权利要求9所述的计算机系统，其进一步包括将所述处理器连接至所述存储器的串行器/解串器SerDes电路。
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