CN111095584A - 使用多层堆叠制造器件 - Google Patents
使用多层堆叠制造器件 Download PDFInfo
- Publication number
- CN111095584A CN111095584A CN201780094508.4A CN201780094508A CN111095584A CN 111095584 A CN111095584 A CN 111095584A CN 201780094508 A CN201780094508 A CN 201780094508A CN 111095584 A CN111095584 A CN 111095584A
- Authority
- CN
- China
- Prior art keywords
- layer
- support layer
- polymeric material
- substrate
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
-
- H10P76/2041—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
- H10N60/805—Constructional details for Josephson-effect devices
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/094—Multilayer resist systems, e.g. planarising layers
-
- H10P50/71—
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Architecture (AREA)
- Structural Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
提出了一种制造器件的方法。该方法包括在具有主表面的衬底(10'、100')上形成多层堆叠(101'、102'、103')。该多层堆叠包括形成在衬底的主表面之上的支撑层(102')和形成在支撑层上的光致抗蚀剂层(103');图案化该多层堆叠以形成至少一个开口使得光致抗蚀剂层被支撑层底切;以及各向异性地干蚀刻衬底。
Description
技术领域
本公开涉及使用多层堆叠制造器件。
背景技术
量子计算是一种利用量子力学现象(诸如两个量子态的叠加及属于分开的且相距遥远的实体的量子态之间的纠缠)的新计算方法。与使用配置为处于两个双稳态(例如,“0”和“1”)的“位”来存储和操纵信息的数字计算机相比,量子计算系统旨在使用配置为量子态的叠加(例如,a|0>+b|1>)的“量子位”来操纵信息。每个量子位的量子态可以彼此纠缠,即,一个量子位的测量结果与另一量子位的测量结果紧密相关。这些特性提供了优于经典计算机的关键优势,即量子计算机的速度与量子位数量成指数关系。
发明内容
一般,在一些方面,本公开的主题可以体现在制造器件的方法中,该方法包括在具有主表面的衬底上形成多层堆叠,该多层堆叠包括形成在衬底的主表面之上的支撑层、以及形成在支撑层上的光致抗蚀剂层;制造器件的方法还包括:图案化多层堆叠以形成至少一个开口,使得光致抗蚀剂层被支撑层底切;以及各向异性地干蚀刻衬底。
该方法的实现方式可以包括以下特征中的一个或更多个。例如,在一些实现方式中,多层堆叠还可以包括形成在衬底的主表面上的第一层,支撑层形成在第一层之上。
在一些实现方式中,支撑层可以形成在第一层上。
在一些实现方式中,其中支撑层可以被第一层上切。
在一些实现方式中,光致抗蚀剂层和第一层可以具有对准的各自的边缘。
在一些实现方式中,第一层是聚合材料。
在一些实现方式中,聚合材料可以对电子束辐射敏感。
在一些实现方式中,聚合材料可以是甲基丙烯酸甲酯。
在一些实施方式中,聚合材料可以是聚甲基丙烯酸甲酯。
在一些实施方式中,聚合材料可以是甲基丙烯酸。
在一些实施方式中,多层堆叠可以是双层堆叠。
在一些实现方式中,图案化多层抗蚀剂堆叠可以包括使用显影剂对光致抗蚀剂层进行显影。
在一些实现方式中,支撑层可溶于显影剂。
在一些实现方式中,显影剂可以是碱。
在一些实现方式中,支撑层是聚合材料。
在一些实现方式中,聚合材料可以对电子束辐射敏感。
在一些实现方式中,聚合材料可以是聚甲基戊二酰亚胺。
在一些实现方式中,聚合材料可以是甲基丙烯酸甲酯。
在一些实现方式中,聚合材料可以是聚甲基丙烯酸甲酯。
在一些实现方式中,聚合材料可以是甲基丙烯酸。
在一些实现方式中,图案化多层堆叠可以包括执行等离子体灰化。
在一些实现方式中,所述器件可以是量子信息处理器件。
在一些实现方式中,衬底可以包括设置在硅衬底上的铝层。
在一些实现方式中,器件可以是可通过以上方法或实现方式中的任何一种获得的器件。
实现方式可以包括以下优点中的一个或更多个。例如,在一些实现方式中,该方法可以在将要图案化的金属性层和上文描述的支撑层之间提供另一进行保护的层。这可以通过提供对残余物的阻挡以及允许用于去除步骤的溶剂更容易进入来改善对图案化的特征的边缘周围的保护。
出于本公开的目的,超导体(或者,超导的)材料可以被理解为在超导临界温度处或以下表现出超导特性的材料。超导体材料的示例包括铝(例如1.2开尔文的超导临界温度)、铌(例如9.3开尔文的超导临界温度)和钛氮化物(例如5.6开尔文的超导临界温度)。
在附图和下面的描述中阐述了一个或更多个实现方式的细节。其他特征和优点将由说明书、附图和权利要求明显。
附图说明
图1A-1K示出了使用三层结构来图案化衬底上的金属性层的工艺。
图2是图案化衬底上的金属性层的方法的工艺流程图。
图3A和图3B示出了显影之前和之后的两层结构,其可以用作三层结构的替代物。
具体实施方式
量子计算提供对存储在量子计算机的多个量子位中的量子信息的相干处理。为了达到最大的计算速度,理想情况下,量子位以可控的方式彼此缠结,使得每个量子位的量子态立即影响其他量子位的对应量子态。超导量子计算是量子计算技术的有前景的实现方式,其中量子电路至少部分地由衬底上的超导体材料形成。在某些实现方式中,量子电路元件优选地在低温下工作,使得热涨落不会干扰量子位的相干性或在工作频率下引起电路元件的损耗。可能导致损耗或退相干的其他因素是材料缺陷,诸如二级状态(TLS,two-levelstates)和不期望的辐射耦合。
因此,可以使用在临界温度以下显示出超导行为的金属性层来形成各种量子电路元件和部件,诸如约瑟夫森结、共面波导、LC振荡器、超导量子干涉仪(SQUID)、电感器、电容器或其他元件和部件。超导量子计算器件可以是多层系统,但是通常只有第一金属性层形成计算基础的核心。
常规地,为了图案化衬底上的金属性层,光致抗蚀剂层被沉积在金属性层上并被显影。这些步骤暴露金属性层的将要被蚀刻的部分。诸如离子铣削的干蚀刻可以用于蚀刻金属性层的暴露区域。一旦金属性层已经被蚀刻,干法蚀刻也可以用于蚀刻下面的衬底。在干蚀刻之后,光致抗蚀剂层可以用溶剂去除。
这个方法的缺点在于,由于暴露于蚀刻剂,被图案化的光致抗蚀剂会在干蚀刻步骤期间硬化。结果,即使在用溶剂去除光致抗蚀剂层之后,硬化的光致抗蚀剂的部分也可以保留在金属性层上。这些光致抗蚀剂残余物在图案化的特征的边缘周围尤其成问题,在所述边缘处硬化的光致抗蚀剂与金属性层直接接触。残留在金属性特征的边缘周围的残余物会阻止后续层在图案化的金属结构上的均匀形成,这对于量子信息器件的制造至关重要。它们也可能影响图案化的金属结构的电磁特性。
为了解决这个问题,使用了底切轮廓。支撑层(这里也称为“底切层”)被沉积在金属性层上,并且光致抗蚀剂层可以被沉积在支撑层上。支撑层的特征在于,当显影时,支撑层从通过光刻形成的窗口的内壁横向地后退。因此,光致抗蚀剂层和支撑层形成悬挂特征(或“底切轮廓”)。用于支撑层的材料是市场上可买到的,诸如聚二甲基戊二酰亚胺(PMGI)、LORTM和LOLTM。
使用支撑层,当金属/衬底被干蚀刻时,光致抗蚀剂层的暴露部分(即,暴露于蚀刻并且硬化的部分)不与金属性层直接接触。因此,使用支撑层可以缓解硬化的光致抗蚀剂残余物的问题。
然而,由于两个原因,这个方法仍不能提供对金属性层的完美保护。首先,尽管离子铣削和其他形式的干蚀刻可以是各向异性的(换言之,在蚀刻中是定向地垂直的),但离子仍可以通过从由光致抗蚀剂层和支撑层限定的壁反射而在图案化的窗口内反弹。因此,与金属层接触的支撑层本身可以硬化。其次,干蚀刻,特别是离子铣削,是一种侵蚀性的工艺,因为来自金属性层和衬底层的材料从衬底射出,并沉积在金属性层中形成的窗口的暴露的边缘周围。
本公开涉及解决这个问题,并提出了一种方法:图案化衬底上的金属性层同时阻止甚至避免了在图案化的金属性层的边缘附近的电介质/金属性残余物。具体地,该方法在将要被图案化的金属性层和上文描述的支撑层之间提供了另一进行保护的层(这里称为“第一层”、“基础层”或“保护层”)。通过提供对残余物的阻挡,以及允许用于去除步骤的溶剂更容易进入,这改善了图案化的特征的边缘周围的保护。尤其对于量子信息器件而言,通过这个方法达到的纯度水平会有重大的影响。在一些实现方式中,与金属性结构接触的电介质残余物导致几GHz的工作频率处的损耗,这影响了器件的关键参数,诸如量子位的相干时间或谐振器的品质因数。
图1A-1K示出了对衬底上的金属性层进行光刻图案化的工艺的示例。具体地,图1A-1K中绘出的示例工艺示出了通过形成两个沟槽由沉积在衬底上的金属性层形成三个金属性区域的剖视图。现在将参照图1和图2描述这个方法。
参照图1A,金属性层100可以沉积在衬底10上。金属性层100可以不需要任何增粘剂来粘附到衬底10,并且可以在衬底10上提供稳定的层。金属性层100可以呈铝层的形式,衬底10可以呈硅的形式,诸如例如p型(100)硅。铝和硅的组合可以用于实现包括超导量子位的量子信息处理器件。然而,考虑到当前方法可以用于任何其他金属性层和衬底,材料的选择不限于这些。例如,衬底10可以是蓝宝石晶片。在金属性层100是铝层的情况下,金属性层100可以是大约100nm厚并且可以是多晶的。
参照图1B和图2,可选的第一层(或“保护层”)101可以沉积在金属性层100上(步骤S1)。作为示例,保护层101可以呈聚(甲基丙烯酸甲酯)(PMMA)层的形式。为了形成保护层或保护层101,PMMA可以被溶解在诸如苯甲醚的溶剂中并旋涂在包括硅衬底10和金属性层100的衬底上。在旋涂之后,保护层101可以被烘烤以在沉积底切层或支撑层102之前硬化。
支撑层102被沉积在保护层101(如果存在的话)上或金属性层100上(步骤S2)。
如上文所述,支撑层102的示例可以包括PMGI、LOLTM和LORTM中的任何一种。当保护层101是PMMA层时,这些示例不需要任何增粘剂来粘附到保护层101。支撑层102也被旋涂并在约185度的玻璃化转变温度以上被烘烤,以蒸发该层内的溶剂。或者,支撑层102可以在低于玻璃化转变温度的温度下(诸如160度)被烘烤5分钟,而不引起与支撑层102和保护层101的明显混合。
光致抗蚀剂层103被沉积在支撑层102上(步骤S3)。
保护层101的厚度可以为约100nm并且可以在10nm和1μm之间。在使用PMGI的情况下,支撑层102的厚度可以为约200nm,并且可以在10nm与10μm之间,而与支撑层102的树脂成分无关。光致抗蚀剂层103的厚度通常可以在800nm至7μm之间。然而,取决于工艺参数,例如,反应性离子蚀刻到硅衬底10中的程度,光致抗蚀剂层103的厚度可以在100nm至100μm的范围内。
参照图1C和图2,使用光掩模104,曝光光致抗蚀剂层103和支撑层102(步骤S4)。这两层的光谱响应位于240至290nm的波长范围(其在深UV(DUV)范围内)附近。因此,光致抗蚀剂层103和支撑层102两者可以同时用DUV整片式曝光来曝光。或者,光致抗蚀剂层103可以被完全图案化,并且仅支撑层102的暴露部分可以用DUV整片式曝光来曝光。或者,两个层102、103可以用电子束曝光。例如,PMGI在DUV的1至5焦耳/cm2范围内显影,并且在电子束剂量的30至40μC/cm2范围内显影。用于PMGI的剂量是用于PMMA的剂量的1/5至1/3。考虑到这些参数,可以优化并相应地确定曝光剂量。
图1C示出了光致抗蚀剂层103是正性光致抗蚀剂的示例。然而,负性光致抗蚀剂可以用于光致抗蚀剂层。支撑层102、PMGI、LORTM和LOLTM可以是正性光致抗蚀剂并且需要水性溶剂。当光致抗蚀剂层103是正性光致抗蚀剂时,在光致抗蚀剂和PMGI之间的界面附近会发生轻微程度的混合,因为尽管PMGI不溶于大多数常规的光致抗蚀剂溶剂,但通常用于PMGI的溶剂环戊酮溶解用作光致抗蚀剂层的大多数材料。然而,对支撑层进行彻底烘烤可以帮助减少混合。正性光致抗蚀剂的示例包括重氮萘醌(DNQ)和酚醛清漆树脂(苯酚甲醛树脂)的混合物。负性光致抗蚀剂的示例包括SU-8光致抗蚀剂聚合物和非化学计量配比的硫醇-烯(OSTE)聚合物。
用于光致抗蚀剂层103的材料通常被设计为在显影之后为干净的剥离在边缘附近提供非各向同性的斜度。用于支撑层102的材料通常被设计为在显影之后提供各向同性的斜度和可控的底切程度或凹陷程度。因此,用于支撑层102和光致抗蚀剂层103的材料不可以互换使用。然而,如果底切的程度或凹陷的程度可以被可重现地控制并且不导致与随后的光致抗蚀剂层103的大量层间混合,则可用作光致抗蚀剂层103的任何材料可以被用作支撑层102。
在该步骤,保护层101,例如PMMA层,也可以被暴露至一定程度。然而,如果保护层101是负性光致抗蚀剂,则在光致抗蚀剂层和支撑层两者是正性光致抗蚀剂的情况下,保护层101倾向于不溶于水性显影剂。即使保护层101是正性抗蚀剂并且被显影剂溶解,也可以控制保护层101的厚度和曝光剂量,使得主要仅顶部两层被曝光。此外,当保护层101是PMMA层时,引起PMMA交联的DUV光的剂量基本上大于曝光支撑层102和光致抗蚀剂层103所需的剂量。因此,DUV整片式曝光对保护层101的影响可以忽略不计。
还参照图1D和图2,如果光致抗蚀剂层103是可用用于显影支撑层102的显影剂(诸如TMAH或KOH溶液)显影的类型,则可以同时显影顶部的两个层102、103,即光致抗蚀剂层103和支撑层102。或者,光致抗蚀剂层103和支撑层102可以使用两个分开的显影步骤来显影。由于保护层101的存在,在显影阶段,金属性层100可以不暴露于显影剂(步骤S5)。
在该阶段,图案化的支撑层102'可以从由图案化的光致抗蚀剂层103'限定的侧壁后退,从而与光致抗蚀剂一起形成悬挂特征。底切的程度可以通过暴露程度被可重现地控制。支撑层102中底切的程度也可以用烘烤温度、显影剂类型和支撑层102内的树脂成分来控制。
可用其来控制底切程度的参数之一是UV曝光。例如,为了使底切最大化,在如图1C所示的步骤S4中,在可以形成和烘烤支撑层102之后,可以在沉积光致抗蚀剂层103之前用DUV整片式曝光对整个支撑层102进行整片式曝光。支撑层102和光致抗蚀剂层103可以被同时显影。这是使直接在支撑层102上的曝光最大化以使底切程度最大化的示例性过程。
作为选择,在沉积和烘烤支撑层102之后,可以沉积和烘烤光致抗蚀剂层103。当光致抗蚀剂层103被曝光以成像时,支撑层102可以同时被曝光,如在如图1C所示的步骤S4中所解释地。在这种情况下,与整个支撑层102被曝光的示例相比,支撑层102在更小的程度上被曝光,因此底切的程度将更小。
作为另一种选择,在沉积和烘烤支撑层102之后,可以沉积、烘烤、曝光和显影光致抗蚀剂层103。在光致抗蚀剂层103被完全图案化之后,可以额外地用DUV整片式曝光对支撑层102的暴露部分进行整片式曝光,以控制底切的程度。与支撑层102的未暴露区域相比,支撑层102的暴露区域以较高的速率显影,从而形成支撑层102的底切,该底切朝向支撑层102的未暴露区域后退。
为了将底切的程度保持为最小,可以消除支撑层102上的DUV光曝光。换言之,当曝光光致抗蚀剂层103时,可以控制光致抗蚀剂层103的剂量和厚度,使得支撑层102不暴露于任何DUV光。即使在这种情况下,一定量的底切也被预期。
支撑层102的树脂成分也是可重现地控制底切程度的重要因素。例如,当使用诸如NANO LOR抗蚀剂的特定种类的支撑层102时,可以在不用任何DUV整片式曝光的情况下达到非常大程度的底切。
底切的程度也可以由烘烤时间和温度确定,因为支撑层102内的残留溶剂的量决定了显影阶段的溶解速率。例如,在支撑层102为PMGI的情况下,烘烤温度应为185℃或更高高至约250℃,以去除支撑层102内的任何残留溶剂。然而,当支撑层102在低于185℃的温度下烘烤时,更多的溶剂将留在支撑层102中。由于更高的溶解速率,这导致更大程度的底切。
可用其控制底切程度的另一个参数是显影剂类型。取决于显影剂类型,支撑层102的溶解速率可以变化。
因此,底切的程度可以通过优化以下四个参数可重现地控制:DUV整片式曝光的程度、烘烤温度、树脂成分和显影剂类型。支撑层102的溶解速率以及因此底切的程度可以主要由烘烤温度控制。
还参照图1E和图1F以及图2,保护层101可以通过反应性离子蚀刻(RIE)被蚀刻。如果保护层101由诸如PMMA的有机材料组成,则可以使用氧等离子体来选择性地去除有机保护层而不用蚀刻到金属性层100中(步骤S6)。因为保护层101可以被蚀刻使得图案化的保护层101'的图案化的边缘与图案化的光致抗蚀剂层103'的图案化的边缘对准,所以可以期望高程度的蚀刻方向性或各向异性。这个特征可以为金属性层100中的特征的边缘提供免受伪残留物影响的额外保护。对于各向异性反应离子刻蚀,配备有电极不对称配置的感应耦合等离子体(ICP)系统可以在10毫托范围内的低压氧气的情况下使用。
即使当反应性离子蚀刻被安排为是各向异性的时,保护层101,特别是当它为PMMA层时,可以稍微地后退,也导致底切结构。凹陷的程度或底切的程度可以由氧气的压力控制。凹陷可以在几纳米与几百纳米之间。
参照图1G和图2,金属性层100可以通过离子铣削被干蚀刻,使得图案化的保护层101'的图案可以被转印到下面的金属性层100(步骤S7)。诸如氩气(Ar)的非反应性气体可以用于离子铣削。因为离子铣削工艺不是选择性的,并且涉及重离子的轰击,所以一旦金属性层被蚀刻,衬底就可以被蚀刻。尤其当金属性层100使用溅射方法沉积时,来自金属性层100的相当大量的碎屑可以积聚在图案化的特征的边缘处。但是,该步骤中用于蚀刻的方法不限于诸如离子铣削的干蚀刻。只要由光致抗蚀剂层103'和保护层101'限定的图案可以以基本上各向异性的方式转印到下面的金属性层100,任何其他蚀刻方法都可以用于安排为提供各向异性蚀刻的该步骤,例如用感应耦合等离子体的反应性离子蚀刻。
保护层101的优点可以如下。
首先,保护层101的存在可以防止在金属性层100的顶部形成连续的硬化膜,并且由于溶剂可以容易地溶解光致抗蚀剂层103的未损坏部分而使得光致抗蚀剂层103的去除更容易。
其次,尽管从图案化的孔内的壁反射的重离子也可以使保护层101硬化,但是保护层101的厚度可以被保持为较小,例如对于PMMA层为100nm。因此,在图案内暴露的侧壁可以仅有小部分硬化。这与光致抗蚀剂层103的为约1μm的典型厚度形成对比。
第三,如关于图1E和图1F及步骤S6所讨论地,去除保护层101的反应性离子蚀刻步骤使保护层101的侧壁稍微后退。该凹陷程度可以被控制,使得保护层101不被严重地暴露于重离子的轰击同时保护边缘免受伪颗粒影响。因此,保护层101能够保护图案化的特征的边缘,而不使保护层101的硬化部分与金属性层100接触。
还参照图1H和图2,被重离子轰击的光致抗蚀剂层103'在图案化的光致抗蚀剂层103'的暴露表面处导致硬化的光致抗蚀剂区域104(或“覆盖物”)。然而,这些区域104通过图案化的支撑层102'以及图案化的保护层101'(如果存在的话)与图案化的金属性层100'间隔开。而且,图案化的金属性层100'中的特征的边缘由保护层101保护。这与没有保护层的情况形成对比,在该情况中支撑层的后退部分暴露金属性层100中的特征的边缘。因此,图案化的金属性层100'中的特征的边缘不暴露于可能的电介质残余物或金属残余物。
参照图1J和图2,图案化的保护层101'、图案化的支撑层102'和图案化的光致抗蚀剂层103'可以使用溶剂被去除(步骤S8)。使用三层结构能够使溶剂更容易进入抗蚀剂下方,并有助于层的更干净的剥离。可以使用合适的剥除方法,诸如各向同性氧等离子体。加热的N-甲基-2-吡咯烷酮(NMP)可以用于该步骤。
图1K示出了遵循上述步骤的图案化的金属性层100'。金属性层100可能更不易遭受来自金属性层100和衬底10的硬化的光致抗蚀剂残余物或颗粒影响。
参照图3A,如前所述,可以使用两层结构代替三层结构。支撑层102可以直接沉积在金属性层100上。光致抗蚀剂层103可以沉积在支撑层102上。在这种情况下,形成两层结构102、103代替图1B所示的三层结构101、102、103。可以使用与上文描述的材料和工艺相同的材料和相同的工艺来形成两层结构,因此这里将不再详细描述。然而,诸如层厚度和/或烘烤时间的工艺参数可以被适配为适应两层结构。已经形成后,两层结构可以使用与用于处理三层结构相同或相似的工艺来处理。然而,诸如剂量和/或显影时间的工艺参数可以被适配为适应两层结构。与三层结构相比,在保护层101和光致抗蚀剂层103之间没有支撑层102的情况下,保护层101和光致抗蚀剂层103之间可能存在显著的混合。
参照图3B,从图3A所示的两层结构102、103开始,可以遵循上文参照图1A至图1K和图2描述的相同工艺。在氧等离子体处理步骤(步骤S6)之后和在干蚀刻步骤(步骤S7)之前,图案化的支撑层102'和图案化的光致抗蚀剂层103'形成如图3B所示的两层底切轮廓,而不是图1F所示的三层结构。在这种情况下,金属性层300中的特征的边缘没有被保护而免受材料和/或抗蚀剂残余物的再沉积影响。
如上所述,在临界温度以下可表现出超导行为的金属性层100可以是包含有助于进行量子信息处理的关键元件和部件的主要层。这些元件和部件(例如,约瑟夫森结、共面波导、LC振荡器、超导量子干涉仪(SQUID)、电感器和电容器)的全部或部分被限定为金属性层上的图案,理想情况下,所述图案具有干净且轮廓分明的边缘。例如,共面波导可以被限定为金属性层100中的条带。本文中描述的工艺可以用于在这些条带上提供更干净的边缘,这将大大减少由位于这些条带的边缘附近的缺陷引起的损耗。此外,本文中描述的工艺可以防止残余物留在图案的边缘附近,残余物留在图案的边缘附近可以因诸如二级状态(TLS)的材料缺陷而导致损失或退相干。从本文中描述的工艺获得的干净且轮廓分明的边缘还防止对后续层的不利影响。这里描述的工艺可能需要沉积一种或更多种材料,诸如超导体、电介质和/或金属。取决于所选择的材料,这些材料可以使用诸如化学气相沉积、物理气相沉积(例如,蒸发或溅射)或外延技术或其他沉积工艺的沉积工艺来沉积。这里描述的工艺还可能需要在制造期间从器件去除一种或更多种材料。取决于将要去除的材料,去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离工艺。
其他材料可以用于金属性层和衬底。例如,金属性层可以是诸如铌或锡的另一种超导金属,或超导合金。衬底可以是蓝宝石或合适的电介质材料。衬底可以是多层衬底,诸如绝缘体上硅。
本说明书中描述的量子主题和量子操作的实现方式可以以合适的量子电路来实现,或更一般地以包括本说明书中公开的结构及其结构等同物的量子计算系统来实现,或以它们中的一种或更多种的组合来实现。术语“量子计算系统”可以包括但不限于量子计算机、量子信息处理系统、量子密码系统或量子模拟器。
术语量子信息和量子数据是指由量子系统所携带、保持或存储的信息或数据,其中最小的非平凡系统是量子位,例如,定义量子信息单位的系统。理解的是,术语“量子位”涵盖了在对应的上下文中可适当地近似为二能级系统(two-level system)的所有量子系统。这样的量子系统可以包括例如具有两个能级或更多能级的多能级系统。举例来说,这样的系统可以包括原子、分子、电子、光子、离子、量子点或超导量子位。在许多实现方式中,计算基础状态用基态和第一激发态识别,但是理解的是,其中计算状态用更高能级的激发态识别的其他设置是可行的。理解的是,量子存储器是可以以高保真度和高效率长时间存储量子数据的器件,例如光-物质界面(light-matter interfaces),在其中光用于传输以及物质用于存储和保存量子数据的量子特征(诸如叠加或量子相干)。
量子电路元件可以用于执行量子处理操作。即,量子电路元件可以被配置为利用诸如叠加和纠缠的量子力学现象以非确定性方式对数据执行操作。诸如量子位的某些量子电路元件可以被配置为同时以一种以上的状态表示信息和对信息进行操作。可用这里公开的工艺形成的超导量子电路元件的示例包括电路元件,诸如共面波导、量子LC振荡器、量子位(例如,通量量子位或电荷量子位)、超导量子干涉仪(SQUID)(例如,RF-SQUID或DCSQUID)、电感器、电容器、传输线、接地平面或其他电路元件。
相比之下,经典电路元件一般以确定性方式处理数据。经典电路元件可以被配置为通过对数据执行基本的算术、逻辑和/或输入/输出操作来共同运行计算机程序的指令,其中数据以模拟形式或数字形式表示。
在一些实现方式中,经典电路元件可以用于通过电连接或电磁连接向量子电路元件发送数据和/或从量子电路元件接收数据。可用这里公开的工艺形成的经典电路元件的示例包括快速单通量量子(RSFQ)器件、倒数量子逻辑(RQL)器件和ERSFQ器件,它们是不使用偏置电阻的RSFQ的节能版本。其他经典电路元件也可以用这里公开的工艺形成。
在使用超导量子电路元件和/或超导经典电路元件(诸如这里描述的电路元件)的量子计算系统的操作期间,将超导电路元件在低温恒温器内冷却至允许超导材料表现出超导特性的温度。
尽管本说明书包含许多特定的实现细节,但是这些细节不应被解释为对所要求保护的范围的限制,而应被解释为对特定实现方式可能特有的特征的描述。在本说明书中在单独的实现方式的上下文中描述的某些特征也可以与单个实现方式相结合地实现。相反,在单个实现方式的上下文中描述的各种特征也可以分别在多个实现方式中或以任何合适的子组合来实现。
而且,尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此声明,但是在某些情况下可以从组合中删去所要求保护的组合中的一个或更多个特征,并且所要求保护的组合可以针对子组合或子组合的变体。
类似地,尽管在附图中以特定顺序绘出了操作,但是这不应被理解为要求以示出的特定顺序或以连续的顺序执行这样的操作,或执行所有示出的操作以达到期望的结果。例如,权利要求中记载的动作可以以不同的顺序执行并且仍然达到期望的结果。在某些情形下,多任务和并行处理可以是有利的。而且,不应将上述实现方式中的各个部件的分离理解为在所有实现方式中都需要这样的分离。
已经描述了许多实现方式。然而,将理解,在不背离本发明的精神和范围的情况下,可以进行各种修改。其他实现方式在所附权利要求的范围内。
Claims (24)
1.一种制造器件的方法,包括:
在具有主表面的衬底上形成多层堆叠,所述多层堆叠包括:
在所述衬底的所述主表面之上形成的支撑层;以及
在所述支撑层上形成光致抗蚀剂层;
图案化所述多层堆叠以形成至少一个开口,使得所述光致抗蚀剂层被所述支撑层底切;以及
各向异性地干蚀刻所述衬底。
2.根据权利要求1所述的方法,其中所述多层堆叠还包括:
形成在所述衬底的所述主表面上的第一层,所述支撑层形成在所述第一层之上。
3.根据权利要求2所述的方法,其中所述支撑层形成在所述第一层上。
4.根据权利要求2或3所述的方法,其中所述支撑层被所述第一层上切。
5.根据权利要求2、3或4所述的方法,其中所述光致抗蚀剂层和所述第一层具有对准的各自的边缘。
6.根据权利要求2至5中任一项所述的方法,其中所述第一层是聚合材料。
7.根据权利要求6所述的方法,其中所述聚合材料对电子束辐射敏感。
8.根据权利要求6或7所述的方法,其中所述聚合材料是甲基丙烯酸甲酯。
9.根据权利要求6、7或8所述的方法,其中所述聚合材料是聚甲基丙烯酸甲酯。
10.根据权利要求6或7所述的方法,其中所述聚合材料是甲基丙烯酸。
11.根据权利要求1所述的方法,其中所述多层堆叠是双层堆叠。
12.根据权利要求1至11中任一项所述的方法,其中图案化所述多层抗蚀剂堆叠包括:
使用显影剂对所述光致抗蚀剂层进行显影。
13.根据权利要求12所述的方法,其中所述支撑层可溶于所述显影剂。
14.根据权利要求12或13所述的方法,其中所述显影剂是碱。
15.根据权利要求1至14中任一项所述的方法,其中所述支撑层是聚合材料。
16.根据权利要求15所述的方法,其中所述聚合材料对电子束辐射敏感。
17.根据权利要求15或16所述的方法,其中所述聚合材料是聚甲基戊二酰亚胺。
18.根据权利要求15或16所述的方法,其中所述聚合材料是甲基丙烯酸甲酯。
19.根据权利要求15、16或18所述的方法,其中所述聚合材料是聚甲基丙烯酸甲酯。
20.根据权利要求15或16所述的方法,其中所述聚合材料是甲基丙烯酸。
21.根据权利要求1至20中任一项所述的方法,其中图案化所述多层堆叠包括:
进行等离子体灰化。
22.根据权利要求1至21中任一项所述的方法,其中所述器件是量子信息处理器件。
23.根据权利要求1至22中任一项所述的方法,其中所述衬底包括设置在硅衬底上的铝层。
24.一种通过权利要求1至23中任一项的方法可获得的器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410868162.0A CN118946242A (zh) | 2017-08-31 | 2017-12-07 | 使用多层堆叠制造器件的方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762552743P | 2017-08-31 | 2017-08-31 | |
| US62/552,743 | 2017-08-31 | ||
| PCT/US2017/065018 WO2019045763A1 (en) | 2017-08-31 | 2017-12-07 | FABRICATION OF A DEVICE USING A MULTILAYER STACK |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410868162.0A Division CN118946242A (zh) | 2017-08-31 | 2017-12-07 | 使用多层堆叠制造器件的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111095584A true CN111095584A (zh) | 2020-05-01 |
| CN111095584B CN111095584B (zh) | 2024-07-23 |
Family
ID=60788720
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410868162.0A Pending CN118946242A (zh) | 2017-08-31 | 2017-12-07 | 使用多层堆叠制造器件的方法 |
| CN201780094508.4A Active CN111095584B (zh) | 2017-08-31 | 2017-12-07 | 使用多层堆叠制造器件的方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410868162.0A Pending CN118946242A (zh) | 2017-08-31 | 2017-12-07 | 使用多层堆叠制造器件的方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US11935748B2 (zh) |
| EP (1) | EP3676882B1 (zh) |
| JP (1) | JP7171705B2 (zh) |
| KR (1) | KR102400989B1 (zh) |
| CN (2) | CN118946242A (zh) |
| AU (1) | AU2017429631C1 (zh) |
| CA (1) | CA3074121A1 (zh) |
| WO (1) | WO2019045763A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111933788A (zh) * | 2020-08-11 | 2020-11-13 | 中国科学院紫金山天文台 | 一种制备高质量超导隧道结电路的方法 |
| CN112320752A (zh) * | 2019-08-05 | 2021-02-05 | 上海新微技术研发中心有限公司 | 负性光刻胶图形化膜层的制备方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11935748B2 (en) * | 2017-08-31 | 2024-03-19 | Google Llc | Fabricating a device using a multilayer stack |
| EP4009387B1 (en) * | 2020-12-07 | 2023-06-07 | IQM Finland Oy | Josephson junction fabrication method |
| WO2022261523A1 (en) | 2021-06-11 | 2022-12-15 | SeeQC, Inc. | System and method of flux bias for superconducting quantum circuits |
| CN118830341A (zh) * | 2022-02-24 | 2024-10-22 | 应用材料公司 | 不具有阶梯结构的存储器装置及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001201871A (ja) * | 1999-11-10 | 2001-07-27 | Fujitsu Ltd | レジスト・パターン形成方法、ゲート電極形成方法、電界効果型半導体装置 |
| US20050100830A1 (en) * | 2003-10-27 | 2005-05-12 | Molecular Imprints, Inc. | Methods for fabricating patterned features utilizing imprint lithography |
| CN103258719A (zh) * | 2007-10-30 | 2013-08-21 | Wj通信公司 | 使蚀刻底切最小化及提供清洁金属剥离的方法 |
| US9302905B1 (en) * | 2015-06-15 | 2016-04-05 | Innovative Micro Technology | Method for forming a microfabricated structure |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089907U (ja) | 1983-11-28 | 1985-06-20 | 石川島播磨重工業株式会社 | 圧延機のロ−ルシフト装置 |
| JPS6378531A (ja) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | レジスト除去方法 |
| JPH01283887A (ja) | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 酸化物超伝導体用パターン形成方法 |
| US5219713A (en) * | 1990-12-17 | 1993-06-15 | Rockwell International Corporation | Multi-layer photoresist air bridge fabrication method |
| US5196395A (en) | 1991-03-04 | 1993-03-23 | Superconductor Technologies, Inc. | Method for producing crystallographic boundary junctions in oxide superconducting thin films |
| US5155053A (en) * | 1991-05-28 | 1992-10-13 | Hughes Aircraft Company | Method of forming t-gate structure on microelectronic device substrate |
| JPH0574696A (ja) | 1991-09-17 | 1993-03-26 | Fujitsu Ltd | 高エネルギ線リソグラフイ法 |
| JPH05251771A (ja) | 1991-12-02 | 1993-09-28 | Sumitomo Electric Ind Ltd | 人工粒界型ジョセフソン接合素子およびその作製方法 |
| JPH05167119A (ja) | 1991-12-18 | 1993-07-02 | Daikin Ind Ltd | 薄膜素子の平坦化方法及び薄膜素子 |
| US5275695A (en) * | 1992-12-18 | 1994-01-04 | International Business Machines Corporation | Process for generating beveled edges |
| US5888901A (en) * | 1996-08-05 | 1999-03-30 | Motorola, Inc. | Multilevel interconnection and method for making |
| JP2000321756A (ja) | 1999-05-07 | 2000-11-24 | Canon Inc | エバネッセント光露光用マスク、エバネッセント光露光装置、デバイスの製造方法および前記エバネッセント光露光用マスクの製造方法 |
| US6870158B1 (en) * | 2002-06-06 | 2005-03-22 | Sandia Corporation | Microfabricated cylindrical ion trap |
| JP4533256B2 (ja) | 2004-06-28 | 2010-09-01 | キヤノン株式会社 | 微細構造体の製造方法および液体吐出ヘッドの製造方法 |
| TWI286517B (en) | 2004-06-28 | 2007-09-11 | Canon Kk | Method for manufacturing minute structure, method for manufacturing liquid discharge head, and liquid discharge head |
| US20060007025A1 (en) * | 2004-07-08 | 2006-01-12 | Manish Sharma | Device and method for encoding data, and a device and method for decoding data |
| KR100606290B1 (ko) | 2004-12-02 | 2006-07-31 | 한국전자통신연구원 | 전계효과 트랜지스터의 제조방법 |
| KR100647459B1 (ko) * | 2005-11-29 | 2006-11-23 | 한국전자통신연구원 | 티형 또는 감마형 게이트 전극의 제조방법 |
| US7750370B2 (en) * | 2007-12-20 | 2010-07-06 | Northrop Grumman Space & Mission Systems Corp. | High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer |
| US8741715B2 (en) * | 2009-04-29 | 2014-06-03 | Cree, Inc. | Gate electrodes for millimeter-wave operation and methods of fabrication |
| US8105889B2 (en) | 2009-07-27 | 2012-01-31 | Cree, Inc. | Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions |
| JP6089907B2 (ja) | 2013-04-15 | 2017-03-08 | 新日鐵住金株式会社 | スパイラル鋼管エッジポジション制御装置及び制御方法 |
| JP6378531B2 (ja) | 2014-05-07 | 2018-08-22 | 日本放送協会 | 超解像装置及びプログラム |
| KR102292227B1 (ko) * | 2015-03-02 | 2021-08-24 | 삼성디스플레이 주식회사 | 투명 표시 장치 및 이의 제조 방법 |
| US9653398B1 (en) | 2015-12-08 | 2017-05-16 | Northrop Grumman Systems Corporation | Non-oxide based dielectrics for superconductor devices |
| US11935748B2 (en) * | 2017-08-31 | 2024-03-19 | Google Llc | Fabricating a device using a multilayer stack |
-
2017
- 2017-12-07 US US16/640,411 patent/US11935748B2/en active Active
- 2017-12-07 CA CA3074121A patent/CA3074121A1/en active Pending
- 2017-12-07 KR KR1020207008406A patent/KR102400989B1/ko active Active
- 2017-12-07 EP EP17818714.2A patent/EP3676882B1/en active Active
- 2017-12-07 CN CN202410868162.0A patent/CN118946242A/zh active Pending
- 2017-12-07 CN CN201780094508.4A patent/CN111095584B/zh active Active
- 2017-12-07 JP JP2020512459A patent/JP7171705B2/ja active Active
- 2017-12-07 WO PCT/US2017/065018 patent/WO2019045763A1/en not_active Ceased
- 2017-12-07 AU AU2017429631A patent/AU2017429631C1/en active Active
-
2024
- 2024-02-09 US US18/438,142 patent/US12288687B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001201871A (ja) * | 1999-11-10 | 2001-07-27 | Fujitsu Ltd | レジスト・パターン形成方法、ゲート電極形成方法、電界効果型半導体装置 |
| US20050100830A1 (en) * | 2003-10-27 | 2005-05-12 | Molecular Imprints, Inc. | Methods for fabricating patterned features utilizing imprint lithography |
| CN103258719A (zh) * | 2007-10-30 | 2013-08-21 | Wj通信公司 | 使蚀刻底切最小化及提供清洁金属剥离的方法 |
| US9302905B1 (en) * | 2015-06-15 | 2016-04-05 | Innovative Micro Technology | Method for forming a microfabricated structure |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112320752A (zh) * | 2019-08-05 | 2021-02-05 | 上海新微技术研发中心有限公司 | 负性光刻胶图形化膜层的制备方法 |
| CN111933788A (zh) * | 2020-08-11 | 2020-11-13 | 中国科学院紫金山天文台 | 一种制备高质量超导隧道结电路的方法 |
| CN111933788B (zh) * | 2020-08-11 | 2024-05-31 | 中国科学院紫金山天文台 | 一种制备高质量超导隧道结电路的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200365397A1 (en) | 2020-11-19 |
| US11935748B2 (en) | 2024-03-19 |
| KR20200040862A (ko) | 2020-04-20 |
| AU2017429631B2 (en) | 2021-02-25 |
| CN118946242A (zh) | 2024-11-12 |
| US12288687B2 (en) | 2025-04-29 |
| AU2017429631C1 (en) | 2022-07-14 |
| CA3074121A1 (en) | 2019-03-07 |
| AU2017429631A1 (en) | 2020-03-05 |
| KR102400989B1 (ko) | 2022-05-23 |
| EP3676882A1 (en) | 2020-07-08 |
| CN111095584B (zh) | 2024-07-23 |
| WO2019045763A1 (en) | 2019-03-07 |
| EP3676882B1 (en) | 2021-06-30 |
| JP2020532865A (ja) | 2020-11-12 |
| US20240186143A1 (en) | 2024-06-06 |
| JP7171705B2 (ja) | 2022-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12288687B2 (en) | Fabricating a device using a multilayer stack | |
| CN117998973B (zh) | 制造约瑟夫森结的方法 | |
| TWI493626B (zh) | 使蝕刻底蝕最小化並提供完全金屬剝落(liftoff)的方法 | |
| US9076658B1 (en) | High precision metal thin film liftoff technique | |
| JPS5812344B2 (ja) | 銅を基材とする金属パタ−ンの形成方法 | |
| JP6831452B2 (ja) | フォトレジスト現像液によるエッチングを防ぐためのバッファ層 | |
| US12525461B2 (en) | Hard mask liftoff processes | |
| JP2003338458A (ja) | サブリソグラフィサイズのバイアをつくる方法 | |
| US11990344B2 (en) | Low-cost method of making a hard mask for high resolution and low dimensional variations for the fabrication and manufacturing of micro- and nano-devices and -systems | |
| JP3589201B2 (ja) | 薄膜パターニング方法、薄膜デバイスの製造方法及び薄膜磁気ヘッドの製造方法 | |
| US20260020502A1 (en) | Quantum device assembly, quantum device manufacturing method, and quantum device assembly manufacturing method | |
| US20200019063A1 (en) | Method for nickel etching | |
| CN118908145A (zh) | 微纳结构制备方法 | |
| CN119110673A (zh) | 共面波导电路的制备方法、芯片衬底及芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |