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CN111081776A - 场效应晶体管、制造其的方法和包括其的片上系统 - Google Patents

场效应晶体管、制造其的方法和包括其的片上系统 Download PDF

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Abstract

本发明涉及场效应晶体管、制造其的方法和包括其的片上系统。该制造场效应晶体管的方法包括在衬底上形成鳍、在鳍的彼此相反侧上形成源电极和漏电极、在鳍的位于源电极和漏电极之间的沟道部分上形成栅极堆叠、在鳍的位于栅极堆叠的彼此相反侧上的延伸部分上形成栅极间隔物、去除栅极间隔物的至少一部分以暴露鳍的延伸部分、以及使鳍的延伸部分变薄。在鳍的延伸部分变薄之后，鳍的沟道部分具有第一宽度，并且鳍的延伸部分具有小于第一宽度的第二宽度。

Description

场效应晶体管、制造其的方法和包括其的片上系统
技术领域
本公开总体上涉及场效应晶体管和制造其的方法。
背景技术
相关技术领域的场效应晶体管(FET)通常通过增加栅极的长度来实现更低的源极-漏极泄漏电流(即，温比器件(Wimpy device)通常具有比常规FET更长的栅极长度)。另外，温比器件通常通过直接印刷或具有多重电介质间隔物图案化的自对准双重图案化(SADP)工艺形成。在利用SADP之前，使用具有有意的光刻余量的直接印刷同时对常规器件和温比器件进行图案化。为了使温比器件处于7NM代及下一代，通常利用SADP或极紫外(EUV)直接印刷光刻。然而，通过直接印刷(例如，借助于单次曝光的可变栅极临界尺寸(CD)图案化)形成温比器件可导致栅极长度变化损失，并且通过SADP工艺形成温比器件需要额外的光刻步骤(例如，额外的电介质沉积和蚀刻步骤)。也就是，对借助于单个掩模的紧密直接印刷期望更多的工艺变化，诸如栅极长度变化，并且形成温比器件的SADP工艺需要额外的图案化工艺步骤。
发明内容
本公开涉及一种制造场效应晶体管的方法的各种实施方式。在一个实施方式中，该方法包括在衬底上形成鳍、在鳍的彼此相反侧上形成源电极和漏电极、在鳍的位于源电极和漏电极之间的沟道部分上形成栅极堆叠、在鳍的位于栅极堆叠的彼此相反侧上的延伸部分上形成栅极间隔物、去除栅极间隔物的至少一部分以暴露鳍的延伸部分、以及使鳍的延伸部分变薄。在鳍的延伸部分变薄之后，鳍的沟道部分具有第一宽度，并且鳍的延伸部分具有小于第一宽度的第二宽度。
使延伸部分变薄可以包括用湿蚀刻或干蚀刻来蚀刻鳍的延伸部分。
该方法还可以包括在使鳍的延伸部分变薄之后，在鳍的延伸部分上沉积电介质材料。
电介质材料包括绝缘材料，诸如硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物、空气或其组合。
鳍的延伸部分的第二宽度可以在约2nm至约5nm的范围内。
第二宽度可以比第一宽度小了约2nm至约8nm的范围内的量。
该方法还可以包括对鳍的延伸部分额外掺杂。
额外掺杂可以用硼和磷族掺杂剂执行。
额外掺杂可以具有在约1E18原子/cm3至约1E21原子/cm3的范围内的掺杂剂浓度。
本公开还涉及一种场效应晶体管的各种实施方式。在一个实施方式中，该场效应晶体管包括包含硅的鳍、在鳍的彼此相反侧上的源电极和漏电极、在鳍的沟道部分上的栅极堆叠、以及在鳍的延伸部分上的栅极间隔物。鳍的沟道部分具有第一宽度，并且鳍的延伸部分具有小于第一宽度的第二宽度。
第二宽度可以在约2nm至约5nm的范围内。
第二宽度可以比第一宽度薄了约2nm至约8nm的范围内的量。
第一宽度可以在约6nm至约7nm的范围内。
栅极间隔物可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物、空气或其组合。
鳍可以包括n型掺杂剂或p型掺杂剂。
本公开还涉及一种片上系统的各种实施方式。在一个实施方式中，该片上系统包括第一场效应晶体管和第二场效应晶体管。第一场效应晶体管和第二场效应晶体管每个包括包含硅的鳍、在鳍的彼此相反侧上的源电极和漏电极、在鳍的沟道部分上的栅极堆叠、以及在鳍的延伸部分上的栅极间隔物。鳍的沟道部分具有第一宽度，并且鳍的延伸部分具有小于第一宽度的第二宽度。
第一场效应晶体管可以是nFET，第二场效应晶体管可以是pFET。
第一场效应晶体管的延伸部分的第二宽度可以不同于第二场效应晶体管的延伸部分的第二宽度。
第一场效应晶体管的延伸部分的第二宽度可以与第二场效应晶体管的延伸部分的第二宽度基本相同。
对于第一场效应晶体管和第二场效应晶体管中的至少一个，第二宽度可以在约2nm至约5nm的范围内。
对于第一场效应晶体管和第二场效应晶体管中的至少一个，栅极间隔物可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物、空气或其组合。
本发明内容被提供以介绍对本公开的在以下具体实施方式中进一步描述的实施方式的特征和概念的选择。本发明内容不旨在标识所要求保护的主题的关键或必要特征，也不旨在用于限制所要求保护的主题的范围。所描述的特征中的一个或更多个可以与一个或更多个其它所描述的特征组合以提供可行的装置。
附图说明
当结合附图考虑时，本公开的实施方式的特征和优点将通过参照以下详细描述被更好地理解。在附图中，附图通篇使用相同的附图标记来指代相同的特征和部件。附图不一定按比例绘制。
图1A-1D分别是根据本公开的一个实施方式的场效应晶体管的透视图和剖视图；以及
图2A-2T绘出了根据本公开的一个实施方式的形成场效应晶体管的方法的任务。
具体实施方式
本公开涉及与传统鳍式场效应晶体管(finFET)相比表现出减小的源极-漏极泄漏电流的finFET的各种实施方式、以及制造表现出减小的源极-漏极泄漏电流的finFET的方法。在本公开的一个或更多个实施方式中，finFET通过使鳍的延伸部分变薄来制造，这降低了归因于量子限制效应的finFET的源极-漏极泄漏电流。另外，根据本公开的一个或更多个实施方式的制造finFET的方法避免了与通过自对准双重图案化(SADP)工艺形成相关技术finFET相关联的额外光刻步骤，并且避免了与通过直接印刷工艺形成相关技术finFET相关联的栅极长度变化损失。因此，根据本公开的一个或更多个实施方式的制造finFET的方法将不会由于单次曝光影响栅极临界尺寸(CD)变化或由于用于SADP的额外图案化增加工艺复杂性。
在下文中，将参照附图更详细地描述示例实施方式，在附图中相同的附图标记始终指代相同的元件。然而，本发明可以以各种不同的形式体现，并且不应被解释为仅限于这里示出的实施方式。更确切地，这些实施方式作为示例被提供，使得本公开将是全面且完整的，并且将向本领域技术人员充分传达本发明的方面和特征。因此，对本领域普通技术人员完全理解本发明的方面和特征不必要的工艺、元件和技术可以不被描述。除非另有说明，否则在整个附图和书面描述中相同的附图标记表示相同的元件，因而其描述可以不被重复。
在附图中，为了清楚起见，元件、层和区域的相对尺寸可以被夸大和/或简化。为了易于说明，诸如“在……下面”、“在……之下”、“下部”、“在……下方”、“在……之上”、“上部”等的空间关系术语可以在此被用于描述如图中所示的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖装置在使用或在操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“之下”或“下面”或“下方”的元件将取向“在”所述另外的元件或特征“之上”。因此，示例术语“在……之下”和“在……下方”可以涵盖上下两取向。装置可以被另外地取向(例如，旋转90度或处于另外的取向)，并且这里使用的空间关系描述符应被相应地解释。
将理解，尽管术语“第一”、“第二”、“第三”等可以在此被用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语用于将一个元件、部件、区域、层或部分与另外的元件、部件、区域、层或部分区分开。因此，以下描述的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分而不背离本发明的精神和范围。
将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、直接连接到或联接到所述另一元件或层，或者可以存在一个或更多个居间元件或层。此外，还将理解，当一元件或层被称为“在”两个元件或层“之间”时，它可以是这两个元件或层之间的唯一元件或层，或者也可以存在一个或更多个居间元件或层。
这里使用的术语是出于描述特定实施方式的目的，而不旨在限制本发明。当在此使用时，单数形式“一”旨在还包括复数形式，除非上下文清楚地另行指示。还将理解，当在本说明书中使用时，术语“包含”、“包含……的”、“包括”和“包括……的”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。当在此使用时，术语“和/或”包括一个或更多个相关所列项目的任何及所有组合。诸如“……中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的单独元素。
当在此使用时，术语“基本上”、“约”和类似术语用作近似的术语而不用作程度的术语，并且旨在解释本领域普通技术人员将认识到的测量值或计算值的固有变化。此外，当描述本发明的实施方式时使用“可以”是指“本发明的一个或更多个实施方式”。当在此使用时，术语“使用”、“使用……的”和“被使用”可以被认为分别与术语“利用”、“利用……的”和“被利用”同义。此外，术语“示例性”旨在表示示例或说明。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。还将理解，诸如通用词典中定义的术语的术语应被解释为具有与它们在相关领域和/或本说明书的背景下的含义相一致的含义，并且不应在理想化或过度形式化的意义上被解释，除非这里明确地如此定义。
图1A是根据本公开的一个实施方式的场效应晶体管的透视图。图1B是沿图1A的1B-1B截取的剖视图。图1C是沿图1B的1C-1C截取的剖视图。图1D是沿图1B的1D-1D截取的剖视图。
现在参照图1A-1D，根据本公开的一个实施方式的场效应晶体管(FET)100包括源电极101、漏电极102、在源电极101和漏电极102之间延伸的至少一个鳍103、包括栅极电介质层105和在栅极电介质层105上的金属层106的栅极堆叠104、以及沿着栅极堆叠104的侧面的栅极间隔物107、108。源电极101和漏电极102、至少一个鳍103以及栅极堆叠104形成在衬底109(例如，体硅衬底或绝缘体上硅(SOI)衬底)上。
在示出的实施方式中，鳍103的分别在栅极间隔物107、108下方的延伸部分110、111比鳍103的在栅极堆叠104下方的沟道部分112薄。在一个或更多个实施方式中，鳍103的延伸部分110、111具有小于约10nm的宽度W1。在一个或更多个实施方式中，鳍103的延伸部分110、111每个具有在约2nm至约5nm的范围内的宽度W1。在一个或更多个实施方式中，鳍103的延伸部分110、111比鳍103的沟道部分112薄了约2nm至约8nm的范围内的量(即，鳍103的每个延伸部分110、111的宽度W1比鳍103的沟道部分112的宽度W2小了约2nm至约8nm的范围内的量)。在一个或更多个实施方式中，鳍103的沟道部分112的宽度W2小于约10nm，诸如，例如在约6nm至约7nm的范围内。鳍103的延伸部分110、111的相对于鳍103的沟道部分112更薄的宽度W1被配置为与其中鳍的宽度恒定的相关技术FET相比由于量子限制效应而减小了源极-漏极泄漏电流。在一个或更多个实施方式中，相对于其中鳍的延伸部分未变薄的相关技术FET，FET 100的源极-漏极泄漏电流可以在约1倍至约10倍的范围内(例如，在约1倍至约5倍的范围内)被减小。另外，在一个或更多个实施方式中，延伸沟道结可以位于鳍103的变薄的延伸部分110、111中。使鳍103的延伸部分110、111变薄并将延伸沟道结定位在变薄的延伸部分110、111中被配置为与相关技术FET相比增大了FET 100的阈值电压(Vt)。在一个或更多个实施方式中，使鳍103的延伸部分110、111变薄并将延伸沟道结定位在变薄的延伸部分110、111中被配置为相对于没有变薄的延伸部分的相关技术FET将FET 100的阈值电压(Vt)增大了多达约50mV或多达约100mV的量。
在一个或更多个实施方式中，FET 100可以是nFET或pFET(例如，FET 100的鳍103可以用p型掺杂剂、基本上p型掺杂剂、n型掺杂剂、或基本上n型掺杂剂掺杂)。另外，在一个或更多个实施方式中，鳍103的延伸部分110、111可以用硼和磷族掺杂剂掺杂。在一个或更多个实施方式中，鳍103的延伸部分110、111中的掺杂剂浓度可以在约1E22原子/cm3至约1E16原子/cm3的范围内。在其中FET 100是n型FET的一个或更多个实施方式中，鳍103的材料可以是诸如InGaAs的III-V族材料。在一个或更多个实施方式中，对于n型FET或p型FET，鳍103的材料可以是诸如Ge的IV族材料。在其中FET 100是p型FET的一个或更多个实施方式中，鳍103的材料可以是诸如SiGe的IV族材料。在一个或更多个实施方式中，鳍103可以由SiGe形成，其中Ge以高达约30％(原子数百分比)的量被提供。
另外，在示出的实施方式中，栅极间隔物107、108包括绝缘材料(例如，电介质)，诸如，例如，硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物或其组合。在一个或更多个实施方式中，栅极间隔物107、108的绝缘材料可以包括空气(例如，栅极间隔物107、108可以是栅极气隙间隔物)。此外，在一个或更多个实施方式中，栅极间隔物107、108的每个可以具有在约4nm至约15nm的范围内的厚度。在一个或更多个实施方式中，栅极间隔物107、108的厚度可以等于或基本上等于鳍103的延伸部分110、111的长度。
本公开还涉及包括一系列finFET的片上系统(SoC)的各种实施方式。在一个实施方式中，SoC包括图1A-1D中所示的至少一个finFET 100。在一个或更多个实施方式中，SoC的finFET 100可以是nFET或pFET。在一个或更多个实施方式中，SoC可以包括pFET 100和nFET 100两者(例如，SoC可以是CMOS芯片)。在一个或更多个实施方式中，芯片可以包括具有相同或基本相同宽度的鳍的延伸部分的pFET和nFET(例如，pFET和nFET的延伸部分可以变薄相同的量)。在一个或更多个实施方式中，芯片可以包括具有不同宽度的鳍的延伸部分的pFET和nFET(例如，pFET中的鳍的延伸部分可以变薄与nFET中的鳍的延伸部分不同的量)。在一个或更多个实施方式中，仅在芯片的一特定位置内或多个特定位置内的那些finFET可以包括变薄的延伸部分(例如，仅在芯片的一个或更多个区域内的FET可以包括相对于相应鳍的沟道部分更薄的延伸部分)，以降低仅在芯片的那些一个或更多个期望位置内的FET的源极-漏极泄漏电流。在一个或更多个实施方式中，芯片的所有FET可以包括相对于相应鳍的沟道部分变薄的延伸部分(例如，芯片的所有FET可以包括相对于鳍的沟道部分更薄的延伸部分)，以降低芯片的所有FET的源极-漏极泄漏电流。在一个或更多个实施方式中，芯片可以包括至少两个pFET，并且第一pFET的延伸部分的宽度可以与第二pFET的延伸部分的宽度相同或不同。在一个或更多个实施方式中，芯片可以包括至少两个nFET，并且第一nFET的延伸部分的宽度可以与第二nFET的延伸部分的宽度相同或不同。在一个或更多个实施方式中，FET的延伸部分的宽度可以在芯片的不同区域或部分中不同(例如，FET的延伸部分的宽度可以根据芯片的其中安置FET的区域或部分而变化)。
图2A-2T绘出了根据本公开的一个实施方式的制造场效应晶体管(FET)200的方法的任务。用于参照，图2A、2C、2E、2G、2I、2K、2M、2O和2S是用于绘出根据本公开的一个实施方式的制造场效应晶体管的方法的任务的剖视图。图2B、2D、2F、2H、2J、2L、2N、2P、2R和2T是用于绘出根据本公开的一个实施方式的制造场效应晶体管的方法的任务的俯视图。图2Q是用于绘出根据本公开的一个实施方式的制造场效应晶体管的方法的任务的透视图。
如图2A-2B所示，该方法包括在硅衬底202上沉积导电沟道层201的任务。硅衬底202可以包括(100)或(110)硅(Si)衬底。在一个或更多个实施方式中，导电沟道层201由Si形成。在其中FET 200是n型FET的一个或更多个实施方式中，导电沟道层201的材料可以是诸如InGaAs的III-V族材料。在一个或更多个实施方式中，对于n型FET或p型FET，导电沟道层201的材料可以是诸如Ge的IV族材料。在其中FET 200是p型FET的一个或更多个实施方式中，导电沟道层201的材料可以是诸如SiGe的IV族材料。在一个或更多个实施方式中，导电沟道层201可以由SiGe形成，其中Ge以高达约30％(原子数百分比)的量被提供。
现在参照图2C-2D，根据本公开的一个实施方式的方法包括图案化并蚀刻导电沟道层201以形成至少一个鳍203的任务。图案化并蚀刻导电沟道层201以形成至少一个鳍203的任务可以通过任何适当的工艺或技术(诸如，例如光刻、侧壁图像转移或干蚀刻)来执行。在一个或更多个实施方式中，该任务可以包括形成任何期望数量的鳍203，诸如一个鳍、两个鳍或者三个或更多个鳍。图案化并蚀刻导电沟道层201的任务包括形成具有期望的沟道高度H、期望的沟道宽度W、期望的沟道长度L的一个或更多个鳍203，并且在两个或更多个鳍的情况下，包括形成在相邻鳍之间具有期望的水平分隔距离的鳍203。在一个或更多个实施方式中，形成一个或更多个鳍203的任务可以包括单个掩模任务和单个蚀刻任务或者两个或更多个掩模和蚀刻任务。另外，在一个或更多个实施方式中，可以利用该任务来形成用于nFET和/或pFET的一个或更多个鳍203。在一个或更多个实施方式中，在图案化并蚀刻导电沟道层201以形成至少一个鳍203的任务之后，鳍203可以具有在约4nm至约7nm的范围内(例如，在约6nm至约7nm的范围内)的宽度W。
现在参照图2E-2F，该方法还包括形成虚设栅极堆叠204(例如，由氧化物/多晶硅/氮化物形成的虚设栅极)并且在虚设栅极堆叠204的彼此相反侧上通过本领域中已知的任何工艺诸如氮化物沉积形成栅极间隔物205、206的任务。在一个或更多个实施方式中，栅极间隔物205、206的材料可以是硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物或其组合。在一个或更多个实施方式中，栅极间隔物205、206的每个可以具有在约4nm至约15nm的范围内的宽度T。在一个或更多个实施方式中，栅极间隔物205、206的宽度T可以等于或基本上等于鳍203的延伸部分的长度。在一个或更多个实施方式中，栅极间隔物205、206可以包括牺牲电介质层。
如图2G-2H所示，该方法还包括蚀刻位于未受到在以上参照图2E-2F描述的任务期间形成的虚设栅极堆叠204和栅极间隔物205、206保护的区域中的一个或更多个鳍203的任务。在一个或更多个实施方式中，一个或更多个鳍203的蚀刻一直向下行进至硅衬底202或进入到硅衬底202中。
现在参照图2I-2J，该方法还包括在一个或更多个鳍203的每个的彼此相反侧上的硅衬底202上通过例如外延沉积形成源电极207和漏电极208(例如，nFET源电极和漏电极或者pFET源电极和漏电极)的任务。在一个或更多个实施方式中，源电极207和漏电极208可以是由任何适当的材料诸如Si、SiP或SiCP形成的nFET源极区域和漏极区域。在一个或更多个实施方式中，nFET源极区域和漏极区域可以由具有诸如磷(P)或碳(C)的杂质的Si形成。在一个或更多个实施方式中，形成pFET源电极和漏电极的任务包括沉积具有例如从约1nm至约5nm(例如，约1.5nm)的厚度的Si的缓冲层，随后沉积SiGe、SiGeB或类似材料的层。在一个或更多个实施方式中，该任务可以包括沉积具有诸如硼(B)或锡(Sn)的杂质的SiGe层。
现在参照图2K-2L，该方法还包括沉积层间电介质(ILD)209、对虚设栅极堆叠204的顶部执行化学机械平坦化(CMP)、然后(例如，通过蚀刻)去除虚设栅极堆叠204以暴露一个或更多个鳍203的每个的沟道部分210的任务。
现在参照图2M-2N，该方法还包括通过经由本领域中已知的任何工艺或任何多个工艺诸如原子层沉积(ALD)形成栅极电介质层212然后在栅极电介质层212上形成金属层213而形成栅极堆叠211。在形成栅极堆叠211的任务期间，栅极电介质层212和金属层213填充先前由虚设栅极堆叠204占据的区域(即，栅极堆叠211占据在去除虚设栅极堆叠204的任务期间形成的空隙)。
现在参照图2O-2P，该方法还包括去除栅极间隔物205、206的至少一部分以暴露鳍203的分别在栅极间隔物205、206下方的延伸区域或部分214、215(例如，蚀刻栅极间隔物205、206的每个的至少一部分以暴露鳍203的在栅极间隔物205、206下方的延伸部分214、215)的任务。去除栅极间隔物205、206的每个的至少一部分的任务可以包括蚀刻工艺，诸如，例如湿蚀刻工艺或干蚀刻工艺。
现在参照图2Q-2R，该方法还包括使鳍203的暴露的延伸部分214、215变薄(即，使鳍203的在去除栅极间隔物205、206的至少一部分的任务之前位于栅极间隔物205、206下方的延伸部分214、215变薄)的任务。在一个或更多个实施方式中，鳍203的暴露的延伸部分214、215可以均匀地、基本上均匀地或非均匀地变薄。去除栅极间隔物205、206并且使鳍203的延伸部分214、215变薄的任务可以包括蚀刻工艺，诸如，例如湿蚀刻工艺或干蚀刻工艺。使鳍203的暴露的延伸部分214、215变薄的任务不影响或基本上不影响鳍203的在栅极堆叠211下方的沟道部分210的宽度(即，使鳍203的暴露的延伸部分214、215变薄的任务不影响鳍203的沟道部分210的宽度)。因此，在使鳍203的延伸部分214、215变薄的任务之后，延伸部分214、215具有比鳍203的沟道部分210(即，鳍203的在栅极堆叠211下方的部分)的宽度W3小的宽度W4。在一个或更多个实施方式中，鳍203的沟道部分210的宽度W3小于约10nm。在一个或更多个实施方式中，在使鳍203的暴露的延伸部分214、215变薄的任务之后，鳍203的延伸部分214、215的宽度W4小于约10nm。在一个或更多个实施方式中，在使鳍203的暴露的延伸部分214、215变薄的任务之后，鳍203的暴露的延伸部分214、215的每个的宽度W4小于鳍203的沟道部分210的宽度W3并且在约2nm至约5nm的范围内。在一个或更多个实施方式中，在使鳍203的暴露的延伸部分214、215变薄的任务之后，延伸部分214、215的每个的宽度W4比鳍203的沟道部分210的宽度W3薄了约2nm至约8nm(即，在使鳍203的暴露的延伸部分214、215变薄的任务之后，鳍203的通过去除栅极间隔物205、206而暴露的延伸部分214、215比鳍203的在栅极堆叠211下方的沟道部分210薄了约2nm至约8nm)。
在一个或更多个实施方式中，该方法还可以包括对鳍203的延伸部分214、215进行额外掺杂的任务。对鳍203的延伸部分214、215进行额外掺杂的任务被配置为进一步减小鳍203的延伸部分214、215的电阻。对鳍203的延伸部分214、215进行额外掺杂的任务可以在使延伸部分214、215变薄的任务之前或之后执行。额外掺杂的任务可以用硼和磷族掺杂剂执行。在一个或更多个实施方式中，额外掺杂剂的浓度可以小于约1E22原子/cm3，诸如，例如在约1E18原子/cm3至约1E21原子/cm3的范围内。额外掺杂的任务可以通过本领域中已知的任何适当的工艺来执行，诸如，例如等离子体掺杂、掺杂外延沉积或掺杂电介质沉积。另外，在一个或更多个实施方式中，该方法包括在对延伸部分214、215额外掺杂的任务之后掺杂激活以激活额外掺杂剂的任务。
现在参照图2S-2T，该方法还包括在被去除的栅极间隔物205、206的区域中沉积电介质材料216(例如，沉积电介质材料216，其围绕鳍203的在使延伸部分214、215变薄的任务期间变薄的延伸部分214、215)然后抛光沉积的电介质材料216的任务。电介质材料216在栅极堆叠211的彼此相反侧上形成再沉积的栅极间隔物。在一个或更多个实施方式中，电介质材料216可以包括任何适当的绝缘材料，诸如，例如硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物或其组合。在一个或更多个实施方式中，电介质材料216可以是空气(例如，该方法可以包括形成气隙栅极间隔物)。
该方法还包括通过本领域中已知的任务包括CMP任务以仅在被去除的虚设栅极区域中启用栅极金属，随后是接触形成的任务和后段(back-end-of-line)(BEOL)形成的任务来完成FET 200和包括一个或更多个FET的芯片的形成。另外，在一个或更多个实施方式中，该方法可以包括在与根据本公开的上述任务形成的FET 200相同的芯片/电路上形成局部的栅极全包围(GAA)FET、传统的全GAA FET和/或传统的finFET。
虽然已经具体参照本发明的示例性实施方式详细描述了本发明，但是这里描述的示例性实施方式不旨在是穷举的或将本发明的范围限制为所公开的确切形式。本发明所属领域的技术人员将理解，可以实践所描述的结构及组装和操作的方法上的更改和变化而不有意地背离本发明的如在所附权利要求中阐明的原理、精神和范围。
本申请要求享有2018年10月18日提交的美国临时申请第62/747,608号和2019年2月21日提交的美国非临时申请第16/282,048号的优先权和权益，其全部内容通过引用在此合并。

Claims (20)

1.一种制造场效应晶体管的方法，该方法包括：
在衬底上形成鳍；
在所述鳍的彼此相反侧上形成源电极和漏电极；
在所述鳍的位于所述源电极和所述漏电极之间的沟道部分上形成栅极堆叠；
在所述鳍的位于所述栅极堆叠的彼此相反侧上的延伸部分上形成栅极间隔物；
去除所述栅极间隔物的至少一部分以暴露所述鳍的所述延伸部分；以及
使所述鳍的所述延伸部分变薄，其中，在所述鳍的所述延伸部分变薄之后，所述鳍的所述沟道部分具有第一宽度并且所述鳍的所述延伸部分具有小于所述第一宽度的第二宽度。
2.根据权利要求1所述的方法，其中使所述延伸部分变薄包括用湿蚀刻或干蚀刻来蚀刻所述鳍的所述延伸部分。
3.根据权利要求1所述的方法，还包括在所述鳍的所述延伸部分变薄之后，在所述鳍的所述延伸部分上沉积电介质材料。
4.根据权利要求3所述的方法，其中所述电介质材料包括从由硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物、空气及其组合构成的组中选择的绝缘材料。
5.根据权利要求1所述的方法，其中所述第二宽度在2nm至5nm的范围内。
6.根据权利要求1所述的方法，其中所述第二宽度比所述第一宽度小了2nm至8nm的范围内的量。
7.根据权利要求1所述的方法，还包括对所述鳍的所述延伸部分额外掺杂。
8.根据权利要求7所述的方法，其中所述额外掺杂用硼和磷族掺杂剂来执行。
9.根据权利要求7所述的方法，其中所述额外掺杂具有在1E18原子/cm3至1E21原子/cm3的范围内的掺杂剂浓度。
10.一种场效应晶体管，包括：
包含硅的鳍；
在所述鳍的彼此相反侧上的源电极和漏电极；
在所述鳍的沟道部分上的栅极堆叠；以及
在所述鳍的延伸部分上的栅极间隔物，
其中所述鳍的所述沟道部分具有第一宽度，并且所述鳍的所述延伸部分具有小于所述第一宽度的第二宽度。
11.根据权利要求10所述的场效应晶体管，其中所述第二宽度在2nm至5nm的范围内。
12.根据权利要求10所述的场效应晶体管，其中所述第二宽度比所述第一宽度薄了2nm至8nm的范围内的量。
13.根据权利要求10所述的场效应晶体管，其中所述第一宽度在6nm至7nm的范围内。
14.根据权利要求10所述的场效应晶体管，其中所述栅极间隔物包括从由硅氧化物、硅氮化物、硅碳氧化物、硅硼碳氮化物、硅碳氮化物、空气及其组合构成的组中选择的绝缘材料。
15.根据权利要求10所述的场效应晶体管，其中所述鳍包括n型掺杂剂或p型掺杂剂。
16.一种片上系统，包括：
第一场效应晶体管；以及
第二场效应晶体管，其中所述第一场效应晶体管和所述第二场效应晶体管每个包括：
包含硅的鳍；
在所述鳍的彼此相反侧上的源电极和漏电极；
在所述鳍的沟道部分上的栅极堆叠；和
在所述鳍的延伸部分上的栅极间隔物，
其中所述鳍的所述沟道部分具有第一宽度，并且所述鳍的所述延伸部分具有小于所述第一宽度的第二宽度。
17.根据权利要求16所述的片上系统，其中所述第一场效应晶体管是nFET，所述第二场效应晶体管是pFET。
18.根据权利要求16所述的片上系统，其中所述第一场效应晶体管的所述第二宽度不同于所述第二场效应晶体管的所述第二宽度。
19.根据权利要求16所述的片上系统，其中所述第一场效应晶体管的所述第二宽度与所述第二场效应晶体管的所述第二宽度相同。
20.根据权利要求16所述的片上系统，其中，对于所述第一场效应晶体管和所述第二场效应晶体管中的至少一个，所述第二宽度在2nm至5nm的范围内。
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