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CN111066251B - 用于nr的ldpc基础图的使用 - Google Patents

用于nr的ldpc基础图的使用 Download PDF

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CN111066251B
CN111066251B CN201780094033.9A CN201780094033A CN111066251B CN 111066251 B CN111066251 B CN 111066251B CN 201780094033 A CN201780094033 A CN 201780094033A CN 111066251 B CN111066251 B CN 111066251B
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Abstract

提供了一种装置，该装置包括至少一个处理器、包括计算机程序代码的至少一个存储器，并且该至少一个处理器与至少一个存储器以及计算机程序代码一起被布置为，使装置至少执行：生成码块，该码块包括信息比特和奇偶校验比特，该奇偶校验比特通过对信息比特执行循环冗余校验而被生成；基于应用的线性纠错码基础图和/或基于信息比特的数目，来确定在生成码块时所使用的奇偶校验比特的数目；以及通过使用应用的线性纠错码基础图来对码块编码。

Description

用于NR的LDPC基础图的使用
技术领域
本发明涉及与在网络(诸如NR网络)中使用LDPC基础图(base graph)有关的装置、方法和计算机程序产品。
背景技术
本规范中使用的缩写的以下含义适用：
3GPP 第三代合作伙伴计划
5G 第五代
BG 基础图
CB 码块
CBG 码块组
CBS 码块大小
CRC 循环冗余校验
GF(2) 伽罗华域(2)
gNB 5G基站
FFS 有待进一步研究
LDPC 低密度奇偶校验
LTE 长期演进
MCS 调制和编码方案
NR 新无线电
PC 极化码
PCM 奇偶校验矩阵
TB 运输块
TBS 传输块大小
UE 用户设备
URLLC 超可靠和低延迟通信
本发明的实施例涉及网络(诸如5G)中的信道编码优化，但不限于此。在下文中，通过参考参考文献[1]:R1-1711533“CRC attachment for Smaller TBs”Nokia,Alcatel-Lucent Shanghai Bell，给出了有关较小TB的CRC附接的一些考虑。
在Ran1 NR Ad-Hoc#2会议中，商定两个LDPC基础图来支持5G中的数据信道。商定的其使用方式如下。
协议：
·基础图#1在以下情况下被用于相同TB的初始传输和后续重传：
–CBS>X或初始传输的码速率>Y
·基础图#2在以下情况下被用于在以下情况下同一TB的初始传输和后续重传：
–CBS<＝X并且初始传输的码速率<＝Y
·工作假设：X＝2560并且Y＝0.67
–在PCM判决X是否可以被扩展到3840和/或Y是否可以被扩展到0.75之后，有待进一步研究
将检查接收器在每种情况下如何知道初始传输的码速率，以及其如何被精确定义。
一些UE能力是否可能不需要实现两个基础图，有待进一步研究。
针对CRC附接，LDPC码具有固有的错误检测能力，并且可以被用于减少CRC开销。在Ran1#88bis会议中，达成了关于当TB大于阈值时，针对TB进行附接24个CRC比特的协议。然而，该阈值未被商定。特别是，Ran1#88bis中的协议是，
协议：
·至少针对大于阈值的TB(例如，约512比特)，TB级CRC的比特数为：LTB，CRC＝24比特
·针对小于阈值的TB的LTB，CRC值，以及阈值的值(不排除0)有待进一步讨论
·在码块(CB)分段后，如果TB被分段为2个或多个CB，则：
–CB级CRC被应用，即CRC比特个体地被附接到每个码块(如LTE中一样)
–CB级CRC的比特数为：0<LCB，CRC<＝24比特
·商定基础图后，考虑到固有的LDPC PC能力，将商定(多个)确切的LCB，CRC
·针对包含2个或多个CB但不是TB的所有CB的码块组(CBG)，是否将任何附加CRC比特附接到CBG有待进一步讨论
–将在(多个)LCB，CRC的值判决后被判决
在MCS表上，LTE使用5比特来指示控制有效载荷中的MCS。所有这些将使用Turbo码，并且与MCS表和编码方案的使用无关。针对NR，如何利用该MCS字段需要更多讨论，因为所使用的基础图可以不同。
为了优化性能，在定义NR的其他细节时必须考虑两个基础图的使用。
发明内容
本发明的实施例解决了这种情形，并且旨在克服上述问题，以及优化编码信道上的性能。
根据本发明的第一方面，提供了一种装置，该装置包括至少一个处理器、包括计算机程序代码的至少一个存储器，并且该至少一个处理器与至少一个存储器和计算机程序代码一起被布置为，使装置至少执行：生成码块，该码块包括信息比特和奇偶校验比特，该奇偶校验比特通过对信息比特执行循环冗余校验而被生成；基于应用的线性纠错码基础图和/或基于信息比特的数目，来确定在生成码块中所使用的奇偶校验比特的数目；以及通过使用应用的线性纠错码基础图来对码块编码。
根据本发明的第二方面，提供了一种方法，该方法包括：
生成码块，所述码块包括信息比特和奇偶校验比特，奇偶校验比特通过对信息比特执行循环冗余校验而被生成，
基于应用的线性纠错码基础图和/或基于信息比特的数目，来确定在生成码块时所使用的奇偶校验比特的数目，以及
通过使用应用的线性纠错码基础图来对码块编码。
该第一方面和第二方面可以被修改如下：
例如，在生成码块中所使用的奇偶校验比特的数目可以基于信息比特的数目与阈值的比较而被确定，其中阈值可以通过由应用的线性纠错码基础图支持的最大码块大小而被定义。
应用的线性纠错码基础图可以从第一线性纠错码基础图和第二线性纠错码基础图中被选择，其中针对第二线性纠错码基础图生成码块中所使用的奇偶校验比特的数目可以小于针对第一线性纠错码基础图生成码块中所使用的奇偶校验比特的数目。
应用的线性纠错码基础图可以基于信息比特的数目而从第一线性纠错码基础图和第二线性纠错码基础图中被选择。
信息比特可以被包括在传输块中，并且当第二线性纠错码基础图被使用时，传输块大小的分段可以不被应用。
信息比特可以被包括在传输块中，并且当第二线性纠错码基础图被使用时，将传输块分段成至少两个码块可以被执行，其中在这种情况下，与在不应用分段的情况下相同，相同数目的奇偶校验比特可以被用于每个码块。
用于第一线性纠错码基础图的奇偶校验比特的数目可以是24，和/或用于第二线性纠错码基础图的奇偶校验比特的数目可以是16。
当基于应用的线性纠错码基础图来确定在生成码块中所使用的奇偶校验比特的数目时，可以引用基于应用的线性纠错码基础图的调制和编码方案表。
可以引用用于提供关于调制和编码方案的信息的调制和编码方案表，其中该表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应的索引引用，其中索引由多个比特构成，并且指示与第二线性纠错码基础图有关的调制和编码方案的索引由若干比特指示，该若干比特少于指示与第一线性纠错码基础图有关的调制和编码方案的索引比特的数目。
当被用于指示与第二线性纠错码基础图有关的调制和编码方案的索引的比特数目被定义为Y，并且被用于指示与第一线性纠错码基础图有关的调制和编码方案的索引的比特数目被定义为X时，指示与第二线性纠错码基础图有关的调制和编码方案的索引中的第一X-Y前导比特可以被设置为0。
线性纠错码可以包括LDPC(低密度奇偶校验)码和/或极化码。
根据本发明的第三方面，提供了一种装置，该装置包括至少一个处理器、包括计算机程序代码的至少一个存储器，并且该至少一个处理器与至少一个存储器和计算机程序代码一起被布置为，使该装置至少执行：提供调制和编码方案表，该调制和编码方案表包括关于调制和编码方案的信息，其中该表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应索引引用，其中索引由多个比特构成，并且指示与第二线性纠错码基础图有关的调制和编码方案的索引由若干比特指示，该若干比特少于指示与第一线性纠错码基础图有关的调制和编码方案的索引比特的数目。
根据本发明的第四方面，提供了一种方法，该方法包括：
提供包括关于调制和编码方案的信息的调制和编码方案表，
其中该表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应索引引用，其中索引由多个比特构成，并且指示与第二线性纠错码基础图有关的调制和编码方案的索引由比特的数目所指示，该比特的数目小于指示与第一线性纠错码基础图有关的调制和编码方案的索引比特的数目。
第三方面和第四方面可以被修改如下：
当用于指示与第二线性纠错码基础图有关的调制和编码方案的索引的比特数目被定义为Y，并且用于指示与第一线性纠错码基础图有关的调制和编码方案的索引的比特数目被定义为X时，指示与第二线性纠错码基础图有关的调制和编码方案的索引中的第一X-Y前导比特可以被设置为0。
线性纠错码可以包括LDPC(低密度奇偶校验)码和/或极化码。
根据本发明的第五方面，提供了一种计算机程序产品，该计算机程序产品包括用于当在处理部件或模块上运行时执行根据第二方面和/或第四方面的方法的代码部件。该计算机程序产品可以被实施在计算机可读介质上，和/或该计算机程序产品可直接加载到计算机的内部存储器中和/或可以通过上传、下载和推送过程中的至少一项经由网络可传输。
根据本发明的第六方面，提供了一种装置，该装置包括：
用于生成包括信息比特和奇偶校验比特的码块的部件，奇偶校验比特通过对信息比特执行循环冗余校验而被生成，
用于基于应用的线性纠错码基础图和/或基于信息比特的数目来确定在生成码块时所使用的奇偶校验比特的数目的部件，以及
用于通过使用应用的线性纠错码基础图来对码块编码的部件。
根据本发明的第七方面，提供了一种装置，该装置包括
用于提供包括关于调制和编码方案的信息的调制和编码方案表的部件，
其中该表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应的索引引用，其中索引由多个比特构成，并且指示与第二线性纠错码基础图有关的调制和编码方案的索引由若干比特指示，该若干比特少于指示与第一线性纠错码基础图有关的调制和编码方案的索引比特的数目。
附图说明
通过结合附图对本发明的实施例的以下详细描述，这些和其他对象、特征、细节和优点将变得更加明显，在附图中：
图1A图示了根据本发明实施例的装置，
图1B图示了根据本发明实施例的方法，
图2示出了根据本发明实施例的用于基本段落#2的嵌套MCS表，以及
图3示出了根据本发明实施例的4比特MCS和5比特MCS表的示例。
具体实施方式
在下文中，将对本发明的实施例进行描述。然而，应当理解，仅以示例的方式给出了描述，并且所描述的实施例决不应当被理解为将本发明限制于此。
在下文中，描述了与发明方的CRC附接和生成NR的MCS表有关的一些问题。
关于CRC附接，应当注意，通常大多数上行链路和下行链路业务以较小的TB大小运行，并且良好的性能非常重要。而且，传输资源是有限的，并且信息比特和CRC比特的数目决定了传输操作的码速率。减少CRC开销有助于提高频谱效率，并且从而提高性能，但应当在不牺牲TB的错误检测能力的情况下完成。LDPC码能够为错误检测提供额外的支持，这可以最终减少CRC开销。在上述参考文献[1]中，研究了CRC比特对有效码速率的影响，其中发现CRC比特在有效码速率增加到1000比特时发生显著变化。但是，应当注意，一些UE可能不实现两个基础图以及具有任意数目，因为阈值可能会花费UE实现成本。例如，如果UE仅利用基础图#2操作，则将支持的最大TBS为2560比特(包括CRC)。因此，将大约1000比特的作为边界产生了在UE处实现两个CRC移位寄存器以用于相同基础图的需求。
关于MCS字段，应当注意，当最终确定用于NR的MCS表时，需要确保两个基础图#1和#2可以彼此独立地操作。例如，一些UE可以仅实现基础图#2，而一些UE可以仅实现基础图#1。可以预见，超可靠低延迟通信将使用基础图#2，并且在MCS表中需要频谱效率方面的良好粒度。具有随机MCS表而不考虑基础图的使用可会导致NR操作效率低下。
在下文中，通过参考图1A和图1B描述本发明的实施例的总体概述。
特别地，图1A示出了作为根据本实施例的第一装置的示例的UE或gNB 1。装置1包括至少一个处理器11和包括计算机程序代码的至少一个存储器12。至少一个处理器11与至少一个存储器12和计算机程序代码一起被布置为，使该装置至少执行：生成码块，该码块包括信息比特和奇偶校验比特，该奇偶校验比特通过对信息比特执行循环冗余校验而被生成；基于应用的线性纠错码基础图和/或基于信息比特的数目来确定在生成码块中使用的奇偶校验比特的数目；以及通过使用应用的线性纠错码基础图来对码块编码。
换言之，通过参考图1B所示的流程图，即在步骤S1中，基于应用的线性纠错码基础图和/或基于信息比特的数目来确定用于生成码块的奇偶校验比特的数目。在步骤S2中，生成码块，并且在步骤S1中，使用线性纠错代码基础图来对码块编码。
例如，线性纠错码可以是LDPC码。
因此，被用于CRC的奇偶校验比特的数目基于应用的LDPC基础图和/或信息比特的数目而不同。以这种方式，可以优化信道的性能。
此外，当基于应用的线性纠错码(例如，LDPC)基础图来确定在生成码块中使用的奇偶校验比特的数目时，可以参考基于线性纠错码的基础图的MCS表。即，例如，MCS表可以包含取决于应用的LDPC基础图，而应当使用多少个奇偶校验比特的指示。
装置1可以还包括被连接到处理器11的输入/输出(I/O)单元或功能(接口)13，以便提供到网络中的其他元件的连接等。
此外，在装置1中，至少一个处理器11可以与至少一个存储器以及计算机程序代码一起，还使该装置至少执行：提供[MCS]表，该[MCS]表包括关于调制和编码方案的信息的调制和编码方案，其中该表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应的索引引用，其中索引由多个比特构成，并且指示与第二线性纠错码基础图有关的调制和编码方案的索引由若干比特所指示，该若干比特少于指示与第一线性纠错码基础图有关的调制和编码方案的索引比特的数目。
应当注意，以上过程也可以由除装置1之外的另一装置(即，除UE或gNB之外的另一装置)来执行。
因此，根据本发明的一些实施例，CRC和MCS表被考虑用于5G LDPC码。也即，取决于所选的基础图和/或信息比特的数目，使用不同长度的CRC。第二方面考虑调制和编码集(MCS)的组织。在此，MCS是“嵌套的”，即方法不连续，并且可能重叠。因此，根据本发明的实施例，提供了一种定义CRC长度的阈值和MCS表的方法。
以这种方式，可以优化性能。
在下文中，描述了本发明的实施例的一些更多细节。
根据本发明的一些实施例，CRC附接针对不同的基础图是不同的，并且其将基于TBS阈值被定义。
·当使用LDPC基础图#2时，TBS分段不被使用。
·阈值的值由LDPC基础图#2所支持的最大码块大小定义。例如，阈值的值可以是2560-L比特，其中L是CRC长度。
·针对基础图#2的CRC长度将小于高于阈值时所使用的CRC长度。
·当码速率高于基础图#2所支持的最大值时，低于阈值的TBS仍使用相似的CRC长度。
此外，MCS表将包含嵌套结构，其为基础图#1和基础图#2的提供频谱效率的良好粒度。
·X比特MCS字段被用于表示完整的MCS表。即使用两个基础图时。
·Y<X比特MCS字段被用于基础图#2。图2中示出示例。
·系统仅可以以单个基础图操作，在该基础图中其可以将较少数目的比特用于MCS字段。
在下文中，描述了一些另外的详细实施例。
首先，描述了CRC附接，其中假设LDPC段#2所支持的最大码块大小是2560。
在此示例中，CRC计算的输入比特由a0，a1，a2，a3，...，aA-1表示，奇偶校验比特由p0，p1，p2，p3，...，pL-1表示，其中A是输入序列的大小并且L是奇偶校验比特数。奇偶校验比特由以下循环生成器多项式中的一项生成：
gCRC24A(D)＝「D24+D23+D18+D17+D14+D11+D10+D7+D6+D5+D4+D3+D+1]或
gCRC24B(D)＝[D24+D23+D6+D5+D+1]
gCRC16(D)＝[D16+D12+D5+1]
编码以系统的形式被执行，这意味着在GF(2)中，多项式：
a0DA+L-1+a1DA+L-2+...+aA-1DL+p0DL-1+p1DL-2+...+pL-2D1+pL-1
当除以对应的CRC生成多项式时，得出余数为0。
CRC附接后的比特由b0，b1，b2，b3，…，bB-1表示，其中B＝A+L。ak和bk之间的关系是：
bk＝ak针对k＝0，1，2，...，A-1
bk＝pk-A针对k＝A，A+1，A+2，…，A+L-1。
如果A不大于2560-L1，则L＝L1比特的CRC序列被附接到TBS。例如，L1＝16。否则，L＝24比特的CRC序列被附接到TBS。
在下面的实施例中，描述了关于MCS表的更详细的示例。
使用BG#2的URLLC或UE的MCS表可以使用4比特MCS索引，使得其被嵌套在大MCS表中。在这种情况下，可能不需要重新定义TBS大小或保留活动表。
图3示出了对应的示例，其中左侧部分示出了4比特MCS表，而右侧部分示出了5比特表。4比特MCS表被嵌套在5比特MCS表内。因此，仅支持BG#2的UE(或gNB)可以通过将前导比特设置为零来引用5比特MCS表内的4比特MCS表。
本发明不限于上述特定实施例，并且各种修改是可能的。
例如，在以上实施例中，给出了具体数字。然而，本发明不限于此。即，例如，LDPC基础图#2所支持的最大码块大小不限于2560，并且可以是任何合适的数字。
此外，根据以上实施例，其应用的LDPC基础图将被选择的LDPC基础图的数目是二。然而，数目可能更高。
此外，在以上实施例中，LDPC码被用于信道编码。然而，本发明不限于此，并且可以应用任何其他合适的线性纠错码，例如极化码。
此外，还可能使用不同的编码方案，例如，用于短块的极化码和用于大块的LDPC。由于不同的固有错误检测(LDPC具有固有检测，而极化码则没有)，CRC附接可能不需要不同。然而，匹配CRC长度以简化实现是可能的。以这种方式，可以跨操作区域提供相同的错误检测能力。例如，为极化码附接19个CRC奇偶校验比特，并且使用相同的大小以用于LDPC码是可能的。
此外，在以上实施例中，描述了在使用LDPC基础图#2的情况下，不应用分段。然而，本发明不限于此。即，根据备选实施例，当使用第二线性纠错码(例如，LDPC)基础图时，可以将包括信息比特的传输块分段成至少两个码块。在这种情况下，与未应用分段的情况下相同数目的奇偶校验比特被用于每个码块。即，针对TB和CB级别，CRC附接保持相等，从而简化了实现。
此外，当使用利用BG#2的分段时，在确定CBx的数目时可以考虑CRC开销。为此，CB的数目可以如下被确定：
例如，如果TB大小为B，并且我们需要用于TB和CB的CRC附接为L，则CB的数目可以如下计算：
CB的数目＝Ceil(B+L/(2560-L))
应当注意，运算“Ceil()”指示大于或等于给定数字的最小整数。
此外，阈值可以被用于判定是否应用分段。在这种情况下，基础图2支持的最大大小应当为阈值。例如，当2560是基础图#2支持的最大大小时，TB+CRC＝2560应当是阈值。
为了在本文中如上所述的本发明的目的，应当注意：
-可能被实现为软件代码部分并且在网络元件或终端处使用处理器运行的方法步骤(作为设备、装置和/或其模块的示例，或作为包括装置和/或模块的实体的示例)与软件代码无关，并且只要方法步骤定义的功能被保留，就可以使用任何已知或未来开发的编程语言来指定；
-通常，任何方法步骤都适合于以软件或硬件来实现，而无需在实现的功能方面改变本发明的思想；
-方法步骤和/或可能在上述装置或其任何(多个)模块处实现为硬件组件的设备、单元或部件(例如，执行根据如上所述的实施例的装置的功能的设备，如上所述的eNode-B等)与硬件无关，并且可以使用任何已知的或未来开发的硬件技术或这些技术的任何混合来实现，诸如MOS(金属氧化物半导体)、CMOS(互补MOS)、BiMOS(双极MOS)、BiCMOS(双极CMOS)、ECL(发射极耦合逻辑)、TTL(晶体管-晶体管逻辑)等，例如使用ASIC(专用IC(集成电路))组件、FPGA(现场可编程门阵列)组件、CPLD(复杂可编程逻辑设备)组件或DSP(数字信号处理器)组件；
-设备、单元或部件(例如，上述定义的装置或其相应部件中的任何一个部件)可以被实现为个体设备、单元或部件，但这并不排除其以分布式方式在整个系统中实现，只要设备、单元或部件的功能被保留；
-装置可以由半导体芯片、芯片组或包括这种芯片或芯片组的(硬件)模块表示；然而，不排除以下可能性：装置或模块的功能不是硬件实现的，而是被实现为(软件)模块中的软件，诸如计算机程序或包括用于在处理器上执行/正在运行的可执行软件代码部分的计算机程序产品。；
-例如，无论在功能上相互协作或在功能上彼此独立、但在相同的设备壳体中，但设备可以被视为一个装置或多于一个装置的组件。
应当注意，上述实施例和示例仅出于说明性目的被提供，并且绝不旨在将本发明限制于此。相反，旨在包括落入所附权利要求书的精神和范围内的所有变化和修改。

Claims (20)

1.一种用于处理信息的装置，包括至少一个处理器、包括计算机程序代码的至少一个存储器，并且所述至少一个处理器与所述至少一个存储器和所述计算机程序代码一起被布置为使所述装置至少执行：
生成码块，所述码块包括信息比特和奇偶校验比特，所述奇偶校验比特通过对所述信息比特执行循环冗余校验而被生成，
从第一线性纠错码基础图和第二线性纠错码基础图中选择线性纠错码基础图，其中针对所述第二线性纠错码基础图用于生成所述码块的奇偶校验比特的数目小于针对所述第一线性纠错码基础图用于生成所述码块的奇偶校验比特的数目，
基于选择的线性纠错码基础图和/或基于所述信息比特的数目，来确定用于生成所述码块的奇偶校验比特的数目，以及
通过使用所述选择的线性纠错码基础图来对所述码块编码。
2.根据权利要求1所述的装置，其中所述至少一个处理器与所述至少一个存储器和所述计算机程序代码一起被布置为使所述装置还执行：
基于所述信息比特的所述数目与阈值的比较，来确定用于生成所述码块的奇偶校验比特的所述数目，
其中所述阈值由所述选择的线性纠错码基础图所支持的最大码块大小定义。
3.根据权利要求1所述的装置，其中所述至少一个处理器与所述至少一个存储器和所述计算机程序代码一起被布置为使所述装置还执行：
基于信息比特的所述数目，从所述第一线性纠错码基础图和所述第二线性纠错码基础图中选择所述线性纠错码基础图。
4.根据权利要求1或3所述的装置，其中所述信息比特被包括在传输块中，并且当所述第二线性纠错码基础图被使用时，所述传输块大小的分段不被应用。
5.根据权利要求1或3所述的装置，其中所述信息比特被包括在传输块中，并且所述至少一个处理器与所述至少一个存储器和所述计算机程序代码一起被布置为使所述装置还执行：
当所述第二线性纠错码基础图被使用时，将所述传输块分段成至少两个码块，
其中与分段不被应用的情况下相同数目的奇偶校验比特被用于每个码块。
6.根据权利要求1至3中任一项所述的装置，其中所述至少一个处理器与所述至少一个存储器和所述计算机程序代码一起被布置为使所述装置还执行：
在基于所述选择的线性纠错码基础图来确定用于生成所述码块的奇偶校验比特的所述数目时，引用基于所述选择的线性纠错码基础图的调制和编码方案表。
7.根据权利要求1至3中任一项所述的装置，其中所述至少一个处理器与所述至少一个存储器和所述计算机程序代码一起被布置为使所述装置还执行：
引用用于提供关于调制和编码方案的信息的调制和编码方案表，
其中所述表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应的索引引用，其中所述索引由多个比特构成，并且指示与所述第二线性纠错码基础图有关的调制和编码方案的所述索引由比指示与所述第一线性纠错码基础图有关的调制和编码方案的索引的比特数目小的数目的比特指示。
8.根据权利要求7所述的装置，其中当被用于指示与所述第二线性纠错码基础图相关的调制和编码方案的所述索引的比特的所述数目被定义为Y，并且被用于指示与所述第一线性纠错码基础图相关的调制和编码方案的所述索引的比特的所述数目被定义为X时，指示与所述第二线性纠错码基础图相关的调制和编码方案的所述索引中的前X-Y个前导比特被设置为0。
9.根据权利要求1至3中任一项所述的装置，其中所述线性纠错码包括LDPC(低密度奇偶校验)码和/或极化码。
10.一种处理信息的方法，包括：
生成码块，所述码块包括信息比特和奇偶校验比特，所述奇偶校验比特通过对所述信息比特执行循环冗余校验而被生成，
从第一线性纠错码基础图和第二线性纠错码基础图中选择线性纠错码基础图，其中针对所述第二线性纠错码基础图用于生成所述码块的奇偶校验比特的数目小于针对所述第一线性纠错码基础图用于生成所述码块的奇偶校验比特的数目，
基于选择的线性纠错码基础图和/或基于所述信息比特的数目，来确定用于生成所述码块的奇偶校验比特的数目，以及
通过使用所述选择的线性纠错码基础图来对所述码块编码。
11.根据权利要求10所述的方法，还包括：
基于所述信息比特的所述数目与阈值的比较，来确定用于生成所述码块的奇偶校验比特的所述数目，
其中所述阈值由所述选择的线性纠错码基础图所支持的最大码块大小定义。
12.根据权利要求10所述的方法，还包括：
基于信息比特的所述数目，从所述第一线性纠错码基础图和所述第二线性纠错码基础图中选择所述选择的线性纠错码基础图。
13.根据权利要求10或12所述的方法，其中所述信息比特被包括在传输块中，并且当所述第二线性纠错码基础图被使用时，所述传输块大小的分段不被应用。
14.根据权利要求10或12所述的方法，其中所述信息比特被包括在传输块中，并且所述方法还包括：
当所述第二线性纠错码基础图被使用时，执行将所述传输块分段为至少两个码块，
申请号：201780094033.9
其中与在分段不被应用的情况下相同数目的奇偶校验比特被用于每个码块。
15.根据权利要求10至12中任一项所述的方法，还包括：
在基于所述选择的线性纠错码基础图来确定用于生成所述码块的奇偶校验比特的所述数目时，引用基于所述选择的线性纠错码基础图的调制和编码方案表。
16.根据权利要求10至12中任一项所述的方法，还包括：
引用用于提供关于调制和编码方案的信息的调制和编码方案表，
其中所述表指定关于包括嵌套结构的调制和编码方案的信息，其中不同的调制和编码方案由相应的索引引用，其中所述索引由多个比特构成，并且指示与所述第二线性纠错码基础图有关的调制和编码方案的所述索引由比指示与所述第一线性纠错码基础图有关的调制和编码方案的所述索引的比特数目小的数目的比特指示。
17.根据权利要求16所述的方法，其中当被用于指示与所述第二线性纠错码基础图相关的调制和编码方案的所述索引的比特的所述数目被定义为Y，并且被用于指示与所述第一线性纠错码基础图相关的调制和编码方案的所述索引的比特的所述数目被定义为X时，指示与所述第二线性纠错码基础图相关的调制和编码方案的所述索引中的前X-Y个前导比特被设置为0。
18.根据权利要求10至12中任一项所述的方法，其中所述线性纠错码包括LDPC(低密度奇偶校验)码和/或极化码。
19.一种计算机程序产品，包括用于在处理部件或模块上运行时执行根据权利要求10至18中任一项所述的方法的代码部件。
20.根据权利要求19所述的计算机程序产品，其中所述计算机程序产品被实施在计算机可读介质上，和/或所述计算机程序产品直接可加载到计算机的内部存储器中，和/或通过上传、下载和推送过程中的至少一项经由网络可传输。
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