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CN111052392B - 具有非对称源极结构和漏极结构的iii-v族半导体器件 - Google Patents

具有非对称源极结构和漏极结构的iii-v族半导体器件

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CN111052392B
CN111052392B CN201780094423.6A CN201780094423A CN111052392B CN 111052392 B CN111052392 B CN 111052392B CN 201780094423 A CN201780094423 A CN 201780094423A CN 111052392 B CN111052392 B CN 111052392B
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W·拉赫马迪
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N·G·米努蒂洛
J·T·卡瓦列罗斯
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Abstract

描述了具有非对称源极结构和漏极结构的III‑V族半导体器件及其制作方法。在示例中，一种集成电路结构包括处于衬底上的砷化镓层。沟道结构处于砷化镓层上。该沟道结构包括铟、镓和砷。源极结构处于沟道结构的第一端并且漏极结构处于沟道结构的第二端。漏极结构具有比源极结构宽的带隙。栅极结构处于沟道结构之上。

Description

具有非对称源极结构和漏极结构的III-V族半导体器件
技术领域
本公开的实施例涉及半导体集成电路，并且更特别地，涉及具有非对称源极结构和漏极结构的III-V族半导体器件及其制作方法。
背景技术
对于过去的几十年而言，集成电路中特征的缩放已经成为了持续增长的半导体工业背后的推动力。缩放到越来越小的特征能够在半导体芯片的有限芯片面积上实现增大的密度的功能单元。例如，缩小晶体管的尺寸允许增多的数量的存储或逻辑器件结合到芯片上，从而能够制造出具有增大容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越重要。
随着微电子电路的基础构建块的尺寸的降低以及在既定区域中制造的基础构建块的绝对数量的提高，有关用于制作这些构建块的半导体工艺的限制已经变得势不可挡。特别地，在半导体堆叠体中图案化出的特征的最小尺寸(临界尺寸)与这样的特征之间的间隔这两者之间可能存在权衡。
常规的现有技术制作工艺中的变化性可能限制进一步将这些工艺扩展到(例如)10nm或亚10nm范围中的可能性。因此，未来技术节点所需的功能部件的制作可能需要引入新的方法，或者将新的技术整合到当前制作工艺中，或者以新技术代替当前制作工艺。
附图说明
图1A示出了常规III-V族半导体器件的截面图。
图1B是示出了图1A的常规III-V族半导体器件的带间隧穿(BTBT)的曲线图。
图1C是图1A的常规III-V族半导体器件的漏极电流(ID)作为栅极电压(VG)的函数的曲线图。
图2A示出了根据本公开的实施例的具有非对称源极结构和漏极结构的III-V族半导体器件的截面图。
图2B是示出了根据本公开的实施例的图2A的III-V族半导体器件的带间隧穿(BTBT)的曲线图。
图2C是根据本公开的实施例的图2A的III-V族半导体器件的漏极电流(ID)作为栅极电压(VG)的函数的曲线图。
图3A-图3C示出了根据本公开的实施例的在制作具有非对称源极结构和漏极结构的III-V族半导体器件的方法中的各种操作的截面图。
图4A-图4C示出了根据本公开的实施例的在制作具有非对称源极结构和漏极结构的III-V族半导体器件的另一种方法中的各种操作的截面图。
图5A示出了根据本公开的实施例的具有非对称源极结构和漏极结构的III-V族半导体器件的平面图。
图5B示出了根据本公开的实施例的具有非对称源极结构和漏极结构的基于鳍状物的III-V族半导体器件的截面图。
图5C示出了根据本公开的实施例的具有非对称源极结构和漏极结构的基于纳米线的III-V族半导体器件的截面图。
图6示出了根据本公开的一种实施方式的计算装置。
图7示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了具有非对称源极结构和漏极结构的III-V族半导体器件及其制作方法。在以下描述中，阐述了许多具体细节(例如，具体的材料和工具方案)以便提供对本公开的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述众所周知的特征(例如，单镶嵌或双镶嵌处理)，从而避免不必要地使本公开的实施例难以理解。此外，应当理解在附图中示出的各种实施例是示例性的表示并且未必按比例绘制。在一些情况下，将按照对理解本公开最有帮助的方式将各种操作依次描述为多个分立的操作，然而，不应将所述描述的顺序解释为暗示这些操作必然是顺序相关的。特别地，未必按照所给出的顺序执行这些操作。
以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非旨在造成限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”、“顶部”等术语是指附图中作出参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述在一致但任意的参照系内的部件的某些部分的取向和/或位置，通过参考描述所讨论部件的文字和相关的附图可以清楚地了解所述取向和/或位置。这样的术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分，在FEOL中，在半导体衬底或半导体层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有操作。在紧随最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何布线)的晶圆。
本文描述的实施例可以涉及后道工序(BEOL)半导体处理和结构。BEOL是IC制作的第二部分，在BEOL中，采用晶圆上的布线(例如，一个或多个金属化层)使各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的IC工艺而言，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。特别地，尽管示例性处理方案可以是使用FEOL处理场景示出的，但是这样的方式也可以适用于BEOL处理。同样地，尽管示例性处理方案可以是使用BEOL处理场景示出的，但是这样的方式也可以适用于FEOL处理。
本公开的实施例涉及用于实现带间隧穿(BTBT)减少的具有非对称源极结构和漏极结构的互补金属氧化物半导体(CMOS)器件。特定实施例涉及基于III-V半导体的晶体管(例如，基于砷化镓(GaAs)层或衬底上的砷化镓铟(InGaAs)沟道结构的器件)制作。可以通过实施例的实施来解决由于场效应晶体管(FET)中的带间隧穿(BTBT)以及BTBT引起的浮体势垒下降(BIBL)而导致的与窄带隙(NBG)沟道材料相关联的升高的截止状态泄漏问题。窄带隙沟道材料包括但不限于诸如InGaAs和InAs的III-V族半导体材料以及诸如Ge的IV族半导体材料。
根据本公开的一个或多个实施例，集成电路结构包括处于漏极结构或区域中的用以降低BTBT的宽带隙(WBG)材料。窄带隙(NBG)材料被包括在源极结构或区域中，以减少浮动电荷(BTBT)引起的势垒下降(BIBL)。实施例可以适用于在由高迁移率晶体管(例如，那些基于III-V族材料和Ge材料的晶体管)制作的芯片中提供减少的泄漏电流和泄漏功率。
为了提供上下文，图1A示出了常规III-V族半导体器件的截面图。图1B是示出了图1A的常规III-V族半导体器件的带间隧穿(BTBT)的曲线图150。图1C是图1A的常规III-V族半导体器件的漏极电流(ID)作为栅极电压(VG)的函数的曲线图170。
参考图1A，集成电路结构100包括处于衬底102上的砷化镓层104。InGaAs沟道结构106处于砷化镓层104上。源极结构110处于沟道结构106的第一端，并且漏极结构108处于沟道结构106的第二端。源极结构110和漏极结构108具有基本宽于沟道结构106的带隙。包括栅电极112和周围栅极电介质114的栅极结构处于沟道结构106之上。源极和漏极接触部116与栅电极112横向相邻。源极结构110和漏极结构108由相同材料构成并且具有相同的掺杂浓度，例如相同的N型掺杂剂掺杂浓度。
参考图1B的曲线图150，现有技术的问题在于宽带隙源极和漏极材料(110和108)位于BTBT窗口外的区域中。因此，在BTBT减少方面没有改善或基本没有改善。参考图1C的曲线图170，出现了作为漏极偏压的函数的升高的泄漏。
作为对比，根据本文描述的一个或多个实施例，针对对应的源极结构和漏极结构实施δ带隙，从而不仅减少带弯曲还缩小BTBT窗口，从而显著地减少BTBT。作为示例，图2A示出了根据本公开的实施例的具有非对称源极结构和漏极结构的III-V族半导体器件的截面图。
参考图2A，集成电路结构200包括处于衬底202(例如，硅(Si)衬底)上的砷化镓(GaAs)层204。沟道结构206处于砷化镓层204上。在实施例中，沟道结构206为III-V材料沟道结构。在一个实施例中，沟道结构206包括铟、镓和砷(例如，InGaAs沟道结构)。源极结构210处于沟道结构206的第一端，并且漏极结构208处于沟道结构206的第二端。栅极结构处于沟道结构206之上。在实施例中，漏极结构208具有比源极结构210宽的带隙。
在实施例中，源极结构210具有与沟道结构206基本相同的带隙。在实施例中，漏极结构208包括磷化铟(InP)，并且源极结构210包括砷化镓铟(InGaAs)或砷化铟(InAs)。
在实施例中，源极结构210和漏极结构208掺杂有N型掺杂剂，例如，硅掺杂剂原子。在实施例中，漏极结构208中的N型掺杂剂的浓度低于源极结构210中的N型掺杂剂的浓度。在特定实施例中，漏极结构208中的N型掺杂剂的浓度约为1E19，并且源极结构210中的N型掺杂剂的浓度约为5E19。
在实施例中，集成电路结构200还包括处于漏极结构208和沟道结构206之间的本征区209。在特定实施例中，本征区209包括与漏极结构208相同的半导体材料。
在实施例中，栅极结构212是N型栅电极。在实施例中，电介质层214处于沟道结构206和栅极结构212之间。在实施例中，第一导电接触部(左216)处于漏极结构208上并且与栅极结构212的第一侧相邻，并且第二导电接触部(右216)处于源极结构210上并且与栅极结构212的第二侧相邻。
在实施例中，沟道结构206为鳍状物结构，如下文联系图5B更详细地描述的。在实施例中，沟道结构206是纳米线结构，如下文联系图5C更详细地描述的。
图2B是示出了根据本公开的实施例的图2A的III-V族半导体器件的带间隧穿(BTBT)的曲线图250。参考曲线图250，与基于对称源极结构和漏极结构的现有技术器件形成对比的是，非对称源极结构和漏极结构被实施为不仅减少带弯曲，还缩小BTBT窗口，从而显著减少BTBT。在特定实施例中，未掺杂的WBG材料(例如，来自图2A的209)被设置在栅极下方的漏极侧上，以包含高场区域中的BTBT窗口。在一个实施例中，WBG材料209提高了隧穿宽度，并因而降低了BTBT率。
图2C是根据本公开的实施例的图2A的III-V族半导体器件的漏极电流(ID)作为栅极电压(VG)的函数的曲线图270。参考曲线图270，与图1A的结构相比(例如，与图1C的曲线图170相比)降低了作为漏极偏压的函数的泄漏。在一个实施例中，与现有技术器件相比，非对称源极结构和漏极结构的实施使高电源电压下的BTBT和Ioff降低几个数量级。
在第一示例性处理方案中，图3A-图3C示出了根据本公开的实施例的在用于制作具有非对称源极结构和漏极结构的III-V族半导体器件的方法中的各种操作的截面图。
参考图3A，一种制作集成电路结构的方法包括在处于衬底上方的或者作为衬底的砷化镓层204上形成第一半导体层300。在第一半导体层300之上形成栅极结构212/214(例如，栅电极212和电介质层214)。采用掩模302掩蔽栅极结构的第二侧(右侧)而不掩蔽栅极结构212/214的第一侧(左侧)。
参考图3B，在栅极结构212/214的第一侧去除第一半导体层300的一部分。所述去除提供了图案化的第一半导体层304。之后去除掩模302。
参考图3C，在栅极结构212/214的第一侧形成第二半导体层208/209。在实施例中，第二半导体层208/209具有比第一半导体层304宽的带隙。在实施例中，注入308N型掺杂剂，从而在栅极结构212/214的第一侧的第二半导体层208/209中形成漏极结构208。还注入310N型掺杂剂，从而在栅极结构212/214的第二侧的第一半导体层304中形成源极结构210。注入操作308和310可以是在不同操作中执行的，从而在漏极结构208和源极结构210之间实现差异化掺杂。
在实施例中，在执行注入操作308和310时限定了沟道结构206。在实施例中，沟道结构206为鳍状物结构，如下文联系图5B更详细地描述的。在另一个实施例中，沟道结构206是纳米线结构，如下文联系图5C更详细地描述的。在实施例中，在执行注入操作308和310时，在第二半导体层中限定了本征区209，如图3C所示。
在实施例中，第一半导体层300/304包括铟、镓和砷。在实施例中，第二半导体层208/209包括铟和磷。在实施例中，漏极结构208中的N型掺杂剂的浓度低于源极结构210中的N型掺杂剂的浓度。在实施例中，所述方法还包括在漏极结构208上形成第一导电接触部，以及在源极结构210上形成第二导电接触部。
在第二示例性处理方案中，图4A-图4C示出了根据本公开的实施例的在用于制作具有非对称源极结构和漏极结构的III-V族半导体器件的另一方法中的各种操作的截面图。
参考图4A，一种制作集成电路结构的方法包括在处于衬底上方的或者作为衬底的砷化镓层204上形成第一半导体层400。在第一半导体层400之上形成栅极结构212/214(例如，栅电极212和电介质层214)。采用掩模402掩蔽栅极结构的第一侧(左侧)而不掩蔽栅极结构212/214的第二侧(右侧)。
参考图4B，在栅极结构212/214的第二侧去除第一半导体层400的一部分。所述去除提供了图案化的第一半导体层404。之后去除掩模402。
参考图4C，在栅极结构212/214的第二侧形成第二半导体层206/210。在实施例中，第一半导体层404具有比第二半导体层206/210宽的带隙。在实施例中，注入408N型掺杂剂，从而在栅极结构212/214的第一侧的第一半导体层400/404中形成漏极结构208。还注入410N型掺杂剂，从而在栅极结构212/214的第二侧的第二半导体层206/210中形成源极结构210。注入操作408和410可以是在不同操作中执行的，从而在漏极结构208和源极结构210之间实现差异化掺杂。
在实施例中，在执行注入操作408和410时限定了沟道结构206。在实施例中，沟道结构206为鳍状物结构，如下文联系图5B更详细地描述的。在另一个实施例中，沟道结构206是纳米线结构，如下文联系图5C更详细地描述的。在实施例中，在执行注入操作408和410时，在第一半导体层400/404中限定了本征区209，如图4C所示。
在实施例中，第二半导体层206/210包括铟、镓和砷。在实施例中，第一半导体层400/404包括铟和磷。在实施例中，漏极结构208中的N型掺杂剂的浓度低于源极结构210中的N型掺杂剂的浓度。在实施例中，所述方法还包括在漏极结构208上形成第一导电接触部，以及在源极结构210上形成第二导电接触部。
应当认识到，本文公开的半导体沟道结构可以是平面沟道结构或者非平面沟道结构。图5A示出了根据本公开的实施例的具有非对称源极结构和漏极结构的III-V族半导体器件的平面图。应当认识到，图5A的平面图既适用于平面沟道结构实施例，又适用于非平面沟道结构实施例。
参考图5A，一种集成电路结构包括沟道结构(被覆盖)，该集成电路结构具有处于沟道结构的第一端的源极结构510和处于沟道结构的第二端的漏极结构508。栅极结构512处于沟道结构之上。在一个实施例中，源极结构510和漏极结构508相对于彼此是非对称的，上文描述了其示例性实施例。
图5B示出了根据本公开的实施例的具有非对称源极结构和漏极结构的基于鳍状物的III-V族半导体器件的截面图。
参考图5B，提供了砷化镓(GaAs)衬底或层504，例如，处于诸如硅(Si)衬底的硅衬底上的层。鳍状物沟道结构506处于砷化镓层504上。在实施例中，鳍状物沟道结构506为III-V材料沟道结构。在一个实施例中，鳍状物沟道结构506包括铟、镓和砷(例如，InGaAs鳍状物沟道结构)。
图5C示出了根据本公开的实施例的具有非对称源极结构和漏极结构的基于纳米线的III-V族半导体器件的截面图。
参考图5C，提供了砷化镓(GaAs)衬底或层504，例如，处于诸如硅(Si)衬底的硅衬底上的层。纳米线沟道结构556处于砷化镓层504上。在实施例中，纳米线沟道结构556为III-V材料沟道结构。在一个实施例中，纳米线沟道结构556包括铟、镓和砷(例如，InGaAs纳米线沟道结构)。
可以在诸如半导体衬底的衬底上形成或者执行本公开的实施例的实施方式。在一种实施方式中，所述半导体衬底可以是使用体硅或者绝缘体上硅子结构形成的晶体衬底。在其他实施方式中，所述半导体衬底可以是使用替代材料(可以与硅结合，也可以不与硅结合)形成的，所述替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化镓铟、锑化镓或者III-V族材料或IV族材料的其他组合。尽管这里描述了可以形成所述衬底的材料的几个示例，但是任何可以充当在其上可以构建半导体器件的基础的材料都落在本公开的精神和范围内。
可以在所述衬底上制作多个晶体管，例如，金属氧化物半导体场效应晶体管(MOSFET或简称为MOS晶体管)。在本公开的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管的FinFET晶体管以及诸如纳米带晶体管和纳米线晶体管的包绕栅式或者全环栅式晶体管。尽管文中描述的实施方式可能仅示出了平面晶体管，但是应当指出，本公开也可以使用非平面晶体管实施。
每个MOS晶体管包括由至少两个层(即栅极电介质层和栅电极层)形成的栅极堆叠体。栅极电介质层可以包括一个层或者层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。栅极电介质层中可以使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽以及铌酸铅锌。在一些实施例中，在使用高k材料时，可以对栅极电介质层执行退火工艺，以提高其质量。
栅电极层形成于所述栅极电介质层上，并且栅电极层可以由至少一种P型功函数金属或者N型功函数金属构成，具体取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层可以由两个或更多个金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。
对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。P型金属层将允许形成具有处于大约4.9eV和大约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将允许形成具有处于大约3.9eV和大约4.2eV之间的功函数的NMOS栅电极。
在一些实施方式中，栅电极可以由“U”形结构构成，所述“U”形结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶表面的侧壁部分。在另一种实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构以及平面的、非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面、非U形层顶部上的一个或多个U形金属层构成。
在本公开的一些实施方式中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔体，以托夹所述栅极堆叠体。所述侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、碳掺杂的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是本领域已知的，并且其一般包括沉积和蚀刻工艺步骤。在替代实施方式中，可以使用多个间隔体对，例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
在衬底内形成与每个MOS晶体管的栅极堆叠体相邻的源极区和漏极区，这是本领域公知的。源极区和漏极区通常使用注入/扩散工艺形成，或使用蚀刻/沉积工艺形成。在前一种工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底中，以形成源极区和漏极区。离子注入工艺随后通常是退火工艺，退火工艺使掺杂剂活化，并使掺杂剂进一步扩散到衬底中。在后一种工艺中，可以首先对衬底进行蚀刻，从而在源极区和漏极区的位置形成凹陷。之后，可以实施外延沉积工艺，从而采用用于制作源极区和漏极区的材料来填充所述凹陷。在一些实施方式中，源极区和漏极区可以是使用诸如硅锗或者碳化硅的硅合金制作的。在一些实施方式中，可以采用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在其他实施例中，可以使用一种或多种替代半导体材料(例如，锗或者III-V族材料或合金)形成源极区和漏极区。并且在其他实施例中，可以使用一层或多层金属和/或金属合金形成源极区和漏极区。
在MOS晶体管之上沉积一个或多个层间电介质(ILD)。所述ILD层可以是使用已知适用于集成电路结构中的电介质材料(例如，低k电介质材料)形成的。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如，全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD层可以包括孔隙或空气隙，从而进一步降低它们的介电常数。
图6示出了根据本公开的一种实施方式的计算装置600。计算装置600容纳板602。板602可以包括若干部件，其包括但不限于处理器604以及至少一个通信芯片606。处理器604物理和电耦合到板602。在一些实施方式中，所述至少一个通信芯片606也可以物理和电耦合到板602。在其他实施方式中，通信芯片606是处理器604的一部分。
根据其应用，计算装置600可以包括可以或可以不物理和电耦合到板602的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字通用盘(DVD)等)。
通信芯片606能够实现将数据传送至计算装置600和从计算装置600传送数据的无线通信。术语“无线”及其派生词可以用来描述可以通过使用调制电磁辐射通过非固态介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置不包含任何布线，尽管在一些实施例中它们可能不包含任何布线。通信芯片606可以实施很多无线标准或协议中的任何无线标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置600的处理器604包括封装在处理器604内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如，根据本公开的实施方式构建的具有非对称源极结构和漏极结构的III-V族半导体器件。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片606也包括封装在通信芯片606内的集成电路管芯。根据本公开的另一种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如，根据本公开的实施方式构建的具有非对称源极结构和漏极结构的III-V族半导体器件。
在其他实施方式中，计算装置600内容纳的另一部件可以包含集成电路管芯，所述集成电路管芯包括一个或多个器件，例如，根据本公开的实施方式构建的具有非对称源极结构和漏极结构的III-V族半导体器件。
在各种实施方式中，计算装置600可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置600可以是任何其他处理数据的电子装置。
图7示出了包括本公开的一个或多个实施例的内插器700。内插器700是用于将第一衬底702桥接至第二衬底704的居间衬底。第一衬底702可以是(例如)集成电路管芯。第二衬底704可以是(例如)存储模块、计算机母板或者另一集成电路管芯。一般而言，内插器700的作用在于将连接扩展至更宽的间距或者将连接重新路由至不同的连接。例如，内插器700可以将集成电路管芯耦合到球栅阵列(BGA)706，球栅阵列706接下来可以耦合到第二衬底704。在一些实施例中，第一和第二衬底702/704附接在内插器700的相对侧。在其他实施例中，第一和第二衬底702/704附接在内插器700的同一侧。并且在其他实施例中，三个或更多个衬底通过内插器700的方式互连。
内插器700可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插器可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他III-V族和IV族材料。
内插器可以包括金属互连708和过孔710，过孔710包括但不限于穿硅过孔(TSV)712。内插器700还可以包括嵌入器件714，嵌入器件714包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器以及静电放电(ESD)器件。也可以在内插器700上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更为复杂的器件。根据本公开的实施例，可以在内插器700的制作中使用文中公开的设备或工艺。
因而，本文描述的实施例包括具有非对称源极结构和漏极结构的III-V族半导体器件及其制作方法。
上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非旨在是排他性的或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可以存在各种等价修改，这是本领域技术人员将认识到的。
根据上文的详细描述可以对本公开做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中公开的特定实施方式。相反，本公开的范围将完全由下述权利要求确定，应当根据权利要求解释所确立的原则对权利要求进行解释。
示例性实施例1：一种集成电路结构包括处于衬底上的砷化镓层。沟道结构处于砷化镓层上。该沟道结构包括铟、镓和砷。源极结构处于沟道结构的第一端并且漏极结构处于沟道结构的第二端。漏极结构具有比源极结构宽的带隙。栅极结构处于沟道结构之上。
示例性实施例2：示例性实施例1的集成电路结构，其中，源极结构具有与沟道结构大致相同的带隙。
示例性实施例3：示例性实施例1或2的集成电路结构，其中，源极结构和漏极结构掺杂有N型掺杂剂。
示例性实施例4：示例性实施例3的集成电路结构，其中，漏极结构中的N型掺杂剂的浓度低于源极结构中的N型掺杂剂的浓度。
示例性实施例5：示例性实施例1、2、3或4的集成电路结构，还包括处于漏极结构和沟道结构之间的本征区，该本征区包括与漏极结构相同的半导体材料。
示例性实施例6：示例性实施例1、2、3、4或5的集成电路结构，还包括处于沟道结构与栅极结构之间的电介质层。
示例性实施例7：示例性实施例1、2、3、4、5或6的集成电路结构，还包括处于漏极结构上的第一导电接触部以及处于源极结构上的第二导电接触部。
示例性实施例8：示例性实施例1、2、3、4、5、6或7的集成电路结构，其中，所述沟道结构是鳍状物结构。
示例性实施例9：示例性实施例1、2、3、4、5、6或7的集成电路结构，其中，所述沟道结构是纳米线结构。
示例性实施例10：示例性实施例1、2、3、4、5、6、7、8或9的集成电路结构，其中，漏极结构包括磷化铟(InP)，并且源极结构包括砷化镓铟(InGaAs)或砷化铟(InAs)。
示例性实施例11：一种制作集成电路结构的方法包括：在处于衬底上方的砷化镓层上形成第一半导体层。在第一半导体层之上形成栅极结构。采用掩模掩蔽栅极结构的第二侧而不掩蔽栅极结构的第一侧。在栅极结构的第一侧去除第一半导体层的部分。去除掩模。在栅极结构的第一侧形成第二半导体层，第二半导体层具有比第一半导体层宽的带隙。注入N型掺杂剂，从而在栅极结构的第一侧的第二半导体层中形成漏极结构，并且在栅极结构的第二侧的第一半导体层中形成源极结构。
示例性实施例12：示例性实施例11的方法，其中，第一半导体层包括铟、镓和砷。
示例性实施例13：示例性实施例11或12的方法，其中，第二半导体层包括铟和磷。
示例性实施例14：示例性实施例11、12或13的方法，其中，漏极结构中的N型掺杂剂的浓度低于源极结构中的N型掺杂剂的浓度。
示例性实施例15：示例性实施例11、12、13或14的方法，还包括形成处于漏极结构上的第一导电接触部以及处于源极结构上的第二导电接触部。
示例性实施例16：一种制作集成电路结构的方法包括：在处于衬底上方的砷化镓层上形成第一半导体层。在第一半导体层之上形成栅极结构。采用掩模掩蔽栅极结构的第一侧，但不掩蔽栅极结构的第二侧。在栅极结构的第二侧去除第一半导体层的部分。去除掩模。在栅极结构的第二侧形成第二半导体层，第一半导体层具有比第二半导体层宽的带隙。注入N型掺杂剂，从而在栅极结构的第一侧的第一半导体层中形成漏极结构，并且在栅极结构的第二侧的第二半导体层中形成源极结构。
示例性实施例17：示例性实施例16的方法，其中，第二半导体层包括铟、镓和砷。
示例性实施例18：示例性实施例16或17的方法，其中，第一半导体层包括铟和磷。
示例性实施例19：示例性实施例16、17或18的方法，其中，漏极结构中的N型掺杂剂的浓度低于源极结构中的N型掺杂剂的浓度。
示例性实施例20：示例性实施例16、17、18或19的方法，还包括形成处于漏极结构上的第一导电接触部以及处于源极结构上的第二导电接触部。

Claims (19)

1.一种集成电路结构，包括：
处于衬底上的砷化镓层；
处于所述砷化镓层上的沟道结构，所述沟道结构包括铟、镓和砷；
处于所述沟道结构的第一端的源极结构和处于所述沟道结构的第二端的漏极结构，所述漏极结构具有比所述源极结构宽的带隙；
处于所述沟道结构之上的栅极结构；以及
处于所述漏极结构和所述沟道结构之间且与所述沟道结构处于同一水平面的本征区，所述本征区包括与所述漏极结构相同的半导体材料。
2.根据权利要求1所述的集成电路结构，其中，所述源极结构具有与所述沟道结构大致相同的带隙。
3.根据权利要求1所述的集成电路结构，其中，所述源极结构和所述漏极结构掺杂有N型掺杂剂。
4.根据权利要求3所述的集成电路结构，其中，所述漏极结构中的N型掺杂剂的浓度低于所述源极结构中的N型掺杂剂的浓度。
5.根据权利要求1所述的集成电路结构，还包括：
处于所述沟道结构和所述栅极结构之间的电介质层。
6.根据权利要求1所述的集成电路结构，还包括：
处于所述漏极结构上的第一导电接触部，以及处于所述源极结构上的第二导电接触部。
7.根据权利要求1所述的集成电路结构，其中，所述沟道结构是鳍状物结构。
8.根据权利要求1所述的集成电路结构，其中，所述沟道结构是纳米线结构。
9.根据权利要求1所述的集成电路结构，其中，所述漏极结构包括磷化铟(InP)，并且所述源极结构包括砷化镓铟(InGaAs)或砷化铟(InAs)。
10.一种制作集成电路结构的方法，所述方法包括：
在处于衬底上方的砷化镓层上形成第一半导体层；
在所述第一半导体层之上形成栅极结构；
采用掩模掩蔽所述栅极结构的第二侧而不掩蔽所述栅极结构的第一侧；
在所述栅极结构的所述第一侧去除所述第一半导体层的部分；
去除所述掩模；
在所述栅极结构的所述第一侧形成第二半导体层，所述第二半导体层具有比所述第一半导体层宽的带隙；以及
注入N型掺杂剂，从而在所述栅极结构的所述第一侧的所述第二半导体层中形成漏极结构，并且在所述栅极结构的所述第二侧的所述第一半导体层中形成源极结构，
其中，在所述第一半导体层和所述第二半导体层之间形成本征区，所述本征区处于与所述第一半导体层相同的水平面且包括与所述漏极结构相同的半导体材料。
11.根据权利要求10所述的方法，其中，所述第一半导体层包括铟、镓和砷。
12.根据权利要求11所述的方法，其中，所述第二半导体层包括铟和磷。
13.根据权利要求10所述的方法，其中，所述漏极结构中的N型掺杂剂的浓度低于所述源极结构中的N型掺杂剂的浓度。
14.根据权利要求10所述的方法，还包括：
在所述漏极结构上形成第一导电接触部，以及在所述源极结构上形成第二导电接触部。
15.一种制作集成电路结构的方法，所述方法包括：
在处于衬底上方的砷化镓层上形成第一半导体层；
在所述第一半导体层之上形成栅极结构；
采用掩模掩蔽所述栅极结构的第一侧，但不掩蔽所述栅极结构的第二侧；
在所述栅极结构的所述第二侧去除所述第一半导体层的部分；
去除所述掩模；
在所述栅极结构的所述第二侧形成第二半导体层，所述第一半导体层具有比所述第二半导体层宽的带隙；以及
注入N型掺杂剂，从而在所述栅极结构的所述第一侧的所述第一半导体层中形成漏极结构，并且在所述栅极结构的所述第二侧的所述第二半导体层中形成源极结构，
其中，在所述第一半导体层和所述第二半导体层之间形成本征区，所述本征区处于与所述第二半导体层相同的水平面且包括与所述漏极结构相同的半导体材料。
16.根据权利要求15所述的方法，其中，所述第二半导体层包括铟、镓和砷。
17.根据权利要求16所述的方法，其中，所述第一半导体层包括铟和磷。
18.根据权利要求15所述的方法，其中，所述漏极结构中的N型掺杂剂的浓度低于所述源极结构中的N型掺杂剂的浓度。
19.根据权利要求15所述的方法，还包括：
在所述漏极结构上形成第一导电接触部，以及在所述源极结构上形成第二导电接触部。
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