CN111048536B - 摄像装置 - Google Patents

Abstract

本公开的一方式的摄像装置具备：包含第1导电型的第1扩散区域以及所述第1导电型的第2扩散区域的半导体基板，与所述第1扩散区域相接、并包含半导体的第1插塞，与所述第2扩散区域相接、并包含半导体的第2插塞，以及与所述第1插塞电连接的光电转换部。在从与所述半导体基板垂直的方向观察时，所述第2插塞的面积大于所述第1插塞的面积。

Description

摄像装置

技术领域

本公开涉及摄像装置。

背景技术

在数字相机等中广泛使用CCD(电荷耦合器件：Charge Coupled Device)影像传感器以及CMOS(互补金属氧化物半导体：Complementary Metal Oxide Semiconductor)影像传感器。这些影像传感器具有形成于半导体基板的光电二极管。

另一方面，例如，如国际公布第2012/147302号所公开，提出了具有将具有光电转换层的光电转换部配置于半导体基板的上方的构造的摄像装置。具有这样的构造的摄像装置有时被称作层叠型的摄像装置。在层叠型的摄像装置中，通过光电转换产生的电荷向设置于半导体基板的电荷积蓄区域积蓄。与电荷积蓄区域中积蓄的电荷量对应的信号经由形成于半导体基板的CCD电路或者CMOS电路而读出。

在具有设置于半导体基板的电荷积蓄区域的摄像装置中，由于从电荷积蓄区域流出或者流向电荷积蓄区域的漏电流即暗电流，得到的图像有可能发生劣化。

发明内容

本公开的一方式的摄像装置具备包含第1导电型的第1扩散区域以及所述第1导电型的第2扩散区域的半导体基板，与所述第1扩散区域相接、并包含半导体的第1插塞(plug)，与所述第2扩散区域相接、并包含半导体的第2插塞，以及与所述第1插塞电连接的光电转换部。在从与所述半导体基板垂直的方向观察时，所述第2插塞的面积大于所述第1插塞的面积。

此外，概括性的或者具体的方式也可以通过元件、设备、模块、系统或者方法实现。此外，概括性的或者具体的方式也可以由元件、设备、模块、系统以及方法的任意组合实现。

此外，公开的实施方式的追加效果以及优点根据说明书以及附图而清楚。效果以及/或者优点由说明书以及附图中公开的各种实施方式或者特征分别提供，不需要全部来获得效果以及/或者优点的一个以上。

附图说明

图1是表示实施方式1的摄像装置的构成的图。

图2是表示实施方式1的摄像装置的电路结构的图。

图3是构成实施方式1的摄像装置的像素内的布局的俯视图。

图4是表示实施方式1的摄像装置的像素的设备构造的概略截面图。

图5是将实施方式1的摄像装置的2个接触插塞的附近放大表示的截面图。

图6是按焊盘的宽度表示实施方式1的摄像装置的接触插塞附近的电子以及空穴的浓度分布的图。

图7是表示实施方式1的变形例1的摄像装置的像素内的布局的俯视图。

图8是表示实施方式1的变形例2的摄像装置的像素内的布局的俯视图。

图9是表示实施方式2的摄像装置的像素内的布局的俯视图。

图10是表示实施方式2的摄像装置的像素的设备构造的概略截面图。

附图标记说明

10、10A、10B、10C 像素

12 光电转换部

12a 像素电极

12b 光电转换层

12c 透明电极

14 信号检测电路

16 反馈电路

22 放大晶体管

22e、24e、26e 栅极电极

24 地址晶体管

26 复位晶体管

32 电源布线

34 地址信号线

35 垂直信号线

36 复位信号线

39 积蓄控制线

40 周边电路

42 负载电路

44 列信号处理电路

46 垂直扫描电路

48 水平信号读出电路

49 水平共用信号线

50 反相放大器

53 反馈线

60 半导体基板

61 支承基板

61p、63p、65p p型半导体层

62n n型半导体层

64p 型区域

66p p型杂质区域

67a 第1区域

67b 第2区域

67n 第1扩散区域

68an、68bn、68dn 第2扩散区域

68cn 第3扩散区域

69 元件分离区域

70、71、72、90a、90b、90c、90d 绝缘层

73、74 侧壁

80 布线构造

80a、80b、80c、80d 布线层

90 层间绝缘层

100 摄像装置

R1 摄像区域

R2 周边区域

cp1、cp1A、cp1B、cp2、cp3、cp4、cp5、cp6、cp7、cp8 接触插塞(contact plug)

cp1a、cp1Aa、cp3a 触头(contact)

cp1b、cp3b 焊盘(pad)

h1、h2、h3、h4、h5、h6、h7、h8、h9、h10、h11 接触孔(contact hole)

pa1、pa2、pa3、pa4、pa5、pa6、pa7、pb、pc、pd 插塞(plug)。

具体实施方式

(本公开的概要)

本公开的一方式的概要如以下所述。

本公开的一方式的摄像装置具备包含第1导电型的第1扩散区域以及所述第1导电型的第2扩散区域的半导体基板，与所述第1扩散区域相接、并包含半导体的第1插塞，与所述第2扩散区域相接、并包含半导体的第2插塞，以及与所述第1插塞电连接的光电转换部。在从与所述半导体基板垂直的方向观察时，所述第2插塞的面积大于所述第1插塞的面积。

在半导体基板的表面，容易有由结晶的缺陷引起的漏电流流动。沿半导体基板的表面扩大的空乏层越大，则该漏电流越容易流动。与此相对，根据本方式的摄像装置，由于与光电转换部电连接的第1插塞的面积变小，因此在半导体基板的表面中，受到第1插塞的电位的影响的范围变小。因此，能够抑制沿着半导体基板的表面的来自第1扩散区域的空乏层的扩大。由此，根据本方式的摄像装置，能够抑制漏电流即暗电流。

此外，例如也可以是，本公开的一方式的摄像装置还具备位于所述半导体基板上的绝缘膜，所述第1插塞包含：与所述第1扩散区域相接，并贯通所述绝缘膜的第1触头；以及位于所述第1触头上，在从与所述半导体基板垂直的方向观察时的面积比所述第1触头大的第1焊盘，所述第2插塞包含：与所述第2扩散区域相接，并贯通所述绝缘膜的第2触头；以及位于所述第2触头上，在从与所述半导体基板垂直的方向观察时的面积比所述第2触头大的第2焊盘，在从与所述半导体基板垂直的方向观察时，所述第2焊盘的面积大于所述第1焊盘的面积。

由此，与第1扩散区域连接的第1插塞的第1焊盘的面积变小，因此受到第1焊盘的电位的影响的范围变小。因此，能够抑制沿着半导体基板的表面的来自第1扩散区域的空乏层的扩大。因此，能够抑制从第1扩散区域流出的或者流向第1扩散区域的漏电流。

此外，例如也可以是，本公开的一方式的摄像装置还具备：第1晶体管，将所述第1扩散区域作为源极以及漏极中的一方而包含，并包含第1栅极；以及第2晶体管，将所述第2扩散区域作为源极以及漏极中的一方而包含，并包含第2栅极，所述第2焊盘的与所述第2栅极的宽度方向平行的方向的长度比所述第1焊盘的与所述第1栅极的宽度方向平行的方向的长度长。

由此，通过缩短宽度方向，能够容易地减小第1焊盘的面积。

此外，例如，所述第2焊盘与所述第2栅极的距离也可以比所述第1焊盘与所述第1栅极的距离长。

由此，由于第1焊盘与栅极电极的距离变短，因此能够抑制形成于栅极电极侧的空乏层的扩大。因此，能够抑制从第1扩散区域流出的或者流向第1扩散区域的漏电流。

此外，例如，在从与所述半导体基板垂直的方向观察时，所述第2触头的面积也可以大于所述第1触头的面积。

由此，由于第1插塞的第1触头与第1扩散区域的接触面积变小，因此能够减少第1触头中包含的杂质向第1扩散区域的内部扩散的量。由于第1扩散区域的接合部中的杂质的浓度变小，因此能够缓和接合部中的电场强度。由此，由于能够抑制来自第1扩散区域的空乏层的扩大，因此能够抑制漏电流。

此外，例如也可以是，所述第1插塞以及所述第2插塞包含所述第1导电型的杂质，所述第2插塞中的所述第1导电型的杂质的浓度比所述第1插塞中的所述第1导电型的杂质的浓度高。

由此，由于第1插塞中包含的杂质的浓度降低，因此能够减少第1插塞中包含的杂质向第1扩散区域的内部扩散的量。由于第1扩散区域的接合部中的杂质的浓度变小，因此能够缓和接合部中的电场强度。由此，由于能够抑制来自第1扩散区域的空乏层的扩大，因此能够抑制漏电流。

此外，例如也可以是，还具备：第1晶体管，将所述第1扩散区域作为源极以及漏极中的一方而包含，并包含第1栅极；以及第2晶体管，将所述第2扩散区域作为源极以及漏极中的一方而包含，并包含第2栅极，所述第2焊盘的与所述第2栅极的长度方向平行的方向的长度比所述第1焊盘的与所述第1栅极的长度方向平行的方向的长度长。另外，在从与所述半导体基板垂直的方向观察时，栅极的长度方向是与栅极的宽度方向正交的方向。

在本公开中，电路、单元、装置、部件或部的全部或者一部分、或者框图的功能模块的全部或者一部分可以通过包含半导体装置、半导体集成电路(IC)、或者LSI(large scaleintegration)的一个或者多个电子电路执行。LSI或者IC既可以集成于一个芯片，也可以组合多个芯片来构成。例如，存储元件以外的功能模块也可以集成于一个芯片。这里，虽然称作LSI或者IC，但名称根据集成的程度而变，也可以是称作系统LSI、VLSI(very largescale integration)、或ULSI(ultralarge scale integration)的电路。也能够出于同样的目的使用在LSI的制造后被编程的场可编程门阵列(FPGA)、或者能够进行LSI内部的接合关系的重构或者LSI内部的电路划分的设定的可重构逻辑器件。

并且，电路、单元、装置、部件或部的全部或者一部分的功能或操作，也可以通过软件处理来执行。在该情况下，软件记录于一个或者多个ROM、光盘、硬盘驱动器等的非易失性记录介质，在软件通过处理装置(processor)执行时，由该软件特定的功能通过处理装置(processor)以及周边装置执行。系统或者装置也可以具备记录有软件的一个或者多个非易失性记录介质、处理装置(processor)、以及所需的硬件设备，例如接口。

以下，参照附图对本公开的实施方式详细进行说明。另外，以下说明的实施方式均表示概括性的或者具体的例子。以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置以及连接形态、步骤、步骤的顺序等为一个例子，无意限定本公开。本说明书中说明的各种的方式只要不产生矛盾则能够相互组合。此外，以下的实施方式中的构成要素中的未被独立权利要求所述的构成要素，作为任意的构成要素进行说明。在各图中，实际上具有相同的功能的构成要素由共用的附图标记表示，有时省略或者简单化重复的说明。

此外，附图所示的各种的要素仅用于理解本公开而示意示出，尺寸比以及外观等可能与实物不同。换句话说，各图为示意图，并非一定严格图示。因此，例如在各图中比例尺等不一定一致。

此外，在本说明书中，平行或者一致等的表示要素间的关系性的用语及圆形或者矩形等的表示要素的形状的用语、以及数值范围并非是仅表示严格意义的表达，而是指也包含实际上等同的范围、例如数％程度的差异的表达。

此外，本说明书中，“上方”以及“下方”的用语并非指绝对的空间识别中的上方向(垂直上方)以及下方向(垂直下方)，而是作为基于层叠结构中的层叠顺序由相对位置关系规定的用语来使用。具体而言，将摄像装置的受光侧设为“上方”，将与受光侧相反一侧设为“下方”。对于各部件的“上表面”、“下表面”也同样，将与摄像装置的受光侧对置的面设为“上表面”，将与受光侧的相反侧对置的面设为“下表面”。另外，“上方”、“下方”、“上表面”以及“下表面”等的用语仅用于指定部件间的相互的配置，无意限定摄像装置的使用时的姿势。此外，“上方”以及“下方”的用语不仅适用于2个构成要素相互隔开间隔地配置、在2个构成要素之间存在其他构成要素的情况，还适用于2个构成要素相互紧贴配置、2个构成要素相接的情况。此外，在本说明书中，“俯视(平面视)”是指从与半导体基板垂直的方向观察时。

(实施方式1)

图1是表示本实施方式的摄像装置的构成的图。如图1所示，本实施方式的摄像装置100具有形成于半导体基板60的多个像素10以及周边电路40。各像素10包含配置于半导体基板60的上方的光电转换部12。换句话说，作为本公开的摄像装置的一例，说明层叠型的摄像装置100。

在图1所示的例中，像素10配置成m行n列的矩阵状。这里，m以及n分别是2以上的整数。像素10通过例如以二维排列于半导体基板60，由此形成摄像区域R1。如上所述，各像素10包括配置于半导体基板60的上方的光电转换部12。因此，摄像区域R1规定为半导体基板60中的被光电转换部12覆盖的区域。另外，在图1中，出于容易说明的观点，各像素10的光电转换部12在空间上相互分离地示出，但多个像素10的光电转换部12能够彼此不隔开间隔地配置于半导体基板60上。

像素10的数量以及配置不限于图示例。例如，摄像装置100中包含的像素10的数量也可以是一个。在该例中，各像素10的中心位于正方格子的格点上，但像素10的配置也可以是其他形式。例如，也可以以各中心位于三角格子、六角格子等的格点上的方式配置多个像素10。此外，例如，将像素10一维排列便能够将摄像装置100作为线性传感器使用。

在图1例示的构成中，周边电路40包含垂直扫描电路46以及水平信号读出电路48。垂直扫描电路46也被称作行扫描电路，具有与对应于多个像素10的各行而设置的地址信号线34的连接。水平信号读出电路48也被称作列扫描电路，具有与对应于多个像素10的各列而设置的垂直信号线35的连接。如图1中示意所示，这些电路配置于摄像区域R1的外侧的周边区域R2。周边电路40也可以进一步包含信号处理电路、输出电路、控制电路、以及对各像素10供给规定的电压的电源等。周边电路40的一部分也可以配置于与形成了像素10的半导体基板60不同的其他基板上。

图2是表示本实施方式的摄像装置100的电路结构的图。在图2中，为了避免附图变得复杂，示出了图1所示的多个像素10中的排列成2行2列的4个像素10。

各像素10的光电转换部12接受光的入射产生正以及负的电荷、典型的是空穴－电子对。各像素10的光电转换部12具有与积蓄控制线39的连接，在摄像装置100的动作时，对积蓄控制线39施加规定的电压。通过对积蓄控制线39施加规定的电压，能够选择性地向电荷积蓄区域积蓄由光电转换生成的正以及负的电荷中的一方的电荷。以下，例示将由光电转换生成的正以及负的电荷中的正的电荷用作信号电荷的情况。

各像素10包含与光电转换部12电连接的信号检测电路14。在图2例示的构成中，信号检测电路14包括放大晶体管22以及复位晶体管26。在该例中，信号检测电路14还包括地址晶体管24。如在后参照附图详细说明那样，信号检测电路14的放大晶体管22、复位晶体管26以及地址晶体管24典型的是形成于支承光电转换部12的半导体基板60的场效应晶体管(FET：Field Effect Transistor)。以下，只要未特别说明，则说明使用N沟道MOSFET(金属氧化物FET)作为晶体管的例子。另外，FET的2个扩散层中的哪一个相当于源极以及漏极根据FET的极性以及该时刻的电位的高低而决定。因此，哪一个是源极以及漏极可能根据FET的工作状态而变动。

如图2中示意所示，放大晶体管22的栅极与光电转换部12电连接。由光电转换部12生成的信号电荷向与光电转换部12及放大晶体管22之间的电荷积蓄节点ND连接的电荷积蓄区域积蓄。另外，电荷积蓄节点ND相当于将电荷积蓄区域、放大晶体管22的栅极、光电转换部12的下部电极电连接的布线，以及电荷积蓄区域。

放大晶体管22的漏极与在摄像装置100的动作时对各像素10供给规定的电源电压VDD的电源布线32连接。与电源布线32连接的电源(未图示)也被称作源极跟随电源。电源电压VDD例如为3.3V左右，但不限于此。放大晶体管22输出与由光电转换部12生成的信号电荷的量对应的信号电压。放大晶体管22的源极与地址晶体管24的漏极连接。

地址晶体管24的源极连接有垂直信号线35。如图1以及图2所示，垂直信号线35按多个像素10的每列设置，垂直信号线35分别与负载电路42以及列信号处理电路44连接。负载电路42与放大晶体管22一同形成源极跟随电路。

地址晶体管24的栅极连接有地址信号线34。地址信号线34按多个像素10的每行设置。地址信号线34与垂直扫描电路46连接，垂直扫描电路46对地址信号线34施加用于控制地址晶体管24的导通以及截止的行选择信号。由此，作为读出对象的行被沿作为垂直方向的列方向扫描，来选择作为读出对象的行。通过垂直扫描电路46经由地址信号线34控制地址晶体管24的导通以及截止，能够向对应的垂直信号线35读出所选择的像素10的放大晶体管22的输出。地址晶体管24的配置不限于图2所示的例子，也可以是放大晶体管22的漏极与电源布线32之间。

经由地址晶体管24向垂直信号线35输出的来自像素10的信号电压，被输入与垂直信号线35对应地按多个像素10的每列设置的多个列信号处理电路44中的、所对应的列信号处理电路44。列信号处理电路44以及负载电路42可以是上述的周边电路40的一部分。

列信号处理电路44进行以相关双采样为代表的噪声抑制信号处理和模拟-数字转换等。列信号处理电路44与水平信号读出电路48连接。水平信号读出电路48从多个列信号处理电路44向水平共用信号线49依次读出信号。

在图2例示的构成中，信号检测电路14包括漏极与电荷积蓄节点ND连接的复位晶体管26。复位晶体管26的栅极连接有具有与垂直扫描电路46的连接的复位信号线36。复位信号线36与地址信号线34相同，按多个像素10的每行设置。通过垂直扫描电路46对地址信号线34施加行选择信号，从而能够以行为单位选择成为复位的对象的像素10。此外，垂直扫描电路46经由复位信号线36对复位晶体管26的栅极施加用于控制复位晶体管26的导通以及截止的复位信号，从而能够将所选择的行的复位晶体管26设为导通。通过将复位晶体管26设为导通，使电荷积蓄节点ND的电位被复位。

在该例中，复位晶体管26的源极与按多个像素10的每列设置的反馈线53中的一个连接。即，在该例中，作为将光电转换部12的电荷初始化的复位电压，反馈线53的电压被供给电荷积蓄节点ND。这里，上述的反馈线53与按多个像素10的每列设置的反相放大器50中的对应的一个中的输出端子连接。反相放大器50可以是上述的周边电路40的一部分。

关注多个像素10的列中的一列。如图2所示，反相放大器50的反相输入端子与该列的垂直信号线35连接。此外，反相放大器50的输出端子、与属于该列的1个以上的像素10经由反馈线53连接。在摄像装置100的动作时，对反相放大器50的同相输入端子供给规定的电压Vref。通过选择属于该列的1个以上的像素10中的一个，将地址晶体管24以及复位晶体管26设为导通，从而能够形成使该像素10的输出负反馈的反馈路径。通过反馈路径的形成，垂直信号线35的电压向输入反相放大器50的同相输入端子的输入电压Vref收敛。换言之，通过反馈路径的形成，电荷积蓄节点ND的电压被复位为使得垂直信号线35的电压成为Vref那样的电压。作为电压Vref，能够使用电源电压以及接地电压的范围内的任意大小的电压。例如，电压Vref是0V以上且3.3V以下的范围内的电压。作为一例，电压Vref是1V或者1V附近的正电压。反相放大器50也可以称作反馈放大器。这样，摄像装置100具有将反相放大器50包含在反馈路径的一部分中的反馈电路16。

众所周知，伴随晶体管的导通或者截止产生被称作kTC噪声的热噪声。伴随复位晶体管26的导通或者截止而产生的噪声被称作复位噪声。在电荷积蓄区域的电位复位后，由于将复位晶体管26设为截止而产生的复位噪声，残留在信号电荷的积蓄前的电荷积蓄区域。然而，伴随复位晶体管26的截止而产生的复位噪声能够通过利用反馈电路16来降低。利用反馈电路16抑制复位噪声的详细内容在国际公布第2012/147302号中进行了说明。在本说明书中引用国际公布第2012/147302号的全部公开内容以用作参考。

在图2例示的构成中，通过反馈路径的形成，热噪声的交流成分被向复位晶体管26的源极反馈。在图2例示的构成中，由于至复位晶体管26的截止的紧前为止形成反馈路径，因此能够降低伴随复位晶体管26的截止而产生的复位噪声。

图3是表示本实施方式的摄像装置100的像素10内的布局的俯视图。

图3示意示出从与半导体基板60垂直的方向观察图4所示的像素10时的形成于半导体基板60的各元件的配置。具体而言，图3示出像素10中包含的放大晶体管22、地址晶体管24以及复位晶体管26的配置。这里，放大晶体管22以及地址晶体管24沿纸面中的上下方向呈直线状配置。

图4是表示本实施方式的摄像装置100的像素10的设备构造的概略截面图。图4是沿着图3中的IV－IV线将像素10切断，并沿箭头方向展开时的截面图。

另外，在图3以及图4中，作为n型杂质区域的第1扩散区域67n是复位晶体管26的漏极区域，且是电荷积蓄区域。

如图3以及图4所示，本实施方式的摄像装置100中的像素10具备复位晶体管26，该复位晶体管26将包含第1导电型的杂质、并积蓄由光电转换部12转换后的信号电荷的第1扩散区域67n作为源极以及漏极中的一方而包含，将包含第1导电型的杂质的第2扩散区域68an作为源极以及漏极中的另一方而包含。复位晶体管26是将第1扩散区域作为源极以及漏极中的一方而包含，并具备第1栅极的第1晶体管的一个例子。

在本实施方式中，第1导电型是n型。换句话说，第1扩散区域67n以及第2扩散区域68an是n型杂质区域。例如，第1扩散区域67n的n型杂质的浓度小于第2扩散区域68an的n型杂质的浓度。第1扩散区域67n以及第2扩散区域68an分别设置于半导体基板60中的不同位置。

并且，像素10具备放大晶体管22以及地址晶体管24。放大晶体管22以及地址晶体管24是将第2扩散区域作为源极以及漏极中的一方而包含，并具备第2栅极的第2晶体管的一个例子。放大晶体管22将包含n型杂质的第2扩散区域68bn作为源极以及漏极中的一方而包含，将包含n型杂质的第3扩散区域68cn作为源极以及漏极中的另一方而包含。地址晶体管24将包含n型杂质的第2扩散区域68dn作为源极以及漏极中的一方而包含，将包含n型杂质的第3扩散区域68cn作为源极以及漏极中的另一方而包含。第2扩散区域68bn、第2扩散区域68dn以及第3扩散区域68cn分别是设置于半导体基板60中的不同位置的n型杂质区域的一个例子。

此时，第1扩散区域67n的n型杂质的浓度可以小于第2扩散区域68bn、第2扩散区域68dn、以及第3扩散区域68cn的n型杂质的浓度。由此，由于第1扩散区域67n与半导体基板60的接合(结)部中的接合浓度变小，因而能够缓和接合部中的电场强度。因此，从作为电荷积蓄区域的第1扩散区域67n流出的或者流向第1扩散区域67n的漏电流降低。

此外，在本实施方式的摄像装置100中，半导体基板60包含第2导电型的杂质。第2导电型是与第1导电型不同的导电型，在本实施方式中是p型。第1扩散区域67n中包含的n型杂质以及半导体基板60中包含的p型杂质的浓度例如可以是1×10¹⁶atoms/cm³以上且5×10¹⁶atoms/cm³以下。由此，第1扩散区域67n与半导体基板60的接合浓度变小，能够抑制接合部中的电场强度的上升。因此，能够降低接合部中的漏电流。

如图4示意所示，像素10大致包括半导体基板60的一部分、配置于半导体基板60的上方的光电转换部12、以及布线构造80。布线构造80在形成于光电转换部12与半导体基板60之间的层间绝缘层90内配置，包含将形成于半导体基板60的放大晶体管22与光电转换部12电连接的构造。这里，层间绝缘层90具有包含绝缘层90a、绝缘层90b、绝缘层90c以及绝缘层90d这4层的绝缘层的层叠构造。布线构造80具有布线层80a、布线层80b、布线层80c以及布线层80d这4层的布线层，以及配置于这些布线层间的插塞pa1、插塞pa2、插塞pa3、插塞pa4、插塞pa5、插塞pa6、插塞pa7、插塞pb、插塞pc以及插塞pd。

此外，布线层80a是布线构造80中包含的多个布线层中的距离半导体基板60最近的层。具体而言，布线层80a包含接触插塞cp1、接触插塞cp2、接触插塞cp3及接触插塞cp4，以及栅极电极22e、栅极电极24e以及栅极电极26e。另外，无需说明，层间绝缘层90中的绝缘层的数量以及布线构造80中的布线层的数量不限于该例，能够任意设定。

光电转换部12配置于层间绝缘层90上。光电转换部12包含形成于层间绝缘层90上的像素电极12a、与像素电极12a对置的透明电极12c、以及配置于像素电极12a与透明电极12c之间的光电转换层12b。光电转换部12的光电转换层12b由有机材料或者非晶硅等的无机材料形成，接受经由透明电极12c入射的光，通过光电转换生成正以及负的电荷。光电转换层12b典型的是遍及多个像素10地连续地形成。光电转换层12b在俯视下形成为覆盖半导体基板60的摄像区域R1的大部分的一张平板状。换句话说，光电转换层12b由多个像素10共用。换言之，按每个像素10设置的光电转换部12具备光电转换层12b的按每个像素10而不同的部位。此外，光电转换层12b也可以包含由有机材料构成的层与由无机材料构成的层。光电转换层12b也可以按每个像素10分离地设置。

透明电极12c由ITO(氧化铟锡：Indium Tin Oxide)等的透明导电性材料形成，配置于光电转换层12b的受光面侧。透明电极12c典型的是与光电转换层12b同样，遍及多个像素10地连续地形成。换句话说，透明电极12c由多个像素10共用。换言之，按每个像素10设置的光电转换部12具备透明电极12c的按每个像素10而不同的部位。透明电极12c也可以按每个像素10分离地设置。

在图4中虽然省略了图示，但透明电极12c具有与上述的积蓄控制线39的连接。在摄像装置100的动作时，控制积蓄控制线39的电位使透明电极12c的电位与像素电极12a的电位不同，从而能够由像素电极12a收集通过光电转换生成的信号电荷。例如，以透明电极12c的电位高于像素电极12a的电位的方式，控制积蓄控制线39的电位。具体而言，例如对积蓄控制线39施加10V左右的正电压。由此，能够将在光电转换层12b产生的空穴－电子对中的空穴作为信号电荷由像素电极12a收集。由像素电极12a收集到的信号电荷经由布线构造80向第1扩散区域67n积蓄。

像素电极12a是由铝、铜等的金属、金属氮化物、或者通过掺杂杂质而赋予了导电性的多晶硅等形成的电极。像素电极12a通过与相邻的其他像素10的像素电极12a在空间上分离，从而与其他像素10的像素电极12a电分离。

如图4所示，半导体基板60包含支承基板61、形成于支承基板61上的1个以上的半导体层。这里，作为支承基板61例示p型硅(Si)基板。在该例中，半导体基板60具有支承基板61上的p型半导体层61p、p型半导体层61p上的n型半导体层62n、n型半导体层62n上的p型半导体层63p以及p型半导体层63p上的p型半导体层65p。p型半导体层63p形成于支承基板61的整个面。p型半导体层65p具有杂质的浓度低于p型半导体层65p的p型杂质区域66p，形成于p型杂质区域66p中的第1扩散区域67n，第2扩散区域68an、第2扩散区域68bn及第2扩散区域68dn，第3扩散区域68cn，以及元件分离区域69。

各个p型半导体层61p、n型半导体层62n、p型半导体层63p以及p型半导体层65p典型的是通过向利用外延生长形成的半导体层离子注入杂质而形成。p型半导体层63p以及p型半导体层65p中的杂质浓度彼此为相同程度，并且，高于p型半导体层61p的杂质浓度。配置于p型半导体层61p与p型半导体层63p之间的n型半导体层62n抑制来自支承基板61或者周边电路40的少量载流子向作为积蓄信号电荷的电荷积蓄区域的第1扩散区域67n的流入。在摄像装置100的动作时，n型半导体层62n的电位经由设置于图1所示的摄像区域R1的外侧的阱触点(未图示)来控制。

此外，在该例中，半导体基板60具有贯通p型半导体层61p以及n型半导体层62n地设置于p型半导体层63p以及支承基板61之间的p型区域64。p型区域64与p型半导体层63p以及p型半导体层65p相比具有较高的杂质浓度，将p型半导体层63p与支承基板61电连接。在摄像装置100的动作时，p型半导体层63p以及支承基板61的电位经由设置于摄像区域R1的外侧的基板触点(未图示)来控制。通过以与p型半导体层63p相接的方式配置p型半导体层65p，能够在摄像装置100的动作时，经由p型半导体层63p控制p型半导体层65p的电位。

在半导体基板60形成放大晶体管22、地址晶体管24以及复位晶体管26。复位晶体管26包含第1扩散区域67n及第2扩散区域68an，形成于半导体基板60上的绝缘层70的一部分，以及绝缘层70上的栅极电极26e。栅极电极26e是第1栅极的一个例子，具体而言，作为复位晶体管26的栅极发挥功能。第1扩散区域67n以及第2扩散区域68an分别作为复位晶体管26的漏极区域以及源极区域发挥功能。第1扩散区域67n作为将由光电转换部12生成的信号电荷暂时积蓄的电荷积蓄区域发挥功能。

放大晶体管22包含第2扩散区域68bn及第3扩散区域68cn，绝缘层70的一部分，以及绝缘层70上的栅极电极22e。栅极电极22e是第2栅极的一个例子，具体而言，作为放大晶体管22的栅极发挥功能。第2扩散区域68bn以及第3扩散区域68cn分别作为放大晶体管22的漏极区域以及源极区域发挥功能。

在第2扩散区域68bn与第1扩散区域67n之间配置元件分离区域69。元件分离区域69例如是p型的杂质扩散区域。元件分离区域69的杂质浓度比p型半导体层65p以及p型杂质区域66p的杂质浓度更高。利用元件分离区域69，放大晶体管22与复位晶体管26被电分离。

如图4中示意所示，通过第1扩散区域67n形成于p型杂质区域66p中，使第1扩散区域67n与元件分离区域69彼此不相接地配置。例如，在使用了p型杂质区域作为元件分离区域69的情况下，若第1扩散区域67n与元件分离区域69相接，则接合部中的p型杂质浓度以及n型杂质浓度双方增高。因此，在第1扩散区域67n与元件分离区域69的接合部周边，容易产生由该高接合浓度引起的漏电流。换言之，通过第1扩散区域67n与元件分离区域69彼此不相接地配置，即使对元件分离区域69使用高浓度的p型杂质区域，也能够抑制pn结浓度的上升，能够抑制漏电流。此外，虽然有使用STI(Shallow Trench Isolation：浅槽隔离)作为元件分离区域69的方法，但该情况下，为了降低STI侧壁部中的结晶缺陷引起的漏电流，也可以以第1扩散区域67n与STI彼此不相接的方式配置。

元件分离区域69也配置于彼此相邻的像素10之间，在像素10之间将信号检测电路14彼此电分离。这里，元件分离区域69设置于放大晶体管22及地址晶体管24的组的周围、以及复位晶体管26的周围。

地址晶体管24包含第3扩散区域68cn及第2扩散区域68dn，绝缘层70的一部分，以及绝缘层70上的栅极电极24e。栅极电极24e是第2栅极的一个例子，具体而言，作为地址晶体管24的栅极发挥功能。在该例中，地址晶体管24通过与放大晶体管22共用第3扩散区域68cn，从而与放大晶体管22电连接。第3扩散区域68cn作为地址晶体管24的漏极区域发挥功能，第2扩散区域68dn作为地址晶体管24的源极区域发挥功能。

在该例中，以覆盖复位晶体管26的栅极电极26e、放大晶体管22的栅极电极22e以及地址晶体管24的栅极电极24e的方式设置有绝缘层71。绝缘层71例如是硅氧化膜。绝缘层71也可以具有包含多个绝缘层的层叠构造。

如图4以及图5所示，接触插塞cp1的侧壁73、以及栅极电极26e的侧壁74位置绝缘层71上。侧壁73以及侧壁74例如由硅氮化膜形成。侧壁73以及侧壁74埋入接触插塞cp1与栅极电极26e之间。换句话说，在接触插塞cp1与栅极电极26e之间的部分中，侧壁73以及侧壁74在俯视下覆盖第1扩散区域67n。

因此，与在接触插塞cp1与栅极电极26e之间的部分中，第1扩散区域67n仅被绝缘层70以及绝缘层71覆盖的情况相比，能够降低针对第1扩散区域67n的损伤以及金属的扩散带来的污染。针对第1扩散区域67n的损伤是指例如在第1扩散区域67n的形成后的工序中使用等离子体所致的损伤。等离子体所致的损伤是指例如加速后的离子的碰撞所致的物理性的损伤，以及光致缺陷的生成。光例如是指紫外线。在本实施方式中，如后所述，使焊盘cp1b与栅极电极26e的距离接近。据此，容易由侧壁73与侧壁74埋入接触插塞cp1与栅极电极26e之间的部分。也可以不设置侧壁73，仅由侧壁74埋入接触插塞cp1与栅极电极26e之间的部分。也可以由侧壁埋入其他的接触插塞与栅极电极之间。在该情况下，对于其他的杂质区域也可获得相同的效果。

绝缘层70以及绝缘层71具有多个接触孔。这里，如图4所示，在绝缘层70以及绝缘层71设置有接触孔h1、接触孔h2、接触孔h3、接触孔h4、接触孔h5、接触孔h6、接触孔h7、接触孔h8、接触孔h9、接触孔h10以及接触孔h11。接触孔h1－h4在从与半导体基板60垂直的方向观察时，分别位于与第1扩散区域67n以及第2扩散区域68an，第2扩散区域68bn以及第2扩散区域68dn重叠的位置。接触孔h1－h4是贯通绝缘层70的贯通孔。在接触孔h1－h4的位置分别配置有接触插塞cp1－cp4。绝缘层70的膜厚例如为10nm，但不限于此。

接触孔h5－h7在从与半导体基板60垂直的方向观察时，分别形成于与栅极电极26e、栅极电极22e以及栅极电极24e重叠的位置。接触孔h5－h7是贯通绝缘层71的贯通孔。在接触孔h5－h7的位置分别配置有插塞pa3、插塞pa2、插塞pa4。

接触孔h8－h11在从与半导体基板60垂直的方向观察时，分别形成于与接触插塞cp1－cp4重叠的位置。接触孔h8－h11是贯通绝缘层71的贯通孔。在接触孔h8－h11的位置分别配置有插塞pa1、插塞pa5、插塞pa6、插塞pa7。

在图4例示的构成中，布线层80a是具有接触插塞cp1－cp4，以及栅极电极22e、栅极电极24e及栅极电极26e的层，典型的是掺杂有n型杂质的多晶硅层。布线层80a配置于布线构造80中包含的布线层中的与半导体基板60最近的位置。

布线层80b以及插塞pa1－pa7配置于绝缘层90a内。布线层80b配置于绝缘层90a内，能够将上述的垂直信号线35、地址信号线34、电源布线32、复位信号线36以及反馈线53等包含在其一部分中。

插塞pa1将接触插塞cp1与布线层80b连接。插塞pa2将栅极电极22e与布线层80b连接。换句话说，第1扩散区域67n与放大晶体管22的栅极电极22e经由接触插塞cp1、插塞pa1及插塞pa2，以及布线层80b相互电连接。

插塞pa3将布线层80b中包含的复位信号线36与栅极电极26e连接。插塞pa4将布线层80b中包含的地址信号线34与栅极电极24e连接。插塞pa5将布线层80b中包含的反馈线53与接触插塞cp2连接。插塞pa6将布线层80b中包含的电源布线32(在图4中未示出)与接触插塞cp3连接。插塞pa7将布线层80b中包含的垂直信号线35与接触插塞cp4连接。

根据该构成，垂直信号线35经由插塞pa7以及接触插塞cp4与第2扩散区域68dn连接。地址信号线34经由插塞pa4与栅极电极24e连接。电源布线32经由插塞pa6以及接触插塞cp3与第2扩散区域68bn连接。复位信号线36经由插塞pa3与栅极电极26e连接。反馈线53经由插塞pa5以及接触插塞cp2与第2扩散区域68an连接。

另外，垂直信号线35、地址信号线34、电源布线32、复位信号线36以及反馈线53中的至少一个也可以不包含在布线层80b中，而是包含在布线层80c或者80d中。

配置于绝缘层90b内的插塞pb将布线层80b与布线层80c连接。同样，配置于绝缘层90c内的插塞pc将布线层80c与布线层80d连接。配置于绝缘层90d内的插塞pd将布线层80d与光电转换部12的像素电极12a连接。布线层80b－80d、以及插塞pa1－pa7及插塞pb－pd典型的是由铜或者钨等的金属、金属氮化物、或者金属氧化物等的金属化合物等形成。

插塞pa1、插塞pa2、插塞pb－pd、布线层80b－80d、接触插塞cp1将光电转换部12与形成于半导体基板60的信号检测电路14电连接。插塞pa1、插塞pa2、插塞pb－pd、布线层80b－80d、接触插塞cp1、光电转换部12的像素电极12a、放大晶体管22的栅极电极22e、以及第1扩散区域67n作为积蓄由光电转换部12生成的信号电荷的电荷积蓄节点发挥功能。

这里，关注形成于半导体基板60的n型杂质区域。形成于半导体基板60的n型杂质区域中的第1扩散区域67n，配置于作为p阱的p型半导体层65p内形成的p型杂质区域66p内。第1扩散区域67n形成于半导体基板60的表面附近，其至少一部分位于半导体基板60的表面。由p型杂质区域66p以及第1扩散区域67n之间的pn结形成的接合(结)电容作为积蓄至少一部分信号电荷的电容发挥功能，构成电荷积蓄节点的一部分。

在图4例示的构成中，第1扩散区域67n包含第1区域67a以及第2区域67b。第1扩散区域67n的第1区域67a的杂质浓度低于第2扩散区域68an、第2扩散区域68bn及第2扩散区域68dn，以及第3扩散区域68cn。第1扩散区域67n中的第2区域67b形成于第1区域67a内，具有比第1区域67a高的杂质浓度。此外，接触孔h1位于第2区域67b上，接触插塞cp1经由接触孔h1与第2区域67b连接。

如上所述，通过与p型半导体层63p邻接地配置p型半导体层65p，从而能够在摄像装置100的动作时经由p型半导体层63p控制p型半导体层65p的电位。通过采用这样的构造，能够在具有与光电转换部12的电连接的接触插塞cp1、与半导体基板60接触的部分即第1扩散区域67n的第2区域67b的周围，配置相对杂质浓度较低的区域即第1扩散区域67n的第1区域67a以及p型杂质区域66p。通过相对提高接触插塞cp1与半导体基板60的连接部分即第2区域67b的杂质浓度，能够获得抑制空乏层在接触插塞cp1与半导体基板60的连接部分的周围扩大、即空乏化的效果。

这样，通过抑制接触插塞cp1与半导体基板60接触的部分的周围的空乏化，能够抑制由接触插塞cp1与半导体基板60的界面中的半导体基板60的缺陷级引起的漏电流。此外，通过将接触插塞cp1与具有较高杂质浓度的第2区域67b连接，能够获得降低接触电阻的效果。

接触插塞cp1是包含半导体的第1插塞的一个例子，与第1扩散区域67n连接。接触插塞cp1与光电转换部12电连接。这里，电连接是指电位与光电转换部12的像素电极12a实际相等。另外，未考虑布线电阻。

接触插塞cp2、接触插塞cp3以及接触插塞cp4分别是包含半导体的第2插塞的一个例子。接触插塞cp2与第2扩散区域68an连接。接触插塞cp3与第2扩散区域68bn连接。接触插塞cp4与第2扩散区域68dn连接。接触插塞cp3以及接触插塞cp4未与光电转换部12电连接。在本实施方式中，接触插塞cp2、接触插塞cp3以及接触插塞cp4具有彼此相同的构成。以下，使用图5，对接触插塞cp1以及接触插塞cp3各自的具体构成进行说明。

图5是将本实施方式的摄像装置的2个接触插塞的附近放大表示的截面图。具体而言，图5将图4所示的截面图中，包含接触插塞cp1以及接触插塞cp3的范围放大表示。

如图5所示，接触插塞cp1具有触头cp1a、以及焊盘cp1b。触头cp1a以及焊盘cp1b分别是接触插塞cp1的一部分。接触插塞cp1使用多晶硅等的导电性的半导体材料而形成。接触插塞cp1包含第1导电型的杂质。第1导电型的杂质例如是磷等的n型杂质。

触头cp1a是第1触头的一个例子，与第1扩散区域67n相接，并贯通绝缘层70。具体而言，触头cp1a以填充接触孔h1的方式设置。触头cp1a的俯视形状与接触孔h1的俯视形状一致。如图3所示，触头cp1a的俯视形状例如是圆形，但也可以是矩形。

焊盘cp1b是第1焊盘的一个例子，位于触头cp1a上，从与半导体基板60垂直的方向观察时的面积比触头cp1a大。如图3所示，焊盘cp1b在俯视下将触头cp1a完全覆盖。触头cp1a位于焊盘cp1b的中央。焊盘cp1b的俯视形状例如是矩形，但不限于此。焊盘cp1b的俯视形状与插塞cp1的俯视形状一致。

如图5所示，接触插塞cp3具有触头cp3a、以及焊盘cp3b。触头cp3a以及焊盘cp3b分别是接触插塞cp3的一部分。接触插塞cp3使用多晶硅等的导电性的半导体材料而形成。接触插塞cp3包含第1导电型的杂质。第1导电型的杂质例如是磷等的n型杂质。在本实施方式中，接触插塞cp3的杂质的浓度与接触插塞cp1的杂质的浓度相等。

触头cp3a是第2触头的一个例子，与第2扩散区域68bn相接，并贯通绝缘层70。具体而言，触头cp3a以填充接触孔h3的方式设置。触头cp3a的俯视形状与接触孔h3的俯视形状一致。如图3所示，触头cp3a的俯视形状例如是圆形，但也可以是矩形。

焊盘cp3b是第2焊盘的一个例子，位于触头cp3a上，从与半导体基板60垂直的方向观察时的面积比触头cp3a大。如图3所示，焊盘cp3b在俯视下将触头cp3a完全覆盖。触头cp3a位于焊盘cp3b的中央。焊盘cp3b的俯视形状例如是矩形，但不限于此。焊盘cp3b的俯视形状与插塞cp3的俯视形状一致。

在本实施方式中，如图3所示，在俯视下，接触插塞cp1的面积比接触插塞cp2、接触插塞cp3以及接触插塞cp4各自的面积小。换言之，从与半导体基板60垂直的方向观察时，接触插塞cp2、接触插塞cp3以及接触插塞cp4各自的面积分别大于接触插塞cp1的面积。例如，在俯视下，接触插塞cp1在像素10中包含的多个插塞中具有最小的面积。

例如，在俯视下，焊盘cp1b的面积小于焊盘cp3b的面积。在本实施方式中，触头cp1a的面积与触头cp3a的面积相等。

此外，在本实施方式中，如图3所示，焊盘cp3b的宽度W3比焊盘cp1b的宽度W1长。宽度W1是焊盘cp1b的与复位晶体管26的栅极电极26e的宽度方向平行的方向的长度。宽度W3是焊盘cp3b的与放大晶体管22的栅极电极22e的宽度方向平行的方向的长度。例如，宽度W1比像素10中包含的其他接触插塞cp2、接触插塞cp3以及接触插塞cp4中的任一个焊盘的宽度都短。

如上所述，接触插塞cp1与第1扩散区域67n的第2区域67b连接。第2区域67b包含经由接触孔h1从接触插塞cp1热扩散的杂质。杂质例如是n型杂质。n型杂质例如是磷。如上所述，在俯视下，接触插塞cp1的面积小于接触插塞cp2、接触插塞cp3以及接触插塞cp4各自的面积。因此，能够使接触插塞cp1中包含的杂质的量小于接触插塞cp2、接触插塞cp3以及接触插塞cp4中包含的杂质的量。因此，能够使形成于接触插塞cp1之下的第2区域67b的杂质浓度低于分别形成于接触插塞cp2、接触插塞cp3以及接触插塞cp4之下的区域的杂质浓度。由此，能够抑制第2区域67b的周围的接合渗漏。

此外，在该例中，在第2区域67b与p型杂质区域66p之间隔着与第2区域67b相比杂质浓度较低的第1区域67a，在第2区域67b与p型半导体层65p之间也隔着第1区域67a。通过在第2区域67b的周围配置杂质浓度相对较低的第1区域67a，能够缓和由第1扩散区域67n与p型半导体层65p或者与p型杂质区域66p的pn结形成的电场强度。通过该电场强度被缓和，来抑制由pn结形成的电场引起的漏电流。

图6是表示使本实施方式的摄像装置100的焊盘cp1b的宽度发生变化时的、接触插塞cp1附近的电子以及空穴的浓度分布的图。图6的部分(a)所示的浓度分布示出接触插塞cp1不具有焊盘cp1b的情况，换言之焊盘cp1b的宽度W1与触头cp1a的宽度相等的情况。图6的部分(b)、(c)以及(d)所示的浓度分布分别示出焊盘cp1b与半导体基板60的表面的距离为50nm，并且焊盘cp1b的宽度W1为90nm、200nm、300nm以及400nm的情况。图6的部分(e)所示的浓度分布示出焊盘cp1b的宽度W1相对于触头cp1a的宽度足够大的情况，具体而言，在模拟上可视作无限大的情况。图6的部分(f)、(g)以及(h)所示的浓度分布分别示出焊盘cp1b与半导体基板60的表面的距离为10nm，焊盘cp1b的宽度W1为200nm、300nm以及400nm的情况。在图6所示的例子中，对各焊盘施加有0.5V的电压。

此外，在图6的各浓度分布中，在包含较多电子的区域中，附加了密度较大的点影，在包含较多空穴的区域中，附加了密度较小的点影。各区域内描绘的实线是电子或者空穴的等浓度线。包含较多电子的区域具体而言是电子的浓度在1×10¹⁴/cm3以上的区域。包含较多空穴的区域具体而言是空穴的浓度在1×10¹⁴/cm3以上的区域。可知包含较多电子的区域从接触插塞cp1的触头cp1a向第1扩散区域67n的内部扩大。

包含较多电子的区域与包含较多空穴的区域之间相当于空乏层。用双箭头表示半导体基板60的表面中的空乏层的宽度，用数值图示出各分布图中的空乏层的宽度。

如图6所示，可知焊盘cp1b的宽度越大，即焊盘cp1b的面积越大，则空乏层的宽度越大。换言之，焊盘cp1b的宽度越小，即焊盘cp1b的面积越小，则空乏层的宽度越小。在焊盘cp1b与半导体基板60的表面的距离为50nm的情况以及为10nm的情况的任一情况下，可观察到相同的趋势。因此，通过减小接触插塞cp1的面积，能够减小半导体基板60的表面的空乏层的面积。

另外，焊盘cp1b的面积越小则空乏层的宽度越小的理由，如以下那样推断。由光电转换部12产生的电荷中的信号电荷经由接触插塞cp1向第1扩散区域67n积蓄。信号电荷例如为空穴时，接触插塞cp1带正电。换句话说，接触插塞cp1的电位上升。此时，从焊盘cp1b对半导体基板60的表面施加正的电场。由于正电场的影响，作为半导体基板60中的多数载流子的空穴在俯视下被向焊盘cp1b的外侧压出。由此，半导体基板60的表面的空乏层的面积增加。

此外，在本实施方式中，如图3所示，距离L3比距离L1长。距离L1是焊盘cp1b与栅极电极26e的距离。距离L3是焊盘cp3b与栅极电极22e的距离。例如，距离L1比像素10中包含的其他接触插塞cp2、接触插塞cp3以及接触插塞cp4的各自的焊盘、与距离各焊盘最近的栅极电极的距离中的任一个都短。

通过缩短“与作为电荷积蓄区域发挥功能的第1扩散区域67n连接的接触插塞cp1”与“将第1扩散区域67n作为漏极或者源极而包含的复位晶体管26的栅极电极26e”的距离，能够抑制空乏层向栅极电极26e侧扩大。

这样，在第1扩散区域67n与p型杂质区域66p之间形成空乏层区域。通常，与半导体基板60的内部中的结晶缺陷密度相比，半导体基板60的表面附近中的结晶缺陷密度较高。因此，在形成于第1扩散区域67n与p型杂质区域66p接合的部分即pn接合(结)部的空乏层区域之中，形成于半导体基板60的表面附近的接合部的空乏层区域与形成于半导体基板60的内部的pn接合部的空乏层区域相比，漏电流变大。

此外，若形成于半导体基板60的表面的接合部的空乏层区域(以下，记载为“界面空乏层”)的面积增大，则漏电流容易增大。换言之，通过减小在半导体基板60的表面露出的界面空乏层的面积，能够抑制漏电流。例如，也可以使得界面空乏层的面积最小。

在本实施方式中，如上所述，在俯视下，与第1扩散区域67n连接的接触插塞cp1的面积小于与第2扩散区域68bn连接的接触插塞cp3的面积。由此，如图6所示，能够减小向第1扩散区域67n的附近扩大的界面空乏层的面积。因此，能够抑制从第1扩散区域67n流出的或者流向第1扩散区域67n的漏电流。

此外，为了减小界面空乏层的面积，在从与半导体基板60垂直的方向观察时，也可以将第1扩散区域67n的面积形成地比第2扩散区域68an小。例如，在从与半导体基板60垂直的方向观察时，第1扩散区域67n的面积也可以是第2扩散区域68an的面积的1/2以下。此外，此时，第1扩散区域67n的沟道宽度方向的宽度也可以是第2扩散区域68an的沟道宽度方向的宽度的1/2以下。另外，第1扩散区域67n以及第2扩散区域68an也可以是沟道宽度方向的宽度以及沟道长方向的长度中的任一方相同的大小。此外，在从与半导体基板60垂直的方向观察时，第1扩散区域67n的面积也可以形成地比其他的第2扩散区域68bn及第2扩散区域68dn，以及第3扩散区域68cn的各自的面积小。

此外，考虑在第1扩散区域67n以及p型杂质区域66p的周围，在栅极以及接触插塞的形成后形成元件分离区域69的情况。元件分离区域69在第1扩散区域67n以及接触插塞cp1的形成后形成。元件分离区域69相对于第1扩散区域67n形成于比接触插塞cp1更靠外侧。因此，若接触插塞cp1的面积较大则第1扩散区域67n以及p型杂质区域66p与元件分离区域69的间隔扩大。因此，空乏层区域扩大而接合渗漏增大。此外，有可能向接触插塞cp1导入用于形成元件分离区域69的与接触插塞cp1极性相反的杂质。由此，例如产生接触电阻增加的问题。在接触插塞cp1的面积较大的情况下，考虑到导入的杂质的量也增多，因此接触电阻增加的程度也变大。另一方面，通过减小接触插塞cp1的面积，能够抑制接合渗漏的增大以及接触电阻的增加。

此外，作为第1扩散区域67n以及第2扩散区域68an的面积，分别从与半导体基板60垂直的方向观察时，也可以除去与复位晶体管26的栅极电极26e重叠的部分的面积来求出。同样，作为第2扩散区域68bn及第2扩散区域68dn、以及第3扩散区域68cn的面积，分别从与半导体基板60垂直的方向观察时，也可以除去与放大晶体管22的栅极电极22e以及地址晶体管24的栅极电极24e重叠的部分的面积来求出。在从与半导体基板60垂直的方向观察时，与栅极电极22e、栅极电极24e、栅极电极26e重叠的部分，相比于不与栅极电极22e、栅极电极24e以及栅极电极26e重叠的部分，在制造时不易受到损伤。作为在制造时受到的损伤的例子，可以举出干式蚀刻工序中使用的等离子体处理所致的损伤，以及剥离抗蚀剂时的灰化处理所致的损伤。由此，在与栅极电极22e、栅极电极24e、栅极电极26e重叠的部分中，难以产生漏电流。因此，在减小界面空乏层的面积方面，对于第1扩散区域67n、第2扩散区域68bn及第2扩散区域68dn，以及第3扩散区域68cn，仅考虑不与栅极电极22e、栅极电极24e、栅极电极26e重叠的部分的面积的影响即可。

此外，通过减小第1扩散区域67n的面积，形成于第1扩散区域67n的接触孔h1与栅极电极26e之间的距离，例如比形成于第2扩散区域68an的接触孔h2与栅极电极26e之间的距离短。换句话说，如图3所示，接触插塞cp1的焊盘cp1b与栅极电极26e的距离L1，比接触插塞cp2的焊盘与栅极电极26e的距离短。如上所述，由于第1扩散区域67n的杂质浓度较低，因此与第2扩散区域68an相比电阻值变高。因此，通过缩短接触孔h1与栅极电极26e的距离，由于第1扩散区域67n中的电流路径变短，故第1扩散区域67n中的电阻值变小。

此外，形成于第1扩散区域67n的接触孔h1与栅极电极26e的距离可以比形成于第2扩散区域68bn的接触孔h3与栅极电极22e的距离短，也可以比形成于第2扩散区域68dn的接触孔h4与栅极电极24e的距离短。换句话说，距离L1也可以比接触插塞cp3的焊盘cp3b与栅极电极22e的距离L3短。或者，距离L1也可以比接触插塞cp4的焊盘与栅极电极24e的距离短。

(变形例1)

接下来，对本实施方式的变形例1进行说明。以下，以与实施方式1的不同点为中心进行说明，省略或者简单化共同点的说明。

图7是表示本变形例的摄像装置的像素10A内的布局的俯视图。像素10A与实施方式1的像素10相比，触头cp1Aa的面积不同。

具体而言如图7所示，像素10A与实施方式1的像素10相比，代替接触插塞cp1而具备接触插塞cp1A。接触插塞cp1A具有触头cp1Aa、以及焊盘cp1b。

在从与半导体基板60垂直的方向观察时，触头cp1Aa的面积小于触头cp3a的面积。例如，触头cp1Aa的面积可以是触头cp3的面积的一半以下。此外，触头cp1Aa的面积也可以小于接触插塞cp2以及接触插塞cp4各自的触头的面积。换句话说，触头cp1Aa的面积可以是在像素10A内包含的全部接触插塞的各触头中的最小面积。

这样，通过使触头cp1Aa小于其他的接触插塞cp2、接触插塞cp3以及接触插塞cp4的触头，能够降低经由触头cp1Aa向第1扩散区域67n热扩散的杂质的浓度。由此，在接触插塞cp1A的正下方的第1扩散区域67n内，接触插塞cp1A中包含的杂质扩散的区域的扩大得以抑制。具体而言，n型杂质的高浓度区域难以在第1扩散区域67n内扩大。因此，例如即使将p型的元件分离区域69与第1扩散区域67n接近，也能够将第1扩散区域67n内的n型杂质的高浓度区域与p型的元件分离区域69的界面的电场强度抑制为一定以下。因此，能够将第1扩散区域67n内的n型杂质的高浓度区域与p型的元件分离区域69的界面的电场强度抑制为一定以下，且将n型杂质的高浓度区域与p型的元件分离区域69的距离设为一定以下。由此，能够抑制界面空乏层的扩大，因此能够抑制漏电流的增大。

(变形例2)

接下来，对本实施方式的变形例2进行说明。以下，以与实施方式1的不同点为中心进行说明，省略或者简单化共同点的说明。

图8是表示本变形例的摄像装置的像素10B内的布局的俯视图。像素10B与实施方式1的像素10相比，接触插塞cp1中的杂质的浓度不同。

具体而言，如图8所示，像素10B与实施方式1的像素10相比，代替接触插塞cp1而具备接触插塞cp1B。接触插塞cp1B中包含的杂质的浓度低于接触插塞cp3中包含的杂质的浓度。此外，例如，接触插塞cp1B中包含的杂质的浓度也可以低于接触插塞cp2以及接触插塞cp4各自中包含的杂质的浓度。换句话说，接触插塞cp1B中的杂质的浓度可以是像素10B内包含的全部接触插塞中的各杂质的浓度中的最小浓度。

这样，通过使接触插塞cp1中的杂质的浓度低于其他接触插塞cp2、cp3、cp4中的杂质的浓度，能够降低从接触插塞cp1向第1扩散区域67n热扩散的杂质的浓度。由此，根据与变形例1相同的理由，能够抑制漏电流的增大。

(实施方式2)

接着，对实施方式2进行说明。以下，以与实施方式1的不同点为中心进行说明，省略或者简单化共同点的说明。

图9是表示本实施方式的摄像装置的像素10C内的布局的俯视图。图10是表示本实施方式的摄像装置的像素10C的设备构造的概略截面图。图10是沿图9中的X－X线切断像素10C，沿箭头方向展开的情况的截面图。

图10所示的像素10C、与图4所示的像素10之间的主要不同点是栅极电极与接触插塞在不同的布线层中形成。

具体而言，如图9以及图10所示，像素10C与实施方式1的像素10相比，在新具备接触插塞cp5、接触插塞cp6及接触插塞cp7，以及绝缘层72这点上不同。

绝缘层72设置于绝缘层71上。在本实施方式中，接触孔h1－h7分别是不仅贯通绝缘层71、还贯通绝缘层72的贯通孔。在接触孔h5、接触孔h6以及接触孔h7的位置分别配置有接触插塞cp5、接触插塞cp6以及接触插塞cp7。绝缘层72例如是硅氧化膜。绝缘层72也可以具有包含多个绝缘层的层叠构造。

接触插塞cp5将插塞pa3与栅极电极26e连接。如图9所示，接触插塞cp5在俯视下设置于与栅极电极26e重复的位置。

接触插塞cp6将插塞pa2与栅极电极22e连接。如图9所示，接触插塞cp6在俯视下设置于栅极电极22e重复的位置。

接触插塞cp7将插塞pa4与栅极电极24e连接。如图9所示，接触插塞cp7在俯视下设置于与栅极电极24e重复的位置。

例如，在实施方式1中，接触插塞cp1－cp4与栅极电极22e、栅极电极24e以及栅极电极26e在相同的布线层、由包含相同的杂质的材料形成。与此相对，在本实施方式中，接触插塞cp1－cp7与栅极电极22e、栅极电极24e以及栅极电极26e由不同的布线层形成。

另外，接触插塞cp1－cp7的材料与栅极电极22e、栅极电极24e以及栅极电极26e的材料既可以相同，也可以不同。此外，例如，在接触插塞cp1－cp7与栅极电极22e、栅极电极24e以及栅极电极26e由多晶硅材料形成的情况下，多晶硅中的杂质的浓度也可以不同。

在本实施方式中也与实施方式1相同，通过在俯视下使接触插塞cp1的面积小于接触插塞cp2、cp3、cp4，从而能够降低接触插塞cp1对电场的影响，能够缩小半导体基板60的界面空乏层的面积。由此，能够降低从第1扩散区域67n流出的或者流向第1扩散区域67n的漏电流。

(其他实施方式)

以上，基于实施方式以及变形例说明了本公开的摄像装置，本公开不限于这些实施方式以及变形例。只要不脱离本公开的主旨，则对实施方式以及变形例实施本领域技术人员能够想到的各种变形的形态，以及将实施方式以及变形例中的一部分构成要素组合而构建的其他形态也包含在本公开的范围中。

例如，光电转换部12也可以是形成于半导体基板60内的光电二极管。换句话说，摄像装置100也可以不是层叠型的摄像装置。

此外，例如，与第1扩散区域67n连接的接触插塞cp1的焊盘cp1b的宽度W1和与第2扩散区域68bn连接的接触插塞cp3的焊盘cp3b的宽度W3也可以相等。在该情况下，焊盘cp1b的长度L1也可以比焊盘cp3b的长度L3短。这里，长度L1是焊盘cp1b的与栅极电极26e的长度方向平行的方向的长度。长度L3是焊盘cp3b的与栅极电极22e的长度方向平行的方向的长度。由此，焊盘cp1b的面积也可以小于焊盘cp3b的面积。此外也可以是，焊盘cp1b的宽度W1以及长度L1双方分别比焊盘cp3b的宽度W3以及长度L3短。焊盘cp1b与接触插塞cp2以及接触插塞cp4各自的焊盘也可以具有相同的关系。

此外，例如，摄像装置100具备的多个像素的构成也可以彼此不相等。例如，摄像装置100也可以具备像素10、像素10A、像素10B以及像素10C中的至少2个。

此外，根据本公开的实施方式以及变形例，能够降低漏电流带来的影响，因此可提供能够以高画质进行摄像的摄像装置。另外，各个上述的放大晶体管22、地址晶体管24以及复位晶体管26既可以是N沟道MOSFET，也可以是P沟道MOSFET。在各晶体管是P沟道MOSFET的情况下，第1导电型的杂质为p型杂质，第2导电型的杂质为n型杂质。这些晶体管也无需全部统一为N沟道MOSFET或者P沟道MOSFET中的某一个。在将像素中的晶体管分别设为N沟道MOSFET，使用电子作为信号电荷的情况下，将这些晶体管各自中的源极以及漏极的配置相互替换即可。

此外，上述的各实施方式在权利要求书或者其等同的范围中能够进行各种变更、置换、附加、省略等。

Claims (7)

1.一种摄像装置，具备：

半导体基板，包含第1导电型的第1扩散区域以及所述第1导电型的第2扩散区域；

第1插塞，与所述第1扩散区域相接，并包含半导体；

第2插塞，与所述第2扩散区域相接，并包含半导体；以及

光电转换部，与所述第1插塞电连接，

在从与所述半导体基板垂直的方向观察时，所述第2插塞的面积大于所述第1插塞的面积。

2.如权利要求1所述的摄像装置，

所述摄像装置还具备位于所述半导体基板上的绝缘膜，

所述第1插塞包含：

第1触头，与所述第1扩散区域相接，并贯通所述绝缘膜；以及

第1焊盘，位于所述第1触头上，在从与所述半导体基板垂直的方向观察时的面积比所述第1触头大，

所述第2插塞包含：

第2触头，与所述第2扩散区域相接，并贯通所述绝缘膜；以及

第2焊盘，位于所述第2触头上，在从与所述半导体基板垂直的方向观察时的面积比所述第2触头大，

在从与所述半导体基板垂直的方向观察时，所述第2焊盘的面积大于所述第1焊盘的面积。

3.如权利要求2所述的摄像装置，还具备：

第1晶体管，将所述第1扩散区域作为源极以及漏极中的一方而包含，并包含第1栅极；以及

第2晶体管，将所述第2扩散区域作为源极以及漏极中的一方而包含，并包含第2栅极，

所述第2焊盘的与所述第2栅极的宽度方向平行的方向的长度比所述第1焊盘的与所述第1栅极的宽度方向平行的方向的长度长。

4.如权利要求3所述的摄像装置，

所述第2焊盘与所述第2栅极的距离比所述第1焊盘与所述第1栅极的距离长。

5.如权利要求2所述的摄像装置，

在从与所述半导体基板垂直的方向观察时，所述第2触头的面积比所述第1触头的面积大。

6.如权利要求1所述的摄像装置，

所述第1插塞以及所述第2插塞包含所述第1导电型的杂质，

所述第2插塞中的所述第1导电型的杂质的浓度比所述第1插塞中的所述第1导电型的杂质的浓度高。

7.如权利要求2所述的摄像装置，还具备：

第1晶体管，将所述第1扩散区域作为源极以及漏极中的一方而包含，并包含第1栅极；以及

第2晶体管，将所述第2扩散区域作为源极以及漏极中的一方而包含，并包含第2栅极，

所述第2焊盘的与所述第2栅极的长度方向平行的方向的长度比所述第1焊盘的与所述第1栅极的长度方向平行的方向的长度长。