CN111010184A - 一种高阶多位连续时间σδ调制器及其改善dac失配的方法 - Google Patents

Abstract

本发明提出了一种高阶多位连续时间ΣΔ调制器及其改善DAC失配的方法，该方法与调制器的量化器、反馈DAC相配合，可在一定程度上降低运算的复杂性，节约电路面积和功耗。该调制器包括数级积分器、量化器、DEM模块、译码单元、数个反馈DAC。其中与改善DAC失配有关的电路模块为量化器、DEM模块、反馈DAC。该方法使用高速高精度比较器输出温度计码，将温度计码通过DEM模块置乱，输出结果经锁存器锁存输出至电流舵型反馈DAC中，如此可在相同比较结果下选择不同的DAC导通单元，从而实现对DAC非线性失真的改善。

Description

一种高阶多位连续时间ΣΔ调制器及其改善DAC失配的方法

技术领域

本发明属于无线通信接收机系统技术领域，具体地，涉及高阶多位连续时间ΣΔ调制器及其对反馈DAC失配的改善方法。

背景技术

射频接收电路前端将从天线接收到的信号放大并下变频到模拟基带，再由模数转换器(Analog-to-Digital Converter，简称ADC)将模拟基带信号转化为数字基带信号，以便后续数字基带电路对信号进行解调和解码等操作。由于ΣΔADC自带的抗混叠特性以及在带宽、功耗方面的突出表现，其得以脱颖而出，成为在无线通信接收机领域使用最为普遍的模数转换器。ΣΔADC中最为关键的模块有两个，分别是调制器与抽取滤波器，其中调制器实现过采样、量化、噪声整形等功能，抽取滤波器实现对量化后的数字信号的抽取降采样。ΣΔ调制器一般由以下三部分组成，分别是环路滤波器，量化器以及反馈DAC，量化器产生的误差被称为量化噪声，其可以被噪声传递函数所整形，而由于制造工艺存在偏差导致的DAC单元间的失配，引起的非线性失真将严重影响ADC整体的性能，故而对于DAC失配的消除成为调制器设计中不可避免的一环。

改善DAC失配的方法种类繁多，根据对失配误差处理方式的不同，可以分为校准与整形两类。其中校准又可以分为晶圆厂校准与电路校准，晶圆厂校准，顾名思义，是通过晶圆厂在生产后通过激光等手段，对生产的圆片进行较为精确的校准，其缺点是无法考虑老化以及封装对失配的影响；电路校准是通过加入补偿电路对失配进行处理，不足之处是需要精确地获得失配值并且处理无法再对漂移做出更好地处理。对DAC失配通过整形的方式进行改善借鉴了ΣΔ调制器设计的思想，通过在下一个时钟周期做出与上一个时钟周期相反的决策，来改善DAC的失配，该思路与ΣΔ调制器类似，按照整形程度的不同，可分为零阶、一阶与高阶等不同类型。对于零阶整形，即是通过对输入信号的随机化处理，实现对DAC不同单元的选择，该方式可以有效降低谐波，但会提高噪底；一阶整形目前应用较多，其基本原理是通过逻辑单元对输入信号进行规律化处理，使得输出值在相同输入的情况下可以不同，如此实现对DAC不同单元的选择，达到对工艺失配误差的一阶整形；高阶整形可以更好地处理失配误差，但所需要的硬件资源将会大幅度增加。

对于应用在无线通信领域的连续时间ΣΔ调制器而言，其应用场景的大带宽要求使得其对任何增加的延时均非常敏感，延时的存在可能会使得调制器阶数升高，在相同输入的情况下产生过载现象从而无法工作，环路的稳定性在延时的干扰下会大大降低。除此之外，硬件资源的增加也会引起功耗以及面积的激增，对整体产生不利的影响。

综上所述，对DAC失配的消除是连续时间ΣΔ调制器设计中不可避免的一环，但添加的DEM模块一方面是需要考虑硬件资源的开销，需要尽可能避免功耗、面积的大幅度提升；另一方面，需要考虑DEM模块对系统速度的制约，避免环路稳定性出现问题。

发明内容

本发明的技术解决问题是针对目前已经存在的应用在连续时间ΣΔ调制器中的改善DAC失配方法的不足，提出一种高阶多位连续时间ΣΔ调制器及其改善DAC失配的方法。

本发明解决上述技术问题采用的技术方案包括：一种高阶多位连续时间ΣΔ调制器，包括积分器、量化器、DEM模块、反馈DAC、译码单元；数级积分器相连，最后一级积分器的输出端接在量化器的输入端，所述量化器的输出端连接所述DEM模块的输入端以及译码单元的输入端，所述DEM模块的输出端连接在所述反馈DAC的输入端，所述反馈DAC的输出端连接在各级积分器的输入端以及量化器的输入端。

所述量化器包括数个比较器，每个比较器接受参考电压值与量化器输入值，并将二者进行比较，产生一个输出，其中参考电压值通过电阻分压得到，产生的输出组成一组温度计码控制码。

所述DEM模块包括数级处理单元、锁存器，每级处理单元包含数个子单元，每个子单元包括两输入异或门、D触发器以及三个带控制端的两输入数据选择器MUX1～3，两输入异或门的输入为比较器或前一级处理单元输出控制码的两位Z0与Z1，其输出作为控制码A1控制两输入数据选择器MUX1的输出结果，两输入数据选择器MUX1的输入为D触发器的输出Q与

当A1为0时，两输入数据选择器MUX1的输出为Q，当A1为1时，两输入数据选择器MUX1的输出为

两输入数据选择器MUX1的输出端连接在D触发器的输入端；D触发器的时钟信号为CLK1，D触发器的输出Q与

除连接在MUX1的输入端以外，还作为控制信号控制两输入数据选择器MUX2与MUX3的输出；两输入数据选择器MUX2和MUX3的输入为比较器或前一级处理单元输出控制码的两位Z0与Z1，Q与

控制着MUX2、MUX3的输出，当Q为1时，MUX2的输出为Z1，MUX3的输出为Z0，当Q为0时，MUX2的输出为Z0，MUX3的输出为Z1，MUX2、MUX3的输出结果又作为下一级处理子单元的输入信号进行处理；经DEM模块数级处理单元处理的控制码被送入锁存器中，锁存器的时钟信号CLK2与CLK1相位相差180°，CLK1上升沿到来时，控制码在DEM处理单元中进行处理，在CLK2上升沿到来时，经处理后的控制码在锁存器中锁存输出；CLK1与CLK2两个时钟信号使得DEM模块引入了固定的半个时钟的延时，该固定延时通过加入一个连接在量化器输入端的反馈DAC进行补偿消除。

所述反馈DAC选择电流舵结构。

所述的高阶多位连续时间ΣΔ调制器改善DAC失配的方法，包括以下步骤：

S1.给电路供电，通过电阻分压获得多个比较器所需设定的参考电压值；

S2.将量化器的输入分别送入比较器中，与参考电压值进行一一比较，经比较器输出得到一组温度计码控制码；

S3.在时钟CLK1上升沿到来时，温度计码控制码送入DEM模块中经数级处理单元处理；

S4.在时钟CLK2上升沿到来时，经DEM模块处理的控制码送入锁存器中锁存输出，选择反馈DAC的导通单元。

本发明与现有技术相比的优点在于：

本发明针对连续时间DAC失配的问题，通过搭档合适的比较器以及电流舵DAC，并增加DEM模块对比较器输出的温度计码控制码进行置乱处理，同时引入固定延迟放宽了对于量化器以及DEM模块的速度要求，可以在较好地改善连续时间ΣΔ调制器DAC失配误差的同时，节约电路功耗和面积，并保证环路稳定性。

附图说明

图1为本发明的ΣΔADC架构示意图；

图2为本发明的ΣΔ调制器架构示意图；

图3为本发明的改善DAC失配涉及电路结构示意图；

图4为本发明DEM模块子单元内部结构示意图；

图5为本发明DEM模块子单元时序关系示意图；

图6为本发明在比较器输出“0001”时DEM模块输出时序图。

具体实施方式

结合附图对本发明进行进一步说明。

本发明提供了一种高阶多位连续时间ΣΔ调制器，包括：数级积分器、量化器、DEM模块、数个反馈DAC以及译码单元。

其中，数级积分器相连，其输出端接在量化器的输入端，所述量化器的输出端连接所述DEM模块的输入端以及译码单元的输入端，所述DEM模块的输出端连接在所述反馈DAC的输入端，所述反馈DAC的输出端连接在所述各级积分器的输入端以及所述量化器的输入端。所述改善DAC失配涉及电路主要包括量化器、DEM模块、以及反馈DAC。

其中，量化器由数个高速高精度比较器构成，每个比较器接受参考电压值与量化器输入值，并将二者进行比较，产生一个输出，其中参考电压值通过电阻分压得到，产生的输出组成一组温度计码控制码。

DEM模块由数级处理单元、锁存器组成，每级处理单元包含数个子单元，每个子单元由两输入异或门，D触发器以及三个带控制端的两输入数据选择器MUX1～3组成，两输入异或门的输入为比较器或前一级处理单元输出控制码的两位Z0与Z1，其输出作为控制码A1控制MUX1的输出结果，MUX1输入为D触发器的输出Q与

当A1为0时，MUX1的输出为Q，当A1为1时，MUX1的输出为

MUX1的输出端连接在D触发器的输入端；D触发器的时钟信号为CLK1，D触发器的输出Q与

除连接在MUX1的输入端以外，还作为控制信号控制MUX2与MUX3的输出；MUX2、MUX3输入与两输入异或门的输入相同，为比较器或前一级处理单元输出控制码的两位Z0与Z1，Q与

控制着MUX2&3的输出，当Q为1时，MUX2的输出为Z1，MUX3的输出为Z0，当Q为0时，MUX2的输出为Z0，MUX3的输出为Z1，MUX2&3的输出结果又作为下一级处理子单元的输入信号进行处理。经过数级处理的控制码被送入锁存器中，锁存器的时钟信号CLK2与CLK1相位相差180°，CLK1上升沿到来时，控制码在DEM处理单元中进行处理，在CLK2上升沿到来时，经处理后的控制码在锁存器中锁存输出，送入DAC选择导通单元；经DEM模块处理的控制码实现了对于导通字的规律性选择，也就是在CLK1上升沿到来时，在比较器输出的温度计码相同的情况下，在CLK2不同的上升沿到来时，锁存器输出的控制码不同。同时在CLK1以及CLK2的相互配合作用下，控制码的输入到输出会有固定的半个时钟周期的延迟，固定的延迟可以通过对调制器结构进行调整而补偿，相比单纯增加DEM模块而引入不定的延迟，固定延迟可以降低调制器对于比较器以及DEM模块在速度上的要求，使得设计难度相对降低。由于引入固定半个时钟周期的延迟，在调制器架构上需要对延迟进行补偿，需要引入一个额外的反馈DAC，其输入端与其他反馈DAC一样接在DEM模块的输出端，其输出端接在量化器的输入端，构成零阶反馈回路，另需要与调制器阶数相等数量的反馈DAC分别接在每个积分器的输出端。反馈DAC选择电流舵结构，电流舵DAC精度高，速度快，可以更好地满足ΣΔ调制器对于带宽的要求。

ΣΔ调制器的量化误差可以被噪声传递函数整形，故而对于量化器的精度要求并不高，如此可以采用数个高速高精度比较器对输入信号进行比较，产生一组温度计码；温度计码对于DEM模块的处理也是必要的；同时，温度计码对于DAC的导通单元选择是一致性的，也就是说电流舵DAC的电流源权重是相同的，在CMOS工艺制造过程中，如此安排的电流舵DAC可以取得更好地匹配效果。如上所述，采用本发明所用的方法，过高的量化位数会使得硬件成本大大增加，本发明对于量化器的要求更倾向于速度快，精度适中，量化器的量化位数一般小于5位。

本发明提供了一种应用在连续时间ΣΔ调制器中改善DAC失配的方法，包括以下步骤：

S1，给电路供电，通过电阻分压获得多个比较器所需设定的参考电压值；

S2，将量化器的输入分别送入比较器中，与参考电压值进行一一比较，经比较器输出得到一组温度计码控制码；

S3，在时钟CLK1上升沿到来时，温度计码控制码送入DEM模块中经数级处理单元处理；

S4，在时钟CLK2上升沿到来时，经DEM模块处理的控制码送入锁存器中锁存输出，选择反馈DAC的导通单元。

实施例：

如图1所示，为根据本发明提出的方法对ΣΔ调制器中DAC失配进行改善的一个实施例。本发明实施例的以下讨论本质上仅仅是示例性的，绝不旨在限制本发明或者其应用或使用。

在此实施例中，ΣΔADC选择连续时间两阶两位架构，由抗混叠滤波器100、ΣΔ调制器101、抽取滤波器102、FIR滤波器103组成，本发明提出的ΣΔ调制器101如图2所示，由第一积分器111、第二积分器112，量化器113，DEM模块114，第一反馈DAC 115、第二反馈DAC116、第三反馈DAC 117以及温度计码转二进制码译码电路118组成，其中涉及改善DAC失配的电路模块包括量化器113，DEM模块114，第一反馈DAC 115、第二反馈DAC 116、第三反馈DAC 117。下面结合图2对本发明的实施方式进行详细描述。

经抗混叠滤波器100滤除带外干扰后的信号与第三反馈DAC 117输出信号做差后，送入第一积分器111中进行第一级积分处理，第一积分器111输出的信号与第二反馈DAC116输出的信号做差，送入第二积分器112进行第二级积分处理，第二积分器112输出的信号与第一反馈DAC 115输出的信号进行做差，送入量化器113对信号进行采样、比较，将信号从模拟域转至数字域，在此实施例中，两位量化器使用4个比较器，其输出为4位温度计码，该温度计码一方面送入温度计码转二进制码译码电路118，将温度计码转换成二进制码进行输出，送入后级的抽取滤波器102以及FIR滤波器103进行降采样，并送入之后的数字电路进行信号处理；另一方面，该温度计码送入DEM模块114中进行置乱处理并在CLK2时钟信号到来时锁存输出，经DEM模块114处理的控制码控制第一反馈DAC 115、第二反馈DAC 116、第三反馈DAC 117的开关开启，选择第一反馈DAC 115、第二反馈DAC 116、第三反馈DAC 117的导通单元，完成从数字信号至模拟信号的转换。

对DAC失配进行改善的电路在此实施例中主要包括量化器113，DEM模块114，第一反馈DAC 115、第二反馈DAC 116、第三反馈DAC 117，三个反馈DAC结构类似，选择电流舵结构，电流舵DAC精度高，速度快，可以更好地满足ΣΔ调制器对于带宽的要求，其中第一反馈DAC 115的引入是为了补偿由于DEM模块114引入的环路延时，确保环路的稳定性。在图3中，较为详细地说明了量化器113，DEM模块114以及第一反馈DAC 115之间的连接关系，只保留了各模块与信号流向最主要的输入输出特征。

在本实施例中，量化器选择两位结构，故用到4个比较器，包括第一比较器301、第二比较器302、第三比较器303、第三比较器304，每个比较器接受参考电压值与信号输入，产生一位比较结果，4个比较器的输出组成一组温度计码控制码。第一比较器301、第二比较器302的输出接在第一DEM子单元311的两个输入端，第三比较器303、第三比较器304的输出接在第二DEM子单元312的两个输入端，第一DEM子单元311的两个输出分别连接在第三DEM子单元321与第四DEM子单元322的输入端，同时，第二DEM子单元312的两个输出分别连接在DEM子单元321与第四DEM子单元322的输入端，DEM子单元在CLK1上升沿到来时工作，第三DEM子单元321和第四DEM子单元322的输出结果分别送入第一锁存器331、第二锁存器332、第三锁存器333、第四锁存器334中，并在CLK2上升沿到来时进行锁存输出，在比较器输出控制码始终为“0001”时，锁存器输出结果将在不同时钟周期将“1”控制码分配在不同的输出端，实现了对反馈DAC导通单元的全覆盖选择。其输出时序图如图6所示。

DEM子单元为实现对温度计码置乱处理的关键，其内部结构如图4所示，由D触发器401，三个带控制端的两输入数据选择器MUX 402、MUX403、MUX 404，异或门405组成。D触发器401在CLK1上升沿到来时进行取值，其输出端Q与

接在MUX 402的两个输入端，MUX 402的控制端信号来自异或门405的输出，异或门输入信号为比较器的输出控制码或者DEM模块前一级处理单元的输出，当输出为0时，选择MUX 402的0端，也就是与D触发器的Q端相连的一端；当输出为1时，选择MUX 402的1端，也就是与D触发器的

端相连的一端。D触发器401的输出Q与

还作为控制信号控制MUX 403与404的输出，当Q为1时，MUX 402的输出为Z1，MUX 403的输出为Z0，当Q为0时，MUX 402的输出为Z0，MUX 403的输出为Z1，MUX 402与403的输出结果又作为下一级处理子单元的输入信号进行处理。

对于两个不随时间改变的输入信号Z0与Z1，当Z0与Z1相同时，异或门405输出为0，对于D触发器401有Q(n+1)＝D(n)＝Q(n)，则MUX 403和404的输出结果不改变，始终为Z0的值；当Z0与Z1不同时，以Z0＝0，Z1＝1为例，异或门405输出始终为1，对于D触发器401有

D触发器的输出在CLK1时钟上升沿到来时会发生改变，则MUX 403和404的输出结果会随Q值的改变而改变，当Q为1时，MUX 402的输出Z0’＝1＝Z1，MUX 403的输出为Z1‘＝0＝Z0；当Q为0时，MUX 402的输出为Z0’＝0＝Z0，MUX 403的输出为Z1‘＝1＝Z1，也就是在CLK1时钟上升沿到来时，对于两个输入不同的信号，该子单元完成了路径交换的功能。其时序图如图5所示。对于两个随时间改变的输入信号Z0与Z1，根据CLK1时钟上升沿到来时Z0与Z1的状态，输出结果随之改变，当Z0与Z1相同时，输出Z0’与Z1′分别接受Z0与Z1的数据；当Z0与Z1不同时，输出Z0‘与Z1’交换上次Z0与Z1不同时输出的数据。

在CLK1时钟上升沿到来时置乱处理的控制码送入锁存器331、332、333、334中，在CLK2时钟上升沿到来时，锁存器输出。锁存器的加入一方面消除了在前级置乱过程中产生的毛刺，使得输出控制码更稳定；一方面引入半个时钟周期的延迟，并可以通过加入第一反馈DAC 115调整调制器结构进行补偿，该固定延迟在放宽了对比较器以及DEM模块处理速度的同时，也提高了环路的稳定性。

本发明未详细说明部分属于本领域技术人员的公知技术。

Claims (5)

1.一种高阶多位连续时间ΣΔ调制器，其特征在于：包括积分器、量化器、DEM模块、反馈DAC、译码单元；数级积分器相连，最后一级积分器的输出端接在量化器的输入端，所述量化器的输出端连接所述DEM模块的输入端以及译码单元的输入端，所述DEM模块的输出端连接在所述反馈DAC的输入端，所述反馈DAC的输出端连接在各级积分器的输入端以及量化器的输入端。

2.根据权利要求1所述的高阶多位连续时间ΣΔ调制器，其特征在于：所述量化器包括数个比较器，每个比较器接受参考电压值与量化器输入值，并将二者进行比较，产生一个输出，其中参考电压值通过电阻分压得到，产生的输出组成一组温度计码控制码。

3.根据权利要求2所述的高阶多位连续时间ΣΔ调制器，其特征在于：所述DEM模块包括数级处理单元、锁存器，每级处理单元包含数个子单元，每个子单元包括两输入异或门、D触发器以及三个带控制端的两输入数据选择器MUX1～3，两输入异或门的输入为比较器或前一级处理单元输出控制码的两位Z0与Z1，其输出作为控制码A1控制两输入数据选择器MUX1的输出结果，两输入数据选择器MUX1的输入为D触发器的输出Q与

当A1为0时，两输入数据选择器MUX1的输出为Q，当A1为1时，两输入数据选择器MUX1的输出为

两输入数据选择器MUX1的输出端连接在D触发器的输入端；D触发器的时钟信号为CLK1，D触发器的输出Q与

除连接在MUX1的输入端以外，还作为控制信号控制两输入数据选择器MUX2与MUX3的输出；两输入数据选择器MUX2和MUX3的输入为比较器或前一级处理单元输出控制码的两位Z0与Z1，Q与

控制着MUX2、MUX3的输出，当Q为1时，MUX2的输出为Z1，MUX3的输出为Z0，当Q为0时，MUX2的输出为Z0，MUX3的输出为Z1，MUX2、MUX3的输出结果又作为下一级处理子单元的输入信号进行处理；经DEM模块数级处理单元处理的控制码被送入锁存器中，锁存器的时钟信号CLK2与CLK1相位相差180°，CLK1上升沿到来时，控制码在DEM处理单元中进行处理，在CLK2上升沿到来时，经处理后的控制码在锁存器中锁存输出；CLK1与CLK2两个时钟信号使得DEM模块引入了固定的半个时钟的延时，该固定延时通过加入一个连接在量化器输入端的反馈DAC进行补偿消除。

4.根据权利要求3所述的高阶多位连续时间ΣΔ调制器，其特征在于：所述反馈DAC选择电流舵结构。

5.根据权利要求1～4任一所述的高阶多位连续时间ΣΔ调制器改善DAC失配的方法，其特征在于，包括以下步骤：

S1.给电路供电，通过电阻分压获得多个比较器所需设定的参考电压值；

S2.将量化器的输入分别送入比较器中，与参考电压值进行一一比较，经比较器输出得到一组温度计码控制码；

S3.在时钟CLK1上升沿到来时，温度计码控制码送入DEM模块中经数级处理单元处理；

S4.在时钟CLK2上升沿到来时，经DEM模块处理的控制码送入锁存器中锁存输出，选择反馈DAC的导通单元。

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