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CN111009278A - 用于确定存储器单元的数据状态的设备及方法 - Google Patents

用于确定存储器单元的数据状态的设备及方法 Download PDF

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CN111009278A
CN111009278A CN201910920281.5A CN201910920281A CN111009278A CN 111009278 A CN111009278 A CN 111009278A CN 201910920281 A CN201910920281 A CN 201910920281A CN 111009278 A CN111009278 A CN 111009278A
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Abstract

本发明涉及用于确定存储器单元的数据状态的设备及方法。操作存储器的方法可包含：在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态；确定已使所述多个数据线的第一子集的每一数据线的所述状态改变的特定电压电平；降低施加到所述多个存取线中的特定存取线的电压电平；及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的第二子集的每一数据线的状态。

Description

用于确定存储器单元的数据状态的设备及方法
技术领域
本发明一般来说涉及存储器，且特定来说在一或多个实施例中，本发明涉及用于确定存储器单元的数据状态的设备及方法。
背景技术
存储器(例如，存储器装置)通常经提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于范围广泛的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动门或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见使用包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的使用不断扩大。
NAND快闪存储器为常见类型的快闪存储器装置，因此需要其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的行的每一存储器单元的控制门连接在一起以形成存取线，例如字线。阵列的列包含在一对选择门(例如，源极选择晶体管及漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与所述源极之间及/或在所述存储器单元串与所述数据线之间使用一个以上选择门的变化为已知的。
在对存储器进行编程时，存储器单元可经编程为通常称作单层单元(SLC)的存储器单元。SLC可使用单个存储器单元来表示数据的一个数字(例如，一个位)。举例来说，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如，表示逻辑1)。此存储器可通过包含多层单元(MLC)、三层单元(TLC)、四层单元(QLC)等或其组合而实现较高水平的存储容量，其中存储器单元具有使得更多数据数字能够存储于每一存储器单元中的多个层级。举例来说，MLC可经配置以存储由四个Vt范围表示的每存储器单元两个数据数字，TLC可经配置以存储由八个Vt范围表示的每存储器单元三个数据数字，QLC可经配置以存储由十六个Vt范围表示的每存储器单元四个数据数字，依此类推。
感测(例如，读取或验证)存储器单元的数据状态通常涉及例如通过检测连接到存储器单元的数据线是否经历由穿过存储器单元的电流流动导致的电压电平改变来检测存储器单元是否响应于施加到其控制门的特定电压而被激活。随着存储器操作进展以表示每存储器单元的额外数据状态，邻近Vt范围之间的余裕可变得更小。如果经感测存储器单元的Vt随着时间而移位，那么此可导致所述经感测存储器单元的数据状态的不准确确定。
发明内容
本发明的方面涉及一种操作存储器的方法，其包括：在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态；确定已使所述多个数据线的第一子集的每一数据线的所述状态改变的特定电压电平；降低施加到所述多个存取线中的特定存取线的电压电平；及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的第二子集的每一数据线的状态。
在本发明的另一方面中，一种操作存储器的方法包括：对于多个数据状态中的每一数据状态，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测所述数据状态的多个金丝雀数据线的相应子集的每一金丝雀数据线的状态；对于所述多个数据状态中的每一数据状态，确定所述数据状态的已使所述多个金丝雀数据线的相应子集的每一金丝雀数据线的所述状态改变的相应电压电平；降低施加到所述多个存取线中的特定存取线的电压电平；及在将所述多个数据状态中的特定数据状态的所述相应电压电平施加到所述特定存取线的同时感测多个主要数据线中的每一主要数据线的状态。
在本发明的另一方面中，一种操作存储器的方法包括：在读取操作的预充电阶段期间确定用于所述读取操作的多个读取电压；在所述读取操作的所述预充电阶段期间确定用于所述读取操作的通过电压；将所述通过电压施加到多个存取线中的每一非选定存取线；及对于所述多个读取电压中的每一读取电压，将所述读取电压施加到所述多个存取线中的选定存取线且感测连接到所述选定存取线的存储器单元的数据状态。
在本发明的又一方面中，一种操作存储器的方法包括：在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态，其中每一串联连接存储器单元串对应于所述多个数据线中的相应数据线；确定已使所述多个数据线的第一子集的每一数据线的所述状态改变的特定电压电平，其中所述多个数据线的所述第一子集的每一数据线的每一对应串联连接存储器单元串经编程为含有表示多个数据状态中的特定数据状态的数据模式；在不降低施加到所述多个存取线中的每一剩余存取线的电压电平的情况下降低施加到所述多个存取线中的特定存取线的电压电平；在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的第二子集的每一数据线的状态；及对于所述多个数据线的所述第二子集的每一数据线，如果所述数据线在降低施加到所述特定存取线的所述电压电平之后首先响应于将所述特定电压电平施加到所述特定存取线而改变状态，那么将所述数据线的所述对应串联连接存储器单元串的存储器单元视为被编程到所述特定数据状态。
在本发明的又一方面中，一种操作存储器的方法包括：对于多个数据状态中的每一数据状态，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测所述数据状态的多个金丝雀数据线的相应子集的每一金丝雀数据线的状态；在增加施加到所述多个存取线中的每一存取线的所述电压电平的同时感测多个主要数据线中的每一主要数据线的状态；对于所述多个数据状态中的每一数据状态，确定所述数据状态的已使所述多个金丝雀数据线的相应子集的每一金丝雀数据线的所述状态改变的相应电压电平；确定已使所述多个金丝雀数据线中的每一金丝雀数据线及所述多个主要数据线中的每一主要数据线的所述状态改变的特定电压电平；在将所述特定电压电平施加到所述多个存取线中的每一剩余存取线的同时降低施加到所述多个存取线中的特定存取线的电压电平；对于所述多个数据状态中的每一数据状态，在将所述数据状态的所述相应电压电平施加到所述特定存取线的同时感测所述多个主要数据线中的每一主要数据线的状态；以及对于连接到所述特定存取线的所述多个串联连接存储器单元串的每一存储器单元：如果在降低施加到所述特定存取线的所述电压电平之后用于所述存储器单元的所述多个主要数据线中的对应主要数据线首先响应于施加所述多个数据状态中的特定数据状态的所述相应电压电平而改变状态，那么确定被编程到所述存储器单元中的数据状态为所述特定数据状态；及如果在降低施加到所述特定存取线的所述电压电平之后用于所述存储器单元的所述对应主要数据线未响应于施加所述多个数据状态中的任一数据状态的所述相应电压电平而改变状态，那么确定被编程到所述存储器单元中的所述数据状态是比所述多个数据状态中的任何数据状态都高的数据状态。
在本发明的又一方面中，一种存储器包括：存储器单元阵列；及控制器，其用于所述存储器单元阵列的存取，其中所述控制器经配置以致使所述存储器执行以上方法。
附图说明
图1是根据实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
图2A到2C是如可在参考图1所描绘的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3是如可在参考图1所描绘的类型的存储器中使用的存储器单元阵列的一部分的示意框图。
图4是多个存储器单元的阈值电压分布的概念描绘。
图5是供与各种实施例一起使用的递增电压电平的描绘。
图6是供与各种实施例一起使用的用于产生图5中所描绘的类型的递增电压电平的电压产生系统的框图。
图7是描绘供与各种实施例一起使用的数据线与感测装置及页缓冲器的连接的示意框图。
图8描绘根据实施例的操作存储器的方法的时序图。
图9是根据实施例的多个存储器单元的阈值电压分布的概念描绘。
图10A到10B是根据实施例的供在针对对应数据状态使用一个以上金丝雀NAND串来确定读取电压时使用的解码电路的示意框图。
图11是根据实施例的寄存器组的示意框图。
图12是根据实施例的数据线的框图。
图13是根据实施例的操作存储器的方法的流程图。
图14是根据另一实施例的操作存储器的方法的流程图。
图15是根据额外实施例的操作存储器的方法的流程图。
图16是根据又额外实施例的操作存储器的方法的流程图。
图17是根据又额外实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细说明中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示具体实施例。在图式中，相似参考编号遍及数个视图描述基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上进行下列详细说明。
本文中所使用的术语“半导体”可能是指(举例来说)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下说明中提及半导体时，可已利用先前工艺步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此些区域/结的下伏层。如本文中所使用的术语导电(conductive)以及其各种相关形式(例如，conduct、conductively、conducting、conduction、conductivity等)是指导电的，除非上下文另有说明。类似地，如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，connect、connected、connection等)是指电连接，除非上下文另有说明。
图1是根据实施例的作为第三设备(呈电子系统的形式)的一部分的与第二设备(呈处理器130的形式)通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及类似物。处理器130(例如，在存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(共同称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(共同称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程到至少两个数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。寄存器组128可与控制逻辑116通信。寄存器组128可表示易失性存储器、锁存器或其它存储位置。对于一些实施例，寄存器组128可表示存储器单元阵列104的一部分。根据实施例，寄存器组128可存储与存储器单元分组的阈值电压(例如，最高阈值电压)有关的信息。控制逻辑116可经配置以执行根据实施例的操作存储器的方法。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；接着可将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成所述页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以例如通过感测连接到所述存储器单元的数据线的状态而感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与I/O控制电路112及控制逻辑116通信以锁存用于输出到处理器130的状态信息。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令且可接着将所述命令写入到命令寄存器124中。可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收地址且可接着将所述地址写入到地址寄存器114中。可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据且接着可将所述数据写入到高速缓冲存储器寄存器118中。随后可将数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置100已经简化。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性分隔到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数目的I/O引脚(或其它I/O节点结构)。
图2A是如可在参考图1所描述的类型的存储器中使用的存储器单元阵列200A(例如NAND存储器阵列)的一部分(例如，作为存储器单元阵列104的一部分)的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2A中未展示。对于一些实施例，存储器阵列200A可形成于(举例来说)可经导电掺合以具有例如p型导电性(例如，用以形成p阱)或n型导电性(例如，用以形成n阱)的导电类型的半导体上方。
存储器阵列200A可布置成行(每一者对应于字线202)及列(每一者对应于位线204)。每一列可包含串联连接存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于例如选择门2100到210M(例如，其可为源极选择晶体管，共同称为选择门源极)中的一者的选择门210(例如，场效晶体管)与例如选择门2120到212M(例如，其可为漏极选择晶体管，共同称为选择门漏极)中的一者的选择门212(例如，场效晶体管)之间。选择门2100到210M可共同连接到选择线214，例如源极选择线(SGS)，且选择门2120到212M可共同连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效晶体管，但选择门210及212可利用类似于(例如，相同于)存储器单元208的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收相同或独立控制信号。
每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择门210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择门210的控制门可连接到选择线214。
每一选择门212的漏极可连接到用于对应NAND串206的位线204。举例来说，选择门2120的漏极可连接到用于对应NAND串2060的位线2040。每一选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择门212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择门212的控制门可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体平面结构，例如，其中共同源极216、NAND串206及位线204在基本上平行平面中延伸。或者，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且垂直于含有位线204的平面(其可基本上平行于含有共同源极216的平面)而延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动门、电荷陷阱等)以及控制门236，如图2A中所展示。数据存储结构234可包含导电结构及电介质结构两者，而控制门236一般由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制门236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208行可但不需要包含共同连接到给定字线202的所有存储器单元208。存储器单元208行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管未在图2A中明确地描绘位线2043到2045，但从图明了，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于特定存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间经读取或在单个编程操作期间经编程的存储器单元(在一些实施例或下部页)可被视为存储器中，其仍可为整个行)的物理页的部分(例如，存储器单元的上部页单元的逻辑页。存储器单元块可包含经配置以共同被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则在本文中对存储器单元页的提及是指存储器单元逻辑页的存储器单元。
尽管连同NAND快闪来论述图2A的实例，但本文中所描述的实施例及概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电体等)及其它架构(例如，AND阵列、NOR阵列等)。
图2B是如可在参考图1所描述的类型的存储器中使用的存储器单元阵列200B的一部分(例如，作为存储器单元阵列104的一部分)的另一示意图。图2B中的相似编号的元件对应于如关于图2A所提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可用作NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，共同称为选择门漏极)选择性地连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，共同称为选择门源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过将选择线2150到215K偏置以选择性地激活各自位于NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。可通过将选择线214偏置而激活选择晶体管210。每一字线202可连接到存储器阵列200B的多个存储器单元行。通过特定字线202共同连接到彼此的存储器单元行可集体称为层。
图2C是如可在参考图1所描述的类型的存储器中使用的存储器单元阵列200C的一部分(例如，作为存储器单元阵列104的一部分)的额外示意图。图2C中的相似编号的元件对应于如关于图2A所提供的说明。存储器单元阵列200C可包含如图2A中所描绘的串联连接存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘NAND串206分组成存储器单元块250。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时称为擦除块。每一存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。用于存储器单元块2500的源极216可为与用于存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可通常选择性地连接到源极216。一个存储器单元块250的存取线202以及选择线214及215可不具有分别与存储器单元块2500到250L中的任何其它存储器单元块的存取线202以及选择线214及215的直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，缓冲器部分240可为存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L集合)。缓冲器部分240可包含用于感测在相应数据线204上所指示的数据值的感测装置(未展示)以及用于存储来自其对应存储器平面的所感测数据值的对应寄存器(未展示)。
图3是如可在参考图1所描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。存储器单元阵列300被描绘为具有四个存储器平面350(例如，存储器平面3500到3503)，每一存储器平面与可集体形成页缓冲器352的相应缓冲器部分240通信。虽然描绘四个存储器平面350，但其它数目个存储器平面350也可共同与页缓冲器352通信。每一存储器平面350被描绘为包含L+1个存储器单元块250(例如，存储器单元块2500到250L)。
图4是多个存储器单元的阈值电压范围的概念描绘。图4图解说明阈值电压范围及其针对十六层级存储器单元(通常称为QLC存储器单元)的群体的分布的实例。举例来说，此存储器单元可被编程到属于十六个不同阈值电压范围4300到43015中的一者内的阈值电压(Vt)，每一阈值电压范围用于表示与四个位的位模式对应的数据状态。阈值电压范围4300通常具有比剩余阈值电压范围4301到43015大的宽度，因为一般将存储器单元全部放置于与阈值电压范围4300对应的数据状态中，接着随后将所述存储器单元的子集编程为具有在阈值电压范围4301到43015中的一者中的阈值电压。由于对编程操作的控制一般比擦除操作越来越多，因此这些阈值电压范围4301到43015可趋向于具有更紧密分布。
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、43010、43011、43012、43013、43014及43015可各自分别表示相应数据状态，例如，L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作为实例，如果存储器单元的阈值电压在十六个阈值电压范围中的第一阈值电压范围4300内，那么在此情形中存储器单元可存储具有逻辑‘1111’的数据值的数据状态L0且通常称为存储器单元的经擦除状态。如果阈值电压在十六个阈值电压范围中的第二阈值电压范围4301内，那么在此情形中存储器单元可存储具有逻辑‘0111’的数据值的数据状态L1。如果阈值电压在十六个阈值电压范围中的第三阈值电压范围4302内，那么在此情形中存储器单元可存储具有逻辑‘0011’的数据值的数据状态L2，依此类推。表1提供数据状态与其对应逻辑数据值之间的一种可能对应性。数据状态到逻辑数据值的其它指派为已知的。如本文中所使用，保持在最低数据状态(例如，经擦除状态或L0数据状态)中的存储器单元将被视为被编程到最低数据状态。
表1
数据状态 逻辑数据值
L0 1111
L1 0111
L2 0011
L3 1011
L4 1001
L5 0001
L6 0101
L7 1101
L8 1100
L9 0100
L10 0000
L11 1000
L12 1010
L13 0010
L14 0110
L15 1110
图5是供与各种实施例一起使用的递增电压电平540的描绘。各种实施例可在读取操作的预充电阶段期间使用施加到存取线(例如，每一存取线)的递增电压电平，且可在读取操作的感测阶段期间使用施加到选定存取线的递增电压电平。递增电压电平540可响应于计数。举例来说，随着计数的值增加，递增电压电平540的电压电平可作为响应而增加。递增电压电平540可通过增加用于产生相同范围的电压电平的计数数目而近似或更紧密地近似线性响应。
图6是供与各种实施例一起使用的用于产生图5中所描绘的类型的递增电压电平的电压产生系统的框图。图6的电压产生系统包含用于产生计数的计数器642。作为实例，计数器642可具有用于提供表示计数的位模式的输出644。计数器642可经配置以接收启用信号641以选择性地启用或停用计数器，例如，使计数器642保持在最新计数。计数器642可进一步经配置以接收复位信号643以将其计数的值复位到初始值，例如，零。
电压产生电路646(例如，数/模转换器(DAC))可响应于计数器642的输出644(例如，响应于计数)而产生模拟电压电平。DAC 646可在输出648处提供此电压电平。DAC 646的输出648可连接(例如，选择性地连接)到存储器单元阵列的存取线(例如，一或多个存取线)。举例来说，DAC 646的输出648可选择性地连接到图2A到2C的字线202。计数器642的输出644也可连接(例如，选择性地连接)到存储器的页缓冲器，例如图1的数据寄存器120的一部分。多个电压产生系统可用于将差异电压电平提供到不同存取线。
图7是描绘供与各种实施例一起使用的数据线到感测装置及页缓冲器的连接的示意框图。在图7中，NAND串206通过选择门212选择性地连接到数据线204，且通过选择门210选择性地连接到源极216。NAND串206可具有与参考图2A所描述的相同的结构，具有N+1个存储器单元2080到208N。在读取存储器单元2080到208N中的一者的数据状态时，可激活选择门210及212，可将读取电压施加到连接到经选择以用于读取操作的存储器单元(例如，目标存储器单元)的存取线(例如，选定存取线)，且可将通过电压施加到连接到NAND串206的每一剩余存储器单元的存取线(例如，非选定存取线)。举例来说，如果存储器单元2081经选择以用于读取操作，那么其可在其控制门处接收读取电压，其中所述读取电压经配置以在其数据状态与低于或等于读取电压的阈值电压对应的情况下激活存储器单元2081，且在其数据状态与高于读取电压的阈值电压对应的情况下将存储器单元2081撤销激活。每一剩余存储器单元208(例如，存储器单元2080及2082到208N)可在其控制门处接收通过电压，其中所述通过电压经配置以激活剩余存储器单元208中的每一者而不管其数据状态如何。
数据线204的状态可指示目标存储器单元2081在激活还是撤销激活的状态中，因为可分别启用或抑制数据线204与源极216之间的电流。接着可由连接到数据线204的感测装置760使用差分放大器或类似者例如通过对电流或所得电压电平的测量或者电流或所得电压电平与某一阈值的比较(例如)来感测此性质。感测装置760的输出可用于设定页缓冲器352的一或多个寄存器。举例来说，第一寄存器762可为具有指示目标存储器单元2081(例如)响应于如下内容而被撤销激活的第一值(例如，第一逻辑电平)的单数字(例如，单位)寄存器：指示数据线204与源极216之间的电流经抑制的感测装置760的感测。寄存器762可进一步具有指示目标存储器单元2081(例如)响应于如下内容而被激活的第二值(例如，不同于第一逻辑电平的第二逻辑电平)：指示数据线204与源极216之间的电流经启用的感测装置760的感测。页缓冲器352可进一步包含可为多数字(例如，多位)寄存器的第二寄存器764。响应于指示数据线204与源极216之间的电流经启用的感测装置760的感测，页缓冲器352可经配置(例如，响应于使第一寄存器762的值双态切换到其第二值)以将来自计数器642的输出644的计数的表示锁存到寄存器764中。以此方式，寄存器764可含有目标存储器单元2081的阈值电压的表示，例如，使数据线204的状态改变的电压电平的表示。
随着存储器单元的大小减小，其相关联数据存储结构一般变得更小。另外，随着更多水平的数据状态存储到存储器单元，数据状态之间的区别可变得更困难。此外，存储器单元的阈值电压可由于读取扰动及/或其它现象(例如迅速电荷损失(QCL))而移位。在读取扰动中，存储器单元的阈值电压可响应于施加到存储器单元的电压而移位以促进对经选择以用于读取(例如，增加存储器单元的阈值电压)的目标存储器单元的存取。QCL为将栅极电介质界面附近的电子去俘获到存储器单元的沟道区域，且可在编程脉冲之后导致中间Vt移位。当存储器单元通过验证操作时，经编程阈值电压可由于栅极电介质中的经俘获电荷而似乎为更高。当在已完成编程操作之后对存储器单元进行读取时，存储器单元可具有由于栅极电介质中的电荷泄漏到沟道区域而比在编程验证操作期间获得的Vt低的Vt。各种实施例提供可有助于缓解这些问题的设备及方法。
图8描绘根据实施例的操作存储器的方法的时序图。举例来说，图8的时序图可表示存储器的读取操作。迹线840可表示施加到连接到经选择以用于读取操作的存储器单元(例如，目标存储器单元)的存取线的电压电平。以下论述将至少参考图2A来进行且将推测经选择以用于读取操作的存储器单元为NAND串2060的存储器单元208x，使得迹线840可表示施加到存取线202x的电压电平。存取线202x可称为选定存取线，因为其含有目标存储器单元，而剩余存取线202可称为非选定存取线。NAND串2060可称为选定串联连接存储器单元串，因为其含有目标存储器单元。迹线842可表示施加到非选定存取线202(例如，存取线2020到202x-1及202x+1到202N)的电压电平。迹线844可表示施加到选择线214的电压电平及施加到选择线215的电压电平。
在时间t0处，可开始预充电阶段。读取操作的预充电阶段使非选定存取线202达到足以激活其相应经连接存储器单元而不管其数据状态如何的电压电平，例如，通过电压。如图8的实例中所展示，最初使含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平高达电压电平852。电压电平852可足以激活连接到存取线202中的一者的每一存储器单元而不管其数据状态如何。作为一个实例，电压电平852可为大约8V。以此方式将所有存取线202放到一起可有助于提高达到任何存取线202的稳定状态的速度，存取线202的期望电压电平为电压电平852。可使选择线214及选择线215高达足以激活其相应选择门的电压电平854。
当存取线202(例如，迹线840及842)增加到电压电平852时，可根据实施例且如参考附图更详细地描述而执行数据线204(例如，数据线2040到204M的某一子集或全部)的初步感测。通过将NAND串206中的一或多者(例如，NAND串2060到206M)编程为含有预定数据模式，可确定用于对含有目标存储器单元的存储器单元块执行读取操作的读取电压及通过电压。
对于预定数据模式，考虑将存储器单元208编程到十六个数据状态(例如，数据状态L0到L15)中的一者的实例。一或多个NAND串2060到206M可经编程使得NAND串206的存储器单元208中的每一者具有L0数据状态。一或多个NAND串2060到206M可经编程使得NAND串206的存储器单元208中的每一者具有L1数据状态，或所述NAND串206的存储器单元208中的至少一者具有L1数据状态，且所述NAND串206的任何剩余存储器单元208都具有低于L1数据状态的数据状态，例如，与比L1数据状态的阈值电压范围低的阈值电压范围对应的数据状态。一或多个NAND串2060到206M可经编程使得NAND串206的存储器单元208中的每一者具有L2数据状态，或所述NAND串206的存储器单元208中的至少一者具有L2数据状态，且所述NAND串206的任何剩余存储器单元208都具有低于L2数据状态的数据状态，例如，与比L2数据状态的阈值电压范围低的阈值电压范围对应的数据状态。可重复此情况使得至少一个NAND串206针对可能数据状态中的每一者(例如，为了编程存储器单元块的任何存储器单元而将存储器配置到的所有数据状态)以此方式经编程。以此方式经编程的NAND串可称为金丝雀NAND串或金丝雀串联连接存储器单元串，因为其可提供关于存储用户数据及/或额外开销数据的存储器单元的阈值电压分布的任何移位的信息。
对于一些实施例，NAND串206可经编程以使其存储器单元208中的一或多者编程到所述NAND串206的对应数据状态，且所述NAND串206的任何剩余存储器单元208都可具有经擦除数据状态，例如，L0数据状态。举例来说，存储器单元块通常以其存储器单元页的特定次序来编程。在不足所有其存储器单元页经编程的情况下，剩余存储器单元页可保持在经擦除数据状态中。被编程到NAND串206的存储器单元208的数据模式将称为表示特定数据状态的数据模式，其中所述NAND串206的存储器单元208中的至少一者具有特定数据状态，且所述NAND串206的任何剩余存储器单元208都具有低于或等于所述特定数据状态的数据状态。
对于一些实施例，与页缓冲器的字节对应的若干个NAND串206(例如，八个NAND串206)经编程使得所述NAND串206的每一存储器单元208经编程以具有对应数据状态，例如，八个NAND串206经编程使得其存储器单元208中的每一者具有L0数据状态，八个NAND串206经编程使得其存储器单元208中的每一者具有L1数据状态，八个NAND串206经编程使得其存储器单元208中的每一者具有L2数据状态，八个NAND串206经编程使得其存储器单元208中的每一者具有L3数据状态，依此类推。
响应于在时间t0与t1之间施加到存取线202中的每一者的上升电压电平，NAND串206可开始启用数据线204与源极216之间的电流。由于含有预定数据模式中的一者的每一NAND串206开始传递电流，因此可在其相应感测装置指示其存储器单元208中的每一者的激活时做出关于特定电压电平引起整个NAND串206的导电的确定。对于存储器单元208的给定数据状态，发生导电的电压电平可提供关于将在读取操作期间感测所述数据状态时使用的预期读取电压的信息。以类似方式，针对与读取操作相关联的每个数据线204发生导电的电压电平可提供关于将用于在读取操作期间对存储器单元块的存储器单元208进行读取的预期通过电压的信息。作为实例，施加到存取线202(例如，迹线840及842)的递增电压电平可继续直到在与读取操作相关联的每个数据线204中感测到导电，且在感测到此导电时电压电平852可等于或高于电压电平。
在时间t1处或周围，可将选定存取线202x放电到电压电平848。电压电平848可表示打算将目标存储器单元的可能数据状态区分开的读取电压。举例来说，如果在将电压电平848施加到存取线202x且因此施加到目标存储器单元的控制门的同时激活目标存储器单元，那么其可被视为具有与低于或等于电压电平848的阈值电压范围对应的数据状态。如果在将电压电平848施加到存取线202x的同时将目标存储器单元撤销激活，那么其可被视为具有与高于电压电平848的阈值电压范围对应的数据状态。可在施加电压电平848的同时执行感测操作，如此项技术中很好地理解。作为一个实例，电压电平848可对应于在确定具有被编程到特定数据状态(例如，L0数据状态或最低数据状态)的存储器单元208(例如，其存储器单元中的每一者)的一或多个NAND串206全部被激活的时间处施加到存取线202的电压电平。
当电压电平848在时间t2处施加到选定存取线202x时，电压电平852施加到非选定存取线2020到202x-1及202x+1到202N。电压电平852足以激活连接到这些非选定存取线的存储器单元而不管其数据状态如何。另外，当电压电平848在时间t2处施加到选定存取线202x时，电压电平854可施加到选择线214且施加到选择线215。电压电平854足以激活连接到这些选择线的选择门。以此方式，如果激活目标存储器单元，那么可通过NAND串206确立电流，因此准许其数据状态的感测。作为一个实例，电压电平854可为大约5V。
在时间t3处，在可维持其它迹线842及844的电压电平的同时可将施加到选定存取线202x的电压电平增加到电压电平850。电压电平850可表示打算将目标存储器单元的不同可能数据状态区分开的不同读取电压。可在施加电压电平850的同时执行感测操作，如此项技术中很好地理解。作为一个实例，电压电平850可对应于在确定具有被编程到下一较高数据状态(例如，L1数据状态)的存储器单元208(例如，其存储器单元中的每一者或某一子集)的一或多个NAND串206全部被激活的时间处施加到存取线202的电压电平。虽然在图8中描绘仅两个读取电压，但可使用其它数目个读取电压。一般来说，Y个读取电压可用于将Y+1个可能数据状态中的每一者区分开。在时间t4处，可将所有线放电到可为参考电势(例如，接地或0V)的电压电平846。对于读取操作的每一读取电压，时间t2与t4之间的周期可对应于在感测一或多个目标存储器单元的数据状态时读取操作的感测阶段。
图9是根据实施例的多个存储器单元的阈值电压分布的概念描绘。图9将用于提供关于图8中的时间t0与t1之间的过程的额外细节。考虑其中至少一个金丝雀NAND串206经编程为针对可能数据状态中的每一者具有相应数据状态的存储器单元208的实例。阈值电压范围9300、9301、9302、9303、9304、9305、9306、9307、9308、9309、93010、93011、93012、93013、93014及93015可各自表示分别被编程到对应相应数据状态(例如，L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15)的一或多个NAND串的存储器单元的阈值电压分布。
当施加到存取线202(例如，迹线840及842)的电压电平在图8的时间t0与t1之间增加到电压电平852时，对应于数据状态L0的金丝雀NAND串206可在电压电平达到电压电平9320时全部经启用以用于数据线204与源极216之间的电流，对应于数据状态L1的金丝雀NAND串206可在电压电平达到电压电平9321时全部经启用以用于数据线204与源极216之间的电流，对应于数据状态L2的金丝雀NAND串206可在电压电平达到电压电平9322时全部经启用以用于数据线204与源极216之间的电流，且依此类推，其中数据状态L0到L15中的每一者对应于相应电压电平9320到93215。电压电平9320到93214接着可用作用以将相应数据状态中的每一者区分开以完成读取操作的读取电压。注意，虽然电压电平93215可提供有用信息，例如，其可用于确定所要通过电压(例如，电压电平852)或提供金丝雀NAND串与剩余NAND串的存储器单元的性能之间的类似性的指示，但一般将不必要确定数据状态中的每一者，且可低于电压电平852。
虽然仅具有使存储器单元208(例如，其存储器单元208中的每一者或某一子集)编程到每一相应数据状态的一个金丝雀NAND串206可提供足以确定所述数据状态的预期读取电压的信息，但可通过针对数据状态中的每一者利用一个以上金丝雀NAND串206而有助于改进。
图10A到10B是根据实施例的供在针对对应数据状态使用一个以上金丝雀NAND串206时确定读取电压的解码电路的示意框图。图10A的解码电路1000A包含逻辑电路1060Z，例如，NAND门。逻辑电路1060Z可具有多个输入，每一输入与页缓冲器(例如，图3的页缓冲器352)的相应寄存器762(例如，寄存器762Z0到762ZR中的一者)的值通信(例如，经连接以接收所述值)。Z的值可为从0到Y的任一整数值，其中Y+1表示选择性地连接到寄存器762的存储器单元(例如，选择性地连接到数据线204的任何存储器单元，数据线204选择性地连接到寄存器762)的预定目标数据状态的数目。针对从0到Y的每一数据状态Z可存在解码电路1000A。举例来说，数据状态0可对应于数据状态L0，数据状态1可对应于数据状态L1，依此类推。R的值可为大于或等于1的任何整数值，其中R+1表示对应于数据状态Z的NAND串206数目，例如，每一NAND串使至少一个存储器单元208编程到数据状态Z，且使每一剩余存储器单元208编程到比数据状态Z低的数据状态。举例来说，在针对数据状态Z使用八个金丝雀NAND串206的情况下，R可等于7。
逻辑电路1060Z可在与寄存器762Z0到762ZR中的任一者对应的NAND串206及数据线204保持被抑制导电时具有第一逻辑电平(例如，逻辑高电平)，且可在与所有寄存器762Z0到762ZR对应的NAND串206及数据线204经启用以导电时具有不同于所述第一逻辑电平的第二逻辑电平(例如，逻辑低电平)。寄存器1064Z可与逻辑电路1060Z的输出的值通信(例如，经连接以接收所述值)，且与来自计数器642的输出644的计数的表示通信(例如，经连接以接收所述表示)。寄存器1064Z可为图1的寄存器组128的一部分。寄存器1064Z可进一步经配置以响应于逻辑电路1060Z的输出的逻辑电平而将来自计数器642的输出644的计数的表示锁存到寄存器1064Z中。举例来说，当逻辑电路1060Z从其第一逻辑电平双态切换到其第二逻辑电平时，寄存器1064Z可锁存计数的表示。
图10B的解码电路1000B提供逻辑电路1060Z的一个实施方案的示意图。解码电路1000B的逻辑电路1060Z可包含使第一源极/漏极(例如，漏极)连接到第一电压节点1066的晶体管(例如，p型场效晶体管或pFET)1068。第一电压节点1066可经配置以接收供应电压，例如，Vcc。pFET 1068可进一步使与寄存器1064Z通信的第二源极/漏极(例如，源极)(例如)连接到逻辑电路1060Z的输出。逻辑电路1060Z可使其多个输入各自连接到相应晶体管(例如，n型场效晶体管或nFET)1072(例如，nFET 10720到1072R)的控制门。nFET 10720到1072R可串联连接于pFET 1068的第二源极/漏极与第二电压节点1074之间。第二电压节点1074可经配置以接收参考电势，例如，接地或0V。
图11是根据实施例的寄存器组128的示意框图。寄存器组128可具有若干个寄存器1064(例如，寄存器10640到1064Y)。寄存器组128的每一寄存器1064可对应于Y+1个预定目标数据状态中的相应数据状态，且可各自经配置以锁存其对应相应数据状态的每一金丝雀NAND串指示电流的电压电平的表示。寄存器10640可存储可用于将数据状态L0及L1(或更高)区分开的读取电压的指示，寄存器10641可存储可用于将数据状态L1及L2(或更高)区分开的读取电压的指示，寄存器10642可存储可用于将数据状态L2及L3(或更高)区分开的读取电压的指示，寄存器10643可存储可用于将数据状态L3及L4(或更高)区分开的读取电压的指示，依此类推。对于一些实施例，可消除寄存器1064Y。
寄存器组128可进一步包含寄存器1066。寄存器1066可经配置以锁存读取操作的每一NAND串指示电流的电压电平的表示，例如，每一NAND串连接到与参与读取操作的感测装置连接的数据线。可以与关于金丝雀NAND串所描述的方式类似的方式执行在读取操作的每一NAND串指示电流时进行的解码。举例来说，逻辑电路(例如，逻辑电路1060)可经配置以具有多个输入，每一输入与参与读取操作的相应寄存器762的值通信(例如，经连接以接收所述值)，例如，寄存器762对应于金丝雀NAND串206且寄存器762对应于含有用于读取操作的目标存储器单元的NAND串206。或者，逻辑电路可针对参与读取操作的不足所有寄存器762具有输入，例如，其可仅针对与含有用于读取操作的目标存储器单元的NAND串206对应的所述寄存器762具有输入。逻辑电路可在与其输入寄存器762中的任一者对应的NAND串206及数据线204保持被抑制导电时具有第一逻辑电平(例如，逻辑高电平)，且可在与所有其输入寄存器762对应的NAND串206及数据线204经启用以导电时具有不同于所述第一逻辑电平的第二逻辑电平(例如，逻辑低电平)。寄存器1066可与逻辑电路的输出的值通信(例如，经连接以接收所述值)，且与来自计数器642的输出644的计数的表示通信(例如，经连接以接收所述表示)。寄存器1066可进一步经配置以响应于其逻辑电路的输出的逻辑电平而将来自计数器642的输出644的计数的表示锁存到寄存器1066中。寄存器1066可存储可用于激活每一存储器单元而不管其数据状态如何的通过电压的指示。
图12是根据实施例的存储器单元阵列的数据线的框图。各种实施例可将预定数据模式存储到与连接到页缓冲器的数据线的一部分相关联的存储器单元。所述预定数据模式可表示可指派给存储器单元的数据状态中的每一者。可预期这些存储器单元经历与相关联于连接到页缓冲器的数据线的剩余部分的存储器单元相同或类似的阈值电压移位电平。对于一个实施例，存储器单元阵列可包含选择性地连接到经配置以存储预定数据模式的存储器单元的数据线的第一部分12900，其可称为金丝雀数据线，例如，金丝雀位线12040到1204C。存储器单元阵列可进一步包含选择性地连接到经配置以存储用户数据及/或额外开销数据(例如，ECC数据及/或元数据)的存储器单元的数据线的第二部分12901，其可称为主要数据线，例如，主要位线22040到2204P。
作为一个实例，数据线的第一部分12900可包含256个金丝雀数据线1204，例如，其中C等于255。对于在读取操作期间将每隔一个数据线连接到感测装置的实施例，可(例如)在读取操作的预充电阶段期间在增加施加到存取线的电压电平的同时感测128个金丝雀数据线1204。对于在读取操作期间将每个数据线连接到感测装置的实施例，C可等于127以在读取操作期间利用128个金丝雀数据线1204。对于十六个可能数据状态的实例，这些金丝雀数据线1204中的八个金丝雀数据线可选择性地连接到将表示L0数据状态的数据模式存储于存储器平面的一或多个存储器单元块的对应存储器单元中的NAND串，八个金丝雀数据线可选择性地连接到将表示L1数据状态的数据模式存储于存储器平面的一或多个存储器单元块的对应存储器单元中的NAND串，依此类推。以此方式使用金丝雀数据线1204可帮助确定适当读取电压及通过电压以用于确定经选择以用于读取操作的存储器单元逻辑页的存储器单元的数据状态。
虽然图12将用于用户数据及/或额外开销数据的金丝雀数据线1204及主要数据线2204描绘为在相应连续分组中，但还可使用其它布置。举例来说，金丝雀数据线1204可与主要数据线2204交错。类似地，对应于一个数据状态的多个金丝雀数据线1204可在连续分组中，或其可在对应于其它数据状态的金丝雀数据线1204当中交错。金丝雀数据线1204的预定数据模式可编程到其存储器平面的每一存储器单元块的对应存储器单元。
图13是根据实施例的操作存储器的方法的流程图。举例来说，图13的方法可为读取操作的一部分。
在1301处，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态。此可包含增加施加到共同连接到所述多个串联连接存储器单元串的所有存取线的电压电平，例如，使得这些串联连接存储器单元串的每个存储器单元的控制门接收递增电压电平。举例来说，例如参考图5到6所描述的递增电压电平可施加到存取线中的每一者。
所述多个数据线可为选择性地连接到存储器平面的存储器单元块(或多个存储器单元块)的每一数据线。或者，所述多个数据线可为选择性地连接到存储器单元块的不足所有数据线。举例来说，在读取操作仅力图感测连接到选择性地连接到存储器单元块的每隔一个数据线的存储器单元的数据状态的情况下，所述多个数据线可为选择性地连接到所述存储器单元块的每隔一个(例如，偶数或奇数)数据线。同样地，所述多个串联连接存储器单元串可为选定存储器单元块的每一串联连接存储器单元串，或选定存储器单元块的不足所有串联连接存储器单元串，例如，选定存储器单元块的每隔一个(例如，偶数或奇数)串联连接存储器单元串。
所述多个串联连接存储器单元串中的每一串联连接存储器单元串可(例如)以一对一关系对应于所述多个数据线中的相应数据线。当感测所述多个数据线中的每一数据线的状态时，可激活与所述多个串联连接存储器单元串中的每一串联连接存储器单元串对应的选择门(例如，漏极选择门及/或源极选择门)。
在1303处，确定已使所述多个数据线的第一子集的每一数据线的状态改变的特定电压电平。举例来说，数据线的初始状态可为浮动的，例如，通过其对应串联连接存储器单元串的经撤销激活存储器单元与源极隔离，且其可经预充电到特定电压电平，例如，Vcc。当施加到所述多个存取线的递增电压电平达到足以激活所述对应串联连接存储器单元串的每一存储器单元的电压电平时，所述数据线的状态可改变为导电，例如，通过其对应串联连接存储器单元串连接到源极。所述多个数据线的第一子集可含有所述多个数据线中的一或多个数据线。
在1305处，(例如)在确定特定电压电平之后降低施加到所述多个存取线中的特定存取线的电压电平。对于一些实施例，可在确定已使所述多个数据线中的每一数据线的状态改变的电压电平之后发生降低施加到特定存取线的电压电平。可在激活所述多个串联连接存储器单元串中的每一串联连接存储器单元串的每一存储器单元之后发生此情况。
对于其它实施例，可在确定已使含有所述多个数据线的第一子集的所述多个数据线的不同子集的每一数据线的状态改变的电压电平之后进一步发生降低施加到特定存取线的电压电平。举例来说，所述多个数据线的第一子集可对应于串联连接存储器单元串，每一串联连接存储器单元串经编程为含有表示多个数据状态(例如，多个预定目标数据状态)中的特定数据状态的数据模式。在此实例中，所述多个数据线的不同子集可进一步包含对应于串联连接存储器单元串的所述多个数据线中的数据线，每一串联连接存储器单元串经编程为含有表示所述多个数据状态中的其它(例如，较高)数据状态的数据模式。
特定存取线可为经选择以用于读取操作(例如，连接到将在读取操作期间感测其数据状态的目标存储器单元的控制门)的存取线。对于一些实施例，施加到特定存取线的电压电平可降低到特定电压电平。对于其它实施例，施加到特定存取线的电压电平可降低到比特定电压电平低的电压电平。可在不降低施加到所述多个存取线中的每一剩余存取线的电压电平的情况下(例如，在维持或增加所述电压电平的同时)降低施加到特定存取线的电压电平。
在1307处，在将特定电压电平施加到特定存取线的同时感测所述多个数据线的第二子集的每一数据线的状态。感测所述多个数据线的第二子集的每一数据线的状态可包含(例如)取决于连接到特定存取线的对应串联连接存储器单元串的存储器单元的状态响应于特定电压电平施加到其控制门而确定所述多个数据线的第二子集的每一数据线通过其对应串联连接存储器单元串连接到源极还是与源极隔离。
可在不降低施加到所述多个存取线中除特定存取线以外的每一存取线的电压电平的情况下(例如，在维持或增加所述电压电平的同时)发生感测所述多个数据线的第二子集的每一数据线的状态。类似地，在感测所述多个数据线的第二子集的每一数据线的状态时，可激活与对应于所述多个数据线的第二子集的每一串联连接存储器单元串对应的选择门(例如，漏极选择门及/或源极选择门)。所述多个数据线的第二子集可与所述多个数据线的第一子集相互排斥。所述多个数据线的第二子集可含有所述多个数据线中除所述多个数据线的第一子集以外的一或多个数据线。或者，所述多个数据线的第二子集可含有所述多个数据线中除所述多个数据线的第一子集以外的每一数据线。
或者，所述多个数据线的第二子集可含有所述多个数据线中除包含对应于串联连接存储器单元串的所述多个数据线中的数据线的所述多个数据线的子集以外的每一数据线，每一串联连接存储器单元串经编程为含有表示所述多个数据状态中的相应数据状态且表示所述多个数据状态中的每一数据状态的数据模式。
图14是根据另一实施例的操作存储器的方法的流程图。举例来说，图14的方法可为读取操作的一部分。
在1411处，对于多个数据状态中的每一数据状态，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测所述数据状态的多个金丝雀数据线的相应子集的每一金丝雀数据线的状态。此可包含增加施加到共同连接到所述多个串联连接存储器单元串的所有存取线的电压电平，例如，使得这些串联连接存储器单元串的每个存储器单元的控制门接收递增电压电平。所述多个串联连接存储器单元串的第一子集可选择性地连接到所述多个金丝雀数据线。
所述多个金丝雀数据线的每一相应子集可含有所述多个金丝雀数据线中的一或多个金丝雀数据线。所述多个金丝雀数据线的每一相应子集可含有数目相同或不同于所述多个金丝雀数据线的其它相应子集的金丝雀数据线。所述多个金丝雀数据线的每一相应子集可对应于串联连接存储器单元串，每一串联连接存储器单元串经编程为含有表示所述多个数据状态中的其相应数据状态(例如，多个预定目标数据状态)的数据模式。所述多个数据状态可包含存储器经配置以将所述多个串联连接存储器单元串的任一存储器单元编程到的每一数据状态。举例来说，如果存储器经配置以将存储器单元编程到十六个不同数据状态(例如，L0到L15)中的一者，或如果存储器经配置以读取存储器单元以将十六个不同数据状态区分开，那么所述多个数据状态可包含所有十六个数据状态。或者，所述多个数据状态可包含不足所有十六个数据状态，例如，1411处的所述多个数据状态可不包含所述多个数据状态中的最高数据状态(例如，L15)。
所述多个金丝雀数据线可选择性地连接到存储器平面的存储器单元块(或多个存储器单元块)的一部分。所述多个金丝雀数据线可形成金丝雀数据线的连续分组。此外，所述多个数据状态中的特定数据状态的所述多个金丝雀数据线的相应子集可为金丝雀数据线的连续分组，或其可与其它数据线交叉，例如，所述多个金丝雀数据线的一或多个不同子集的其它金丝雀数据线、选择性地连接到未在读取操作期间感测的所述多个串联连接存储器单元串中的串联连接存储器单元串的数据线或在读取操作期间感测的除所述多个金丝雀数据线以外的其它数据线。
所述多个串联连接存储器单元串的第一子集的每一串联连接存储器单元串可(例如)以一对一关系对应于所述多个金丝雀数据线中的相应金丝雀数据线。在感测所述多个金丝雀数据线中的每一金丝雀数据线的状态时，可激活与所述多个串联连接存储器单元串的第一子集的每一串联连接存储器单元串对应的选择门(例如，漏极选择门及/或源极选择门)。
在1413处，对于所述多个数据状态中的每一数据状态，确定所述数据状态的已使所述多个金丝雀数据线的相应子集的每一金丝雀数据线的状态改变的相应电压电平。举例来说，数据线(例如，金丝雀或其它)的初始状态可为浮动的，例如，通过其对应串联连接存储器单元串的经撤销激活存储器单元与源极隔离。在施加到所述多个存取线的递增电压电平达到足以激活所述对应串联连接存储器单元串的每一存储器单元的电压电平时，所述数据线的状态可改变为导电，例如，通过其对应串联连接存储器单元串连接到源极。
在1415处，(例如)在于1413处确定相应电压电平中的每一者之后降低施加到所述多个存取线中的特定存取线的电压电平。对于一些实施例，可在确定已使所述多个金丝雀数据线中的每一金丝雀数据线及多个主要数据线中的每一主要数据线的状态改变的电压电平之后发生降低施加到特定存取线的电压电平。此情况可发生在激活所述多个串联连接存储器单元串中的每一串联连接存储器单元串的每一存储器单元时，且可指示用于读取操作的通过电压的值。
特定存取线可为经选择以用于读取操作(例如，连接到将在读取操作期间感测其数据状态的一或多个目标存储器单元的控制门)的存取线。对于一些实施例，可将施加到特定存取线的电压电平降低到所述多个数据状态中的最低数据状态的相应电压电平。对于其它实施例，可将施加到特定存取线的电压电平降低到比所述多个数据状态中的最低数据状态的相应电压电平低的电压电平。可在不降低施加到所述多个存取线中的每一剩余存取线的电压电平的情况下(例如，在维持或增加所述电压电平的同时)降低施加到特定存取线的电压电平。
在1417处，在将所述多个数据状态中的特定数据状态的相应电压电平施加到特定存取线的同时感测多个主要数据线中的每一主要数据线的状态。感测所述多个主要数据线中的每一主要数据线的状态可包含(例如)取决于连接到特定存取线的对应串联连接存储器单元串的存储器单元的状态响应于相应电压电平施加到其控制门而确定所述多个主要数据线中的每一主要数据线通过其对应串联连接存储器单元串连接到源极还是与源极隔离。
可在不降低施加到所述多个存取线中除特定存取线以外的每一存取线的电压电平的情况下(例如，在维持或增加所述电压电平的同时)发生感测所述多个主要数据线中的每一主要数据线的状态。类似地，在感测所述多个主要数据线中的每一主要数据线的状态时，可激活与对应于所述多个主要数据线的每一串联连接存储器单元串对应的选择门(例如，漏极选择门及/或源极选择门)。所述多个主要数据线可与所述多个金丝雀数据线相互排斥。所述多个主要数据线可含有在读取操作期间感测的除所述多个金丝雀数据线以外的每一数据线。注意，当感测所述多个主要数据线中的每一主要数据线的状态时，可感测所述多个金丝雀数据线中的每一金丝雀数据线的状态。然而，1417处的金丝雀数据线的状态可为不相关的。
在将特定数据状态的相应电压电平施加到特定存取线的同时感测所述多个主要数据线中的每一主要数据线的状态可指示连接到特定存取线的存储器单元中的一或多者的数据状态。举例来说，在主要数据线的状态指示其对应存储器单元的激活的情况下，所述存储器单元的数据状态可经指示为具有低于或等于所述相应电压电平的阈值电压范围。类似地，在主要数据线的状态指示其对应存储器单元的撤销激活的情况下，所述存储器单元的数据状态可经指示为具有高于所述相应电压电平的阈值电压范围。在主要数据线的状态指示在将特定数据状态(例如，L1)的相应电压电平施加到特定存取线时其对应存储器单元的激活且指示在将下一较低数据状态(例如，L0)的相应电压电平施加到特定存取线时其对应存储器单元的撤销激活的情况下，所述存储器单元的数据状态可经指示为特定数据状态。
在1419处，在将所述多个数据状态中的不同数据状态的相应电压电平施加到特定存取线的情况下感测所述多个主要数据线中的每一主要数据线的状态。可针对所述多个数据状态中的每一剩余数据状态重复1419的过程。此重复过程可在1417处以所述多个数据状态中的最低数据状态的相应电压电平开始，且以所述多个数据状态中的每一连续地较高数据状态继续。对于未响应于所述多个数据状态中的每一数据状态的任何相应电压电平而激活的连接到特定存取线的存储器单元，所述存储器单元可被视为具有比所述多个数据状态中的任何数据状态都高的数据状态。举例来说，在经配置以将所述多个串联连接存储器单元串的存储器单元编程到十六个数据状态L0到L15的存储器中，且在所述多个数据状态包含数据状态L0到L14的情况下，未响应于所述多个数据状态中的每一数据状态的任何相应电压电平而激活的存储器单元可被视为具有L15数据状态。
注意，可(例如)使用所述多个存取线中的不同存取线作为特定存取线但在未确定所述多个数据状态中的数据状态的相应电压电平的情况下针对后续读取操作重复图14的方法。举例来说，对于对存储器单元块执行的第一读取操作，各种数据状态的所确定相应电压电平可被视为对于对所述相同存储器单元块进行的后续(例如，紧接后续)读取操作为相同的，使得可不需要重新确定所述值。对于其中还确定通过电压的电压电平的实施例，此还可被视为对于后续读取操作为相同的。虽然后续读取操作可在1411处增加施加到所述多个存取线中的每一存取线的电压电平且在1415处降低施加到特定存取线的电压电平，但在可涉及相同金丝雀数据线时可不需要确定在1417到1419中所施加的相应电压电平。
图15是根据额外实施例的操作存储器的方法的流程图。举例来说，图15的方法可为读取操作的一部分。可连同图13或14的方法执行(例如，同时执行)图15的方法。如本文中所使用，当在第二动作的持续时间的至少一部分内第一动作与第二动作同步地发生时，第一动作及第二动作同时发生。举例来说，在于图15的1521处增加施加到所述多个存取线中的每一存取线的电压电平的持续时间的至少一部分内，在图15的1521处增加施加到所述多个存取线中的每一存取线的电压电平可与在图13的1301处或在图14的1411处增加施加到所述多个存取线中的每一存取线的电压电平同步地发生。
在1521处，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的情况下感测多个数据线中的每一数据线的状态。此可包含增加施加到共同连接到所述多个串联连接存储器单元串的所有存取线的电压电平，例如，使得这些串联连接存储器单元串的每个存储器单元的控制门接收递增电压电平。
1521处的所述多个数据线可为可与图13的方法一起使用的相同多个数据线。或者，1521处的所述多个数据线可包含如与图14的方法一起使用的所述多个金丝雀数据线及所述多个主要数据线。所述多个串联连接存储器单元串中的每一串联连接存储器单元串可(例如)以一对一关系对应于所述多个数据线中的相应数据线。在感测所述多个数据线中的每一数据线的状态时，可激活对应于所述多个串联连接存储器单元串中的每一串联连接存储器单元串的选择门(例如，漏极选择门及/或源极选择门)。
在1523处，确定已使所述多个数据线中的每一数据线的状态改变的特定电压电平。举例来说，数据线的初始状态可为浮动的，例如，通过其对应串联连接存储器单元串的经撤销激活存储器单元与源极隔离。在施加到所述多个存取线的递增电压电平达到足以激活所述对应串联连接存储器单元串的每一存储器单元的电压电平时，所述数据线的状态可改变为导电，例如，通过其对应串联连接存储器单元串连接到源极。此特定电压可指示足以激活所述多个串联连接存储器单元串的每一存储器单元而不管其数据状态如何的用于读取操作的通过电压。
图16是根据又额外实施例的操作存储器的方法的流程图。举例来说，图16的方法可为编程操作(例如，写入操作)的一部分。可执行图16的方法作为执行图13到15的方法的前驱。
在1631处，接收待编程到多个存储器单元的第一子集的数据。所述数据针对所述多个存储器单元的所述第一子集的每一存储器单元具有多个数据状态(例如，多个预定目标数据状态)中的对应数据状态。可由存储器(例如，存储器100)从存储器外部的控制器(例如，处理器130)接收数据。所述多个存储器单元可为存储器单元块的逻辑页。或者，所述多个存储器单元可为存储器单元块。数据可与由存储器接收的一或多个写入命令相关联。
在1633处，对于所述多个存储器单元的第一子集的每一存储器单元，其对应数据状态编程到所述存储器单元。可同时执行所述多个存储器单元的第一子集的存储器单元的对应数据状态的编程。
在1635处，对于所述多个数据状态中的每一数据状态，所述数据状态在不参考所接收数据中的任一者的情况下被编程到所述多个存储器单元的相应子集的每一存储器单元。所述多个数据状态中的任一数据状态的所述多个存储器单元的相应子集可含有一或多个存储器单元。所述多个数据状态中的任一数据状态的所述多个存储器单元的相应子集可与所述多个数据状态中的任何其它数据状态的所述多个存储器单元的相应子集相互排斥，且可与所述多个存储器单元的第一子集相互排斥。以此方式进行编程可用于编程连同用户数据一起表示所述多个数据状态中的相应数据状态的相应数据模式。
图17是根据又额外实施例的操作存储器的方法的流程图。举例来说，图17的方法可为读取操作的一部分。
在1741处，在读取操作的预充电阶段期间确定用于所述读取操作的多个读取电压。所述多个读取电压可对应于存储器经配置以将待在读取操作期间感测的任何存储器单元编程到的每一数据状态。举例来说，如果存储器经配置以将存储器单元编程到十六个不同数据状态(例如，L0到L15)中的一者，那么所述多个读取电压可包含十六个读取电压。或者，所述多个读取电压可对应于少于所有十六个数据状态，例如，1741处的所述多个读取电压可不包含与存储器经配置以将存储器单元中的一者编程到的最高数据状态(例如，L15)对应的读取电压。读取操作的预充电阶段可包含增加施加到读取操作中所涉及的存取线的电压电平，且在如先前所描述而激活经编程为含有表示相应数据状态的数据模式的各种串联连接存储器单元串的存储器单元时进行感测。
在1743处，在读取操作的预充电阶段期间确定用于读取操作的通过电压。所述通过电压可为如先前所描述而激活读取操作中所涉及的所有存储器单元的电压电平。可与确定读取电压同时且继确定读取电压之后确定所述通过电压。
在1745处，将通过电压施加到多个存取线中的每一非选定存取线。在1747处，对于所述多个读取电压中的每一读取电压，在将所述读取电压施加到所述多个存取线中的选定存取线的同时感测经选择以用于读取操作的多个存储器单元中的存储器单元(例如，目标存储器单元)的数据状态。可以递增次序(例如，从所述多个读取电压中的最低读取电压到所述多个读取电压中的最高读取电压)施加所述多个读取电压。存储器单元的所感测数据状态可经指示为与激活存储器单元的特定读取电压的电压电平对应的数据状态。对于未响应于所述多个读取电压中的任何读取电压而激活的经选择以用于读取操作的存储器单元，所述存储器单元可被视为具有比对应于所述多个读取电压中的读取电压的任何数据状态高的数据状态。
注意，可(例如)使用不同选定存取线针对后续读取操作重复1745及1747的过程。举例来说，对于对存储器单元块执行的第一读取操作，所确定通过电压及所确定的所述多个读取电压可被视为对于对所述相同存储器单元块的后续(例如，紧接后续)读取操作为相同的，使得可不需要重新确定所述值。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，任何打算实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (33)

1.一种操作存储器的方法，其包括：
在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态；
确定已使所述多个数据线的第一子集的每一数据线的所述状态改变的特定电压电平；
降低施加到所述多个存取线中的特定存取线的电压电平；及
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的第二子集的每一数据线的状态。
2.根据权利要求1所述的方法，其中降低施加到所述特定存取线的所述电压电平包括将所述电压电平降低到低于或等于所述特定电压电平的电压电平。
3.根据权利要求1所述的方法，其中所述多个数据线中的每一数据线对应于所述多个串联连接存储器单元串中的相应串联连接存储器单元串，且其中与所述多个数据线的所述第一子集的数据线对应的每一串联连接存储器单元串含有表示多个数据状态中的特定数据状态的数据模式。
4.根据权利要求1所述的方法，其中感测所述多个数据线中的任一数据线的所述状态包括感测选自由所述数据线的电流及所述数据线的电压电平组成的群组的所述数据线的性质的改变。
5.根据权利要求4所述的方法，其中感测所述性质的所述改变包括将所述性质与阈值进行比较。
6.根据权利要求1所述的方法，其中感测所述多个数据线中的任一数据线的所述状态包括感测所述数据线与源极隔离还是连接到源极。
7.一种操作存储器的方法，其包括：
对于多个数据状态中的每一数据状态，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测所述数据状态的多个金丝雀数据线的相应子集的每一金丝雀数据线的状态；
对于所述多个数据状态中的每一数据状态，确定所述数据状态的已使所述多个金丝雀数据线的相应子集的每一金丝雀数据线的所述状态改变的相应电压电平；
降低施加到所述多个存取线中的特定存取线的电压电平；及
在将所述多个数据状态中的特定数据状态的所述相应电压电平施加到所述特定存取线的同时感测多个主要数据线中的每一主要数据线的状态。
8.根据权利要求7所述的方法，其进一步包括：
在将所述多个数据状态中的不同数据状态的所述相应电压电平施加到所述特定存取线的同时感测所述多个主要数据线中的每一主要数据线的所述状态。
9.根据权利要求7所述的方法，其进一步包括：
对于所述多个数据状态中的每一剩余数据状态，在将所述剩余数据状态的所述相应电压电平施加到所述特定存取线的同时感测所述多个主要数据线中的每一主要数据线的所述状态。
10.根据权利要求7所述的方法，其进一步包括：
对于高于所述多个数据状态的额外数据状态，在增加施加到所述多个存取线中的每一存取线的所述电压电平的同时感测所述额外数据状态的所述多个金丝雀数据线的相应子集的每一金丝雀数据线的状态；及
对于所述额外数据状态，确定所述额外数据状态的已使所述多个金丝雀数据线的相应子集的每一金丝雀数据线的所述状态改变的相应电压电平。
11.根据权利要求7所述的方法，其进一步包括：
确定已使所述多个金丝雀数据线中的每一金丝雀数据线的所述状态及所述多个主要数据线中的每一主要数据线的所述状态改变的特定电压电平。
12.根据权利要求11所述的方法，其进一步包括在将所述特定数据状态的所述相应电压电平施加到所述特定存取线的同时将所述特定电压电平施加到所述多个存取线中除所述特定存取线以外的每一存取线。
13.根据权利要求7所述的方法，其进一步包括：
重复在将所述多个数据状态中的所述特定数据状态的所述相应电压电平施加到所述多个数据状态中的每一数据状态的所述特定存取线的同时感测所述多个主要数据线中的每一主要数据线的所述状态；
减小施加到所述多个存取线中的每一存取线的所述电压电平，接着增加施加到所述多个存取线中的每一存取线的所述电压电平；
降低施加到所述多个存取线中的不同存取线的所述电压电平；及
对于所述多个数据状态中的每一数据状态，在将所述多个数据状态中的所述数据状态的所述相应电压电平施加到所述不同存取线的同时感测所述多个主要数据线中的每一主要数据线的所述状态。
14.一种操作存储器的方法，其包括：
在读取操作的预充电阶段期间确定用于所述读取操作的多个读取电压；
在所述读取操作的所述预充电阶段期间确定用于所述读取操作的通过电压；
将所述通过电压施加到多个存取线中的每一非选定存取线；及
对于所述多个读取电压中的每一读取电压，将所述读取电压施加到所述多个存取线中的选定存取线且感测连接到所述选定存取线的存储器单元的数据状态。
15.根据权利要求14所述的方法，其中感测连接到所述选定存取线的所述存储器单元的所述数据状态包括感测连接到所述选定存取线的多个存储器单元的所述数据状态。
16.根据权利要求15所述的方法，其中感测连接到所述选定存取线的所述多个存储器单元的所述数据状态包括感测连接到所述选定存取线的不足所有存储器单元的所述数据状态。
17.根据权利要求14所述的方法，其进一步包括：
在将所述多个读取电压中的每一读取电压施加到所述选定存取线之后，选择所述多个存取线中的不同存取线作为所述选定存取线；
将所述通过电压施加到所述多个存取线中除所述不同存取线以外的每一存取线；及
对于所述多个读取电压中的每一读取电压，将所述读取电压施加到所述不同存取线且感测连接到所述不同存取线的存储器单元的数据状态。
18.根据权利要求14所述的方法，其进一步包括将所述多个读取电压中的所述读取电压以递增次序施加到所述选定存取线。
19.根据权利要求18所述的方法，其中所述多个读取电压中的每一读取电压对应于多个数据状态中的相应数据状态，所述方法进一步包括：
对于所述多个读取电压中的每一读取电压，如果所述存储器单元被视为响应于将所述读取电压施加到所述选定存取线而被激活且被视为响应于将所述多个读取电压中的任何较低读取电压施加到所述选定存取线而被撤销激活，那么将所述存储器单元视为具有所述读取电压的所述相应数据状态。
20.根据权利要求19所述的方法，其进一步包括：
如果所述存储器单元被视为响应于将所述多个读取电压中的每个读取电压施加到所述选定存取线而被撤销激活，那么将所述存储器单元视为具有高于所述多个数据状态中的任何数据状态的数据状态。
21.根据权利要求14所述的方法，其中确定所述多个读取电压包括确定读取电压数目等于所述读取操作经配置以区分的数据状态的数目减去1。
22.一种操作存储器的方法，其包括：
在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态，其中每一串联连接存储器单元串对应于所述多个数据线中的相应数据线；
确定已使所述多个数据线的第一子集的每一数据线的所述状态改变的特定电压电平，其中所述多个数据线的所述第一子集的每一数据线的每一对应串联连接存储器单元串经编程为含有表示多个数据状态中的特定数据状态的数据模式；
在不降低施加到所述多个存取线中的每一剩余存取线的电压电平的情况下降低施加到所述多个存取线中的特定存取线的电压电平；
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的第二子集的每一数据线的状态；及
对于所述多个数据线的所述第二子集的每一数据线，如果所述数据线在降低施加到所述特定存取线的所述电压电平之后首先响应于将所述特定电压电平施加到所述特定存取线而改变状态，那么将所述数据线的所述对应串联连接存储器单元串的存储器单元视为被编程到所述特定数据状态。
23.根据权利要求22所述的方法，其进一步包括：
确定已使所述多个数据线的不同子集的每一数据线的所述状态改变的不同电压电平，其中所述多个数据线的所述不同子集的每一数据线的每一对应串联连接存储器单元串经编程为含有表示所述多个数据状态中的不同数据状态的数据模式，其中所述不同数据状态为所述多个数据状态中紧挨着所述特定数据状态的较高数据状态；
在将所述不同电压电平施加到所述特定存取线的同时感测所述多个数据线的所述第二子集的每一数据线的所述状态；及
对于所述多个数据线的所述第二子集的每一数据线，如果所述数据线在降低施加到所述特定存取线的所述电压电平之后首先响应于将所述不同电压电平施加到所述特定存取线而改变状态，那么将所述数据线的所述对应串联连接存储器单元串的所述存储器单元视为被编程到所述不同数据状态。
24.根据权利要求22所述的方法，其进一步包括：
对于所述多个数据状态中除所述特定数据状态以外的每一数据状态，确定已使所述多个数据线的相应子集的每一数据线的所述状态改变的相应电压电平，其中所述多个数据线的所述相应子集的每一数据线的每一对应串联连接存储器单元串经编程为含有表示所述数据状态的数据模式；
对于所述多个数据状态中除所述特定数据状态以外的每一数据状态，在将所述相应电压电平施加到所述数据状态的所述特定存取线的同时感测所述多个数据线的所述第二子集的每一数据线的所述状态；及
对于所述多个数据状态中除所述特定数据状态以外的每一数据状态，且对于所述多个数据线的所述第二子集的每一数据线，如果所述数据线在降低施加到所述特定存取线的所述电压电平之后首先响应于将所述数据状态的所述相应电压电平施加到所述特定存取线而改变状态，那么将所述数据线的所述对应串联连接存储器单元串的所述存储器单元视为被编程到所述数据状态。
25.根据权利要求22所述的方法，其中经编程为含有表示所述特定数据状态的所述数据模式的串联连接存储器单元串包括如下的串联连接存储器单元串：所述串联连接存储器单元串的存储器单元经编程为含有所述特定数据状态且所述串联连接存储器单元串的每一剩余存储器单元经编程为含有所述多个数据状态中等于或低于所述特定数据状态的数据状态。
26.根据权利要求22所述的方法，其中经编程为含有表示所述特定数据状态的所述数据模式的串联连接存储器单元串包括如下的串联连接存储器单元串：所述串联连接存储器单元串的至少一个存储器单元经编程为含有所述特定数据状态且所述串联连接存储器单元串的每一剩余存储器单元经编程为含有所述多个数据状态中的最低数据状态。
27.根据权利要求22所述的方法，其中经编程为含有表示所述特定数据状态的所述数据模式的串联连接存储器单元串包括如下的串联连接存储器单元串：所述串联连接存储器单元串的每一存储器单元经编程为含有所述特定数据状态。
28.一种操作存储器的方法，其包括：
对于多个数据状态中的每一数据状态，在增加施加到共同连接到多个串联连接存储器单元串的多个存取线中的每一存取线的电压电平的同时感测所述数据状态的多个金丝雀数据线的相应子集的每一金丝雀数据线的状态；
在增加施加到所述多个存取线中的每一存取线的所述电压电平的同时感测多个主要数据线中的每一主要数据线的状态；
对于所述多个数据状态中的每一数据状态，确定所述数据状态的已使所述多个金丝雀数据线的相应子集的每一金丝雀数据线的所述状态改变的相应电压电平；
确定已使所述多个金丝雀数据线中的每一金丝雀数据线及所述多个主要数据线中的每一主要数据线的所述状态改变的特定电压电平；
在将所述特定电压电平施加到所述多个存取线中的每一剩余存取线的同时降低施加到所述多个存取线中的特定存取线的电压电平；
对于所述多个数据状态中的每一数据状态，在将所述数据状态的所述相应电压电平施加到所述特定存取线的同时感测所述多个主要数据线中的每一主要数据线的状态；及
对于连接到所述特定存取线的所述多个串联连接存储器单元串的每一存储器单元：
如果在降低施加到所述特定存取线的所述电压电平之后用于所述存储器单元的所述多个主要数据线中的对应主要数据线首先响应于施加所述多个数据状态中的特定数据状态的所述相应电压电平而改变状态，那么确定被编程到所述存储器单元中的数据状态为所述特定数据状态；及
如果在降低施加到所述特定存取线的所述电压电平之后用于所述存储器单元的所述对应主要数据线未响应于施加所述多个数据状态中的任一数据状态的所述相应电压电平而改变状态，那么确定被编程到所述存储器单元中的所述数据状态是比所述多个数据状态中的任何数据状态都高的数据状态。
29.根据权利要求28所述的方法，其中感测任何主要数据线的所述状态包括感测选自由所述主要数据线的电流及所述主要数据线的电压电平组成的群组的所述主要数据线的性质。
30.根据权利要求28所述的方法，其中将所述多个数据状态中的每一数据状态的所述相应电压电平施加到所述特定存取线包括以递增电压电平的次序施加这些相应电压电平。
31.根据权利要求28所述的方法，其中感测所述多个数据状态中的数据状态的所述多个金丝雀数据线的所述相应子集的每一金丝雀数据线的所述状态包括感测与所述多个数据状态中的不同数据状态的所述多个金丝雀数据线的所述相应子集的金丝雀数据线交错的金丝雀数据线。
32.根据权利要求28所述的方法，其中感测所述多个数据状态中的数据状态的所述多个金丝雀数据线的所述相应子集的每一金丝雀数据线的所述状态包括感测与所述多个主要数据线中的主要数据线交错的金丝雀数据线。
33.一种存储器，其包括：
存储器单元阵列；及
控制器，其用于所述存储器单元阵列的存取，其中所述控制器经配置以使所述存储器执行根据权利要求1至32中任一权利要求所述的方法。
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