CN110910813B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：用于在信号输入端的控制下，向上拉节点提供第一信号端的信号的输入子电路、用于在上拉节点和第一电源端的控制下，向信号输出端提供第一时钟端的信号的输出子电路、用于在第二时钟端的控制下，向下拉节点提供第二时钟端的信号节点的上拉子电路、用于在上拉节点和信号输出端的控制下，向下拉节点提供第二电源端的信号的节点下拉子电路和用于在下拉节点和信号输出端的控制下，向上拉节点和信号输出端提供第二电源端的信号的降噪子电路。本申请避免了移位寄存器中存在大电流，进而降低移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路

技术领域

本文涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。

随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路中，包括多个移位寄存器。

在相关技术中的移位寄存器的工作过程中存在大电流，使得移位寄存器的功耗较大，降低了显示面板的工作稳定性、使用可靠性和显示效果。

申请内容

本申请实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够降低移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。

第一方面，本申请提供了一种移位寄存器，包括：输入子电路、输出子电路、节点上拉子电路、节点下拉子电路和降噪子电路；

所述输入子电路，分别与信号输入端、第一信号端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一信号端的信号；

所述输出子电路，分别与第一电源端、第一时钟端、上拉节点和信号输出端连接，用于在上拉节点和第一电源端的控制下，向信号输出端提供第一时钟端的信号；

所述节点上拉子电路，分别与第二时钟端和下拉节点连接，用于在第二时钟端的控制下，向下拉节点提供第二时钟端的信号；

所述节点下拉子电路，分别与上拉节点、下拉节点、信号输出端和第二电源端连接，用于在上拉节点和信号输出端的控制下，向下拉节点提供第二电源端的信号；

所述降噪子电路，分别与上拉节点、下拉节点、信号输出端、信号输出端和第二电源端连接，用于在下拉节点和信号输出端的控制下，向上拉节点和信号输出端提供第二电源端的信号。

可选地，所述移位寄存器还包括：第一复位子电路、第二复位子电路和触控子电路；

所述第一复位子电路，分别与第一复位端、上拉节点和第二信号端连接，用于在第一复位端的控制下，向上拉节点提供第二信号端的信号；

所述第二复位子电路，分别与第二复位端、上拉节点和第二电源端连接，用于在第二复位端的控制下，向上拉节点提供第二电源端的信号；

所述触控子电路，分别与触控使能端、信号输出端和第二电源端连接，用于在触控使能端的控制下，向信号输出端提供第二电源端的信号。

可选地，所述输入子电路包括：第一晶体管；

所述第一晶体管的控制极与信号输入端连接，所述第一晶体管的第一极与第一信号端连接，所述第一晶体管的第二极与上拉节点连接；

所述输出子电路包括：第二晶体管、第三晶体管和第一电容；

所述第二晶体管的控制极与第一电容的第一端连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；

所述第三晶体管的控制极与第一电源端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第一电容的第一端连接；

所述第一电容的第二端与信号输出端连接。

可选地，所述节点上拉子电路包括：第四晶体管；

所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与下拉节点连接；

所述降噪子电路包括：第五晶体管～第七晶体管和第二电容；

所述第五晶体管的控制极与下拉节点连接，所述第五晶体管的第一极与所述第六晶体管的第二极连接，所述第五晶体管的第二极与第二电源端连接；

所述第六晶体管的控制极与信号输出端连接，所述第六晶体管的第一极与上拉节点连接；

所述第七晶体管的控制极与下拉节点连接，所述第七晶体管的第一极与信号输出端连接，所述第七晶体管的第二极与第二电源端连接；

所述第二电容的第一端与下拉节点连接，所述第二电容的第二端与信号输出端连接。

可选地，所述节点下拉子电路包括：第八晶体管～第十晶体管；

所述第八晶体管的控制极与信号输出端连接，所述第八晶体管的第一极与下拉节点连接，所述第八晶体管的第二极与所述第九晶体管的第一极连接；

所述第九晶体管的控制极与上拉节点连接，所述第九晶体管的第二极与第二电源端连接；

所述第十晶体管的控制极与信号输出端连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第二电源端连接。

可选地，所述第一复位子电路包括：第十一晶体管；

所述第十一晶体管的控制极与第一复位端连接，所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二信号端连接；

所述第二复位子电路包括：第十二晶体管；

所述第十二晶体管的控制极与第二复位端连接，所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；

所述触控子电路包括：第十三晶体管；

所述第十三晶体管的控制极与触控使能端连接，所述第十三晶体管的第一极与信号输出端连接，所述第十三晶体管的第二极与第二电源端连接。

可选地，所述移位寄存器还包括：第一复位子电路、第二复位子电路和触控子电路；所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管、第三晶体管和第一电容；所述节点上拉子电路包括：第四晶体管；所述降噪子电路包括：第五晶体管～第七晶体管和第二电容；所述节点下拉子电路包括：第八晶体管～第十晶体管；所述第一复位子电路包括：第十一晶体管；所述第二复位子电路包括：第十二晶体管；所述触控子电路包括：第十三晶体管；

所述第一晶体管的控制极与信号输入端连接，所述第一晶体管的第一极与第一信号端连接，所述第一晶体管的第二极与上拉节点连接；

所述第二晶体管的控制极与第一电容的第一端连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；

所述第三晶体管的控制极与第一电源端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第一电容的第一端连接；

所述第一电容的第二端与信号输出端连接；

所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与下拉节点连接；

所述第五晶体管的控制极与下拉节点连接，所述第五晶体管的第一极与所述第六晶体管的第二极连接，所述第五晶体管的第二极与第二电源端连接；

所述第六晶体管的控制极与信号输出端连接，所述第六晶体管的第一极与上拉节点连接；

所述第七晶体管的控制极与下拉节点连接，所述第七晶体管的第一极与信号输出端连接，所述第七晶体管的第二极与第二电源端连接；

所述第二电容的第一端与下拉节点连接，所述第二电容的第二端与信号输出端连接；

所述第八晶体管的控制极与信号输出端连接，所述第八晶体管的第一极与下拉节点连接，所述第八晶体管的第二极与所述第九晶体管的第一极连接；

所述第九晶体管的控制极与上拉节点连接，所述第九晶体管的第二极与第二电源端连接；

所述第十晶体管的控制极与信号输出端连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第二电源端连接；

所述第十一晶体管的控制极与第一复位端连接，所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二信号端连接；

所述第十二晶体管的控制极与第二复位端连接，所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；

所述第十三晶体管的控制极与触控使能端连接，所述第十三晶体管的第一极与信号输出端连接，所述第十三晶体管的第二极与第二电源端连接。

可选地，在第一时钟端的时钟信号的电平为有效电平时，第二时钟端的时钟信号的电平为无效电平，在第二时钟端的时钟信号的电平为有效电平时，第一时钟端的时钟信号的电平为无效电平。

第二方面，本申请还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器。

可选地，所述栅极驱动电路包括：初始信号端和复位控制端；

第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N+1级移位寄存器的信号输出端与第N级移位寄存器的第一复位端连接；所有级移位寄存器的第二复位端与复位控制端连接。

第三方面，本申请还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，在显示周期内，所述方法包括：

在信号输入端的控制下，输入子电路向上拉节点提供第一信号端的信号；在第二时钟端的控制下，节点上拉子电路向下拉节点提供第二时钟端的信号；

在上拉节点和第一电源端的控制下，输出子电路向信号输出端提供第一时钟端的信号；在上拉节点和信号输出端的控制下，节点下拉子电路向下拉节点提供第二电源端的信号；

在下拉节点和信号输出端的控制下，降噪子电路向上拉节点和信号输出端提供第二电源端的信号。

可选地，所述方法还包括：在第一复位端的控制下，第一复位子电路向上拉节点提供第二信号端的信号。

本申请实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：输入子电路、输出子电路、节点上拉子电路、节点下拉子电路和降噪子电路；输入子电路，分别与信号输入端、第一信号端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一信号端的信号；输出子电路，分别与第一电源端、第一时钟端、上拉节点和信号输出端连接，用于在上拉节点和第一电源端的控制下，向信号输出端提供第一时钟端的信号；节点上拉子电路，分别与第二时钟端和下拉节点连接，用于在第二时钟端的控制下，向下拉节点提供第二时钟端的信号；节点下拉子电路，分别与上拉节点、下拉节点、信号输出端和第二电源端连接，用于在上拉节点和信号输出端的控制下，向下拉节点提供第二电源端的信号；降噪子电路，分别与上拉节点、下拉节点、信号输出端、信号输出端和第二电源端连接，用于在下拉节点和信号输出端的控制下，向上拉节点和信号输出端提供第二电源端的信号。本申请实施例通过设置节点下拉子电路，由上拉节点和信号输出端同时控制下拉节点的信号，避免了移位寄存器中存在大电流，进而降低移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例提供的移位寄存器的一个结构示意图；

图2为本申请实施例提供的移位寄存器的另一结构示意图；

图3为本申请实施例提供的输入子电路的等效电路图；

图4为本申请实施例提供的输出子电路的等效电路图；

图5为本申请实施例提供的节点上拉子电路的等效电路图；

图6为本申请实施例提供的降噪子电路的等效电路图；

图7为本申请实施例提供的节点下拉子电路的等效电路图；

图8为本申请实施例提供的第一复位子电路的等效电路图；

图9为本申请实施例提供的第二复位子电路的等效电路图；

图10为本申请实施例提供的触控子电路的等效电路图；

图11为本申请实施例提供的移位寄存器的等效电路图；

图12为本申请实施例提供的移位寄存器的工作时序图；

图13为本申请实施例提供的栅极驱动电路的结构示意图；

图14为本申请实施例提供的移位寄存器的驱动方法的流程图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的申请方案。任何实施例的任何特征或元件也可以与来自其它申请方案的特征或元件组合，以形成另一个由权利要求限定的独特的申请方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极成为控制极。

本申请一些实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的一个结构示意图，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、输出子电路、节点上拉子电路、节点下拉子电路和降噪子电路。

具体的，输入子电路，分别与信号输入端INPUT、第一信号端CN和上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供第一信号端CN的信号；输出子电路，分别与第一电源端VGH、第一时钟端CLK1、上拉节点PU和信号输出端OUT连接，用于在上拉节点PU和第一电源端VGH的控制下，向信号输出端OUT提供第一时钟端CLK1的信号；节点上拉子电路，分别与第二时钟端CLK2和下拉节点PD连接，用于在第二时钟端CLK2的控制下，向下拉节点PD提供第二时钟端CLK2的信号；节点下拉子电路，分别与上拉节点PU、下拉节点PD、信号输出端OUT和第二电源端VGL连接，用于在上拉节点PU和信号输出端OUT的控制下，向下拉节点PD提供第二电源端VGL的信号；降噪子电路，分别与上拉节点PU、下拉节点PD、信号输出端OUT、信号输出端OUT和第二电源端VGL连接，用于在下拉节点PD和信号输出端OUT的控制下，向上拉节点PU和信号输出端OUT提供第二电源端VGL的信号。

本实施例中，移位寄存器包括：显示阶段和触控阶段，在显示阶段，第一电源端VGH持续提供第一电平信号，第二电源端VGL持续提供第二电平信号，信号输出端OUT的输出信号为脉冲信号，在触控阶段，信号输出端OUT没有输出信号。

本申请实施例提供的移位寄存器器包括：输入子电路、输出子电路、节点上拉子电路、节点下拉子电路和降噪子电路；输入子电路，分别与信号输入端、第一信号端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一信号端的信号；输出子电路，分别与第一电源端、第一时钟端、上拉节点和信号输出端连接，用于在上拉节点和第一电源端的控制下，向信号输出端提供第一时钟端的信号；节点上拉子电路，分别与第二时钟端和下拉节点连接，用于在第二时钟端的控制下，向下拉节点提供第二时钟端的信号；节点下拉子电路，分别与上拉节点、下拉节点、信号输出端和第二电源端连接，用于在上拉节点和信号输出端的控制下，向下拉节点提供第二电源端的信号；降噪子电路，分别与上拉节点、下拉节点、信号输出端、信号输出端和第二电源端连接，用于在下拉节点和信号输出端的控制下，向上拉节点和信号输出端提供第二电源端的信号。本申请实施例通过设置节点下拉子电路，由上拉节点和信号输出端同时控制下拉节点的信号，避免了移位寄存器中存在大电流，进而降低移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图2为本申请实施例提供的移位寄存器的另一结构示意图，如图2所示，本申请实施例提供的移位寄存器还包括：第一复位子电路、第二复位子电路和触控子电路。

具体的，第一复位子电路，分别与第一复位端RST1、上拉节点PU和第二信号端CNB连接，用于在第一复位端RST1的控制下，向上拉节点PU提供第二信号端CNB的信号；第二复位子电路，分别与第二复位端RST2、上拉节点PU和第二电源端VGL连接，用于在第二复位端RST2的控制下，向上拉节点PU提供第二电源端VGL的信号；触控子电路，分别与触控使能端EN、信号输出端OUT和第二电源端VGL连接，用于在触控使能端EN的控制下，向信号输出端OUT提供第二电源端VGL的信号。

本实施例中，在显示阶段，触控使能端EN和第二复位端RST2的输入信号的电平为无效电平，在触控阶段，触控使能端EN和第二复位端RST2的输入信号的电平为有效电平。

本申请实施例通过在移位寄存器中增加第一复位子电路、第二复位子电路，能够降低移位寄存器中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果，另外，在移位寄存器增加触控子电路，能够进一步提高显示面板的应用范围。

可选地，图3为本申请实施例提供的输入子电路的等效电路图，如图3所示，本申请实施例提供的移位寄存器中的输入子电路包括：第一晶体管M1。

具体的，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一信号端CN连接，第一晶体管M1的第二极与上拉节点PU连接。

在本实施例中，图3中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图4为本申请实施例提供的输出子电路的等效电路图，如图4所示，本申请实施例提供的的移位寄存器中的输出子电路包括：第二晶体管M2、第三晶体管M3和第一电容C1。

具体的，第二晶体管M2的控制极与第一电容C1的第一端连接，第二晶体管M2的第一极与第一时钟端CLK1连接，第二晶体管M2的第二极与信号输出端OUT连接；第三晶体管M3的控制极与第一电源端VGH连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第一电容C1的第一端连接；第一电容C1的第二端与信号输出端OUT连接。

在本实施例中，图4中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图5为本申请实施例提供的节点上拉子电路的等效电路图，如图5所示，本申请实施例提供的移位寄存器中的节点上拉子电路包括：第四晶体管M4。

具体的，第四晶体管M4的控制极和第一极与第二时钟端CLK2连接，第四晶体管M4的第二极与下拉节点PD连接。

在本实施例中，图5中具体示出了节点上拉子电路的示例性结构。本领域技术人员容易理解是，节点上拉子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图6为本申请实施例提供的降噪子电路的等效电路图，如图6所示，本申请实施例提供的移位寄存器中的降噪子电路包括：第五晶体管M5～第七晶体管M7和第二电容C2。

具体的，第五晶体管M5的控制极与下拉节点PD连接，第五晶体管M5的第一极与第六晶体管M6的第二极连接，第五晶体管M5的第二极与第二电源端VGL连接；第六晶体管M6的控制极与信号输出端OUT连接，第六晶体管M6的第一极与上拉节点PU连接；第七晶体管M7的控制极与下拉节点PD连接，第七晶体管M7的第一极与信号输出端OUT连接，第七晶体管M7的第二极与第二电源端VGL连接；第二电容C2的第一端与下拉节点PD连接，第二电容C2的第二端与信号输出端OUT连接。

在本实施例中，图6中具体示出了降噪子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图7为本申请实施例提供的节点下拉子电路的等效电路图，如图7所示，本申请实施例提供的移位寄存器中的节点下拉子电路包括：第八晶体管M8～第十晶体管M10。

具体的，第八晶体管M8的控制极与信号输出端OUT连接，第八晶体管M8的第一极与下拉节点PD连接，第八晶体管M8的第二极与第九晶体管M9的第一极连接；第九晶体管M9的控制极与上拉节点PU连接，第九晶体管M9的第二极与第二电源端VGL连接；第十晶体管M10的控制极与信号输出端OUT连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第二电源端VGL连接。

在本实施例中，图7中具体示出了节点下拉子电路的示例性结构。本领域技术人员容易理解是，节点下拉子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图8为本申请实施例提供的第一复位子电路的等效电路图，如图8所示，本申请实施例提供的移位寄存器中的第一复位子电路包括：第十一晶体管M11。

具体的，第十一晶体管M11的控制极与第一复位端RST1连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第二信号端CNB连接。

在本实施例中，图8中具体示出了第一复位子电路的示例性结构。本领域技术人员容易理解是，第一复位子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图9为本申请实施例提供的第二复位子电路的等效电路图，如图9所示，本申请实施例提供的移位寄存器中的第二复位子电路包括：第十二晶体管M12。

具体的，第十二晶体管M12的控制极与第二复位端RST2连接，第十二晶体管M12的第一极与上拉节点PU连接，第十二晶体管M12的第二极与第二电源端VGL连接。

在本实施例中，图9中具体示出了第二复位子电路的示例性结构。本领域技术人员容易理解是，第二复位子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图10为本申请实施例提供的触控子电路的等效电路图，如图10所示，本申请实施例提供的移位寄存器中的触控子电路包括：第十三晶体管M13。

具体的，第十三晶体管M13的控制极与触控使能端EN连接，第十三晶体管M13的第一极与信号输出端OUT连接，第十三晶体管M13的第二极与第二电源端VGL连接。

在本实施例中，图10中具体示出了触控子电路的示例性结构。本领域技术人员容易理解是，触控子电路的实现方式不限于此，只要能够实现其功能即可。

图11为本申请实施例提供的移位寄存器的等效电路图，如图11所示，本申请实施例提供的移位寄存器还包括：第一复位子电路、第二复位子电路和触控子电路；输入子电路包括：第一晶体管M1；输出子电路包括：第二晶体管M2、第三晶体管M3和第一电容C1；节点上拉子电路包括：第四晶体管M4；降噪子电路包括：第五晶体管M5～第七晶体管M7和第二电容C2；节点下拉子电路包括：第八晶体管M8～第十晶体管M10；第一复位子电路包括：第十一晶体管M11；第二复位子电路包括：第十二晶体管M12；触控子电路包括：第十三晶体管M13。

具体的，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一信号端CN连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与第一电容C1的第一端连接，第二晶体管M2的第一极与第一时钟端CLK1连接，第二晶体管M2的第二极与信号输出端OUT连接；第三晶体管M3的控制极与第一电源端VGH连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第一电容C1的第一端连接；第一电容C1的第二端与信号输出端OUT连接；第四晶体管M4的控制极和第一极与第二时钟端CLK2连接，第四晶体管M4的第二极与下拉节点PD连接；第五晶体管M5的控制极与下拉节点PD连接，第五晶体管M5的第一极与第六晶体管M6的第二极连接，第五晶体管M5的第二极与第二电源端VGL连接；第六晶体管M6的控制极与信号输出端OUT连接，第六晶体管M6的第一极与上拉节点PU连接；第七晶体管M7的控制极与下拉节点PD连接，第七晶体管M7的第一极与信号输出端OUT连接，第七晶体管M7的第二极与第二电源端VGL连接；第二电容C2的第一端与下拉节点PD连接，第二电容C2的第二端与信号输出端OUT连接；第八晶体管M8的控制极与信号输出端OUT连接，第八晶体管M8的第一极与下拉节点PD连接，第八晶体管M8的第二极与第九晶体管M9的第一极连接；第九晶体管M9的控制极与上拉节点PU连接，第九晶体管M9的第二极与第二电源端VGL连接；第十晶体管M10的控制极与信号输出端OUT连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第二电源端VGL连接；第十一晶体管M11的控制极与第一复位端RST1连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第二信号端CNB连接；第十二晶体管M12的控制极与第二复位端RST2连接，第十二晶体管M12的第一极与上拉节点PU连接，第十二晶体管M12的第二极与第二电源端VGL连接；第十三晶体管M13的控制极与触控使能端EN连接，第十三晶体管M13的第一极与信号输出端OUT连接，第十三晶体管M13的第二极与第二电源端VGL连接。

可选地，在第一时钟端CLK1的时钟信号的电平为有效电平时，第二时钟端CLK2的时钟信号的电平为无效电平，在第二时钟端CLK2的时钟信号的电平为有效电平时，第一时钟端CLK1的时钟信号的电平为无效电平。

其中，第一时钟端CLK1的时钟信号为有效电平信号的脉冲持续时间与第二时钟端CLK2的时钟信号为有效电平信号的脉冲持续时间相等。

在本实施例中，晶体管M1～M13均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

下面通过移位寄存器的工作过程进一步说明本申请实施例的技术方案。

以本申请实施例提供的移位寄存器中的晶体管M1～M13均为N型薄膜晶体管为例，图12为本申请实施例提供的移位寄存器的工作时序图，如图11和图12所示，本申请实施例提供的移位寄存器包括13个晶体管单元(M1～M13)、1个电容(C1和C2)、8个信号输入端(INPUT、RST1、RST2、CN、CNB、CLK1、CLK2和EN)、1个信号输出端(OUT)和2个电源端(VGH和VGL)。

具体的，移位寄存器的工作过程包括显示阶段和触控阶段，在触控阶段，触控使能端EN的输入信号的电平持续为高电平，第十三晶体管M13持续导通，此时，移位寄存器没有输出。在显示阶段，显示阶段的工作过程包括：第一阶段～第六阶段。

在显示阶段，第一电源端VGH持续提供高电平信号；第二电源端VGL持续提供低电平信号，由于第一电源端VGH持续提供高电平信号，第三晶体管M3持续导通，上拉节点PU的电平与第一电容C1的第一端的电平相等。

具体地，显示阶段的工作过程包括：

第一阶段T1，即输入阶段，信号输入端INPUT和第一信号端CN的输入信号的电平为高电平，第二时钟端CLK2的时钟信号的电平在一半时间为高电平，在一半时间为低电平，信号输入端INPUT的输入信号的电平为高电平，第一晶体管M1导通，将上拉节点PU的电平拉高，对第一电容C1进行充电，第二晶体管M2导通，由于第一时钟端CLK1的时钟信号的电平为低电平，因此，本阶段，信号输出端OUT的输出信号的电平为低电平，即信号输出端OUT没有输出信号，在第二时钟端CLK2的时钟信号的电平为高电平时，第四晶体管M4导通，下拉节点PD被拉高，对第二电容C2进行充电，在第二时钟端CLK2的时钟信号的电平为低电平时，第四晶体管M4截止，第二电容C2进行放电，下拉节点PD的电平仍为高电平，即本阶段中下拉节点PD的电平持续为高电平，由于下拉节点PD的电平持续为高电平，第五晶体管M5和第七晶体管M7持续导通，虽然上拉节点PU的电平为高电平，第九晶体管M9导通，但是由于信号输出端OUT的输出信号的电平为低电平，因此，第六晶体管M6、第八晶体管M8和第十晶体管M10截止，由于第八晶体管M8和第十晶体管M10截止，本阶段中，下拉节点PD的电平不会被拉低，另外，由于第六晶体管M6截止，因此，上拉节点PU的电平不被拉低会，由于第七晶体管M7导通，进一步拉低信号输出端OUT的输入信号的电平。

第二阶段T2，即输出阶段，第一时钟端CLK1的时钟信号的电平为高电平，信号输入端INPUT的信号的电平为低电平，第一晶体管M1截止，第一时钟端CLK1的时钟信号的电平为高电平，在第一电容C1的自举作用下，使得上拉节点PU的电平继续被拉高，上拉节点PU的高电平使第二晶体管M2和第九晶体管M9导通，信号输出端OUT输出第一时钟端CLK1的信号，即信号输出端OUT的输出信号的电平为高电平，另外，上拉节点PU的电平的升高，提高了第二晶体管M2的导通能力，保证了像素充电。第二时钟端CLK2的时钟信号的电平为低电平，第四晶体管M4截止，由于信号输出端OUT的输出信号的电平为高电平，第六晶体管M6、第八晶体管M8和第十晶体管M10导通，由于第八晶体管M8、第九晶体管M9和第十晶体管M10导通，下拉节点PD的电平为低电平，第五晶体管M5和第七晶体管M7截止，因此，上拉节点PU和信号输出端OUT的信号的电平不会被拉低，能够保证移位寄存器的正常输出。

第三阶段T3，第一时钟端CLK1的时钟信号的电平为低电平，上拉节点PU的电平开始降低，但是没有降低至第二电源端的信号的电平，上拉节点PU的低电平使第二晶体管M2和第九晶体管M9截止，信号输出端OUT没有输出，第二时钟端CLK2的时钟信号的电平为低电平，下拉节点PD的电平持续为低电平，第五晶体管M5和第七晶体管M7截止。

第四阶段T4，即复位阶段，第一复位端RST1的输入信号的电平为高电平，第二时钟端CLK2的时钟信号的电平为高电平，第一复位端RST1的输入信号的电平为高电平，第十一晶体管M11导通，由于第二信号端CNB的输入信号的电平为低电平，上拉节点PU的电平被拉低，第二晶体管M2和第九晶体管M9截止，由于第二晶体管M2截止，因此，信号输出端OUT没有输出信号，由于第二时钟端CLK2的时钟信号的电平为高电平时，第四晶体管M4导通，下拉节点PD被拉高，对第二电容C2进行充电，下拉节点PD的电平为高电平，即本阶段中下拉节点PD的电平持续为高电平，由于下拉节点PD的电平持续为高电平，第五晶体管M5和第七晶体管M7持续导通，由于信号输出端OUT的输出信号的电平为低电平，因此，第六晶体管M6、第八晶体管M8和第十晶体管M10截止，由于第八晶体管M8、第九晶体管M9和第十晶体管M10截止，本阶段中，下拉节点PD的电平不会被拉低，第七晶体管M7持续导通，信号输出端OUT的输入信号的电平被持续拉低，以降低噪声。

第五阶段T5，第一时钟端CLK1的时钟信号的电平一半时间为高电平，一半时间为低电平，但是由于上拉节点PU的电平为低电平，第二晶体管M2和第九晶体管M9截止，因此，信号输出端OUT没有输出信号，由于下拉节点PD的电平为高电平，第五晶体管M5和第七晶体管M7持续导通，由于信号输出端OUT的输出信号的电平为低电平，因此，第六晶体管M6、第八晶体管M8和第十晶体管M10截止，由于第八晶体管M8、第九晶体管M9和第十晶体管M10截止，本阶段中，下拉节点PD的电平不会被拉低，第七晶体管M7持续导通，信号输出端OUT的输入信号的电平被持续拉低，以降低噪声。

第六阶段T6，第二时钟端CLK2的时钟信号的电平在一半时间为高电平，在一半时间为低电平，由于将上拉节点PU的电平拉低，第二晶体管M2和第九晶体管M9截止，由于第二晶体管M2截止，因此，信号输出端OUT没有输出信号，在第二时钟端CLK2的时钟信号的电平为高电平时，第四晶体管M4导通，下拉节点PD被拉高，对第二电容C2进行充电，在第二时钟端CLK2的时钟信号的电平为低电平时，第四晶体管M4截止，第二电容C2进行放电，下拉节点PD的电平仍为高电平，即本阶段中下拉节点PD的电平持续为高电平，由于下拉节点PD的电平持续为高电平，第五晶体管M5和第七晶体管M7持续导通，由于信号输出端OUT的输出信号的电平为低电平，因此，第六晶体管M6、第八晶体管M8和第十晶体管M10截止，由于第八晶体管M8、第九晶体管M9和第十晶体管M10截止，本阶段中，下拉节点PD的电平不会被拉低，第七晶体管M7持续导通，信号输出端OUT的输入信号的电平被持续拉低，以降低噪声。

在复位阶段T4之后，本级移位寄存器持续执行第五阶段和第六阶段，直至信号输入端INPUT再次接收到高电平信号。

本实施例在第一阶段T1，通过设置由信号输出端OUT控制的第八晶体管M8，避免了第四晶体管M4和第九晶体管M9之间形成通路所产生的大电流，极大地降低了移位寄存器产生的功耗，同时通过设置由信号输出端OUT控制的第六晶体管M6，避免了上拉节点PU与第五晶体管M5之间的通路，避免上拉节点PU的电平被拉低，保证了移位寄存器能够正常工作，因此，本申请实施例提供的移位寄存器，在保证正常工作的前提下，还降低了功耗。

在本实施例中，在显示阶段，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；信号输出端OUT的输出信号为脉冲信号，只在输出阶段为高电平；第一复位端RST1的输入信号为脉冲信号，只在复位阶段为高电平。

基于同一申请构思，本申请实施例还提供一种栅极驱动电路，图13为本申请实施例提供的栅极驱动电路的结构示意图，如图13所示，本申请实施例提供的栅极驱动电路包括：多个级联的移位寄存器。

其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

可选地，如图13所示，本申请实施例提供的栅极驱动电路包括：初始信号端STV和复位控制端RST。

具体的，第一级移位寄存器GOA(1)的信号输入端INPUT与初始信号端STV连接，第N级移位寄存器GOA(N)的信号输出端OUT与第N+1级移位寄存器GOA(N+1)的信号输入端INPUT连接，第N+1级移位寄存器GOA(N+1)的信号输出端OUT与第N级移位寄存器GOA(N)的第一复位端RST1连接；所有级移位寄存器的第二复位端RST2与复位控制端RST连接。

基于同一申请构思，本申请实施例还提供一种移位寄存器的驱动方法，应用于移位寄存器中，图14为本申请实施例提供的移位寄存器的驱动方法的流程图，如图14所示，本申请实施例提供的移位寄存器的驱动方法，在显示周期内，具体包括以下步骤：

步骤100、在信号输入端的控制下，输入子电路向上拉节点提供第一信号端的信号；在第二时钟端的控制下，节点上拉子电路向下拉节点提供第二时钟端的信号。

步骤200、在上拉节点和第一电源端的控制下，输出子电路向信号输出端提供第一时钟端的信号；在上拉节点和信号输出端的控制下，节点下拉子电路向下拉节点提供第二电源端的信号。

步骤300、在下拉节点和信号输出端的控制下，降噪子电路向上拉节点和信号输出端提供第二电源端的信号。

其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

可选地，本申请实施例提供的移位寄存器的驱动方法还包括：在第一复位端的控制下，第一复位子电路向上拉节点提供第二信号端的信号。

可选地，本申请实施例提供的移位寄存器的驱动方法，在触控阶段，还包括：在触控使能端的控制下，向信号输出端提供第二电源端的信号。

可选地，在触控阶段，本申请实施例提供的移位寄存器的驱动方法还包括：在第二复位端的控制下，向上拉节点提供第二电源端的信号。

本申请实施例附图只涉及本申请实施例涉及到的结构，其他结构可参考通常设计。

虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (11)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路、节点上拉子电路、节点下拉子电路和降噪子电路；

所述输入子电路，分别与信号输入端、第一信号端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一信号端的信号；

所述输出子电路，分别与第一电源端、第一时钟端、上拉节点和信号输出端连接，用于在上拉节点和第一电源端的控制下，向信号输出端提供第一时钟端的信号；

所述节点上拉子电路，分别与第二时钟端和下拉节点连接，用于在第二时钟端的控制下，向下拉节点提供第二时钟端的信号；

所述节点下拉子电路，分别与上拉节点、下拉节点、信号输出端和第二电源端连接，用于在上拉节点和信号输出端的控制下，向下拉节点提供第二电源端的信号；

所述降噪子电路，分别与上拉节点、下拉节点、信号输出端、信号输出端和第二电源端连接，用于在下拉节点和信号输出端的控制下，向上拉节点和信号输出端提供第二电源端的信号；

所述节点下拉子电路包括：第八晶体管～第十晶体管；

所述第八晶体管的控制极与信号输出端连接，所述第八晶体管的第一极与下拉节点连接，所述第八晶体管的第二极与所述第九晶体管的第一极连接；

所述第九晶体管的控制极与上拉节点连接，所述第九晶体管的第二极与第二电源端连接；

所述第十晶体管的控制极与信号输出端连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第二电源端连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一复位子电路、第二复位子电路和触控子电路；

所述第一复位子电路，分别与第一复位端、上拉节点和第二信号端连接，用于在第一复位端的控制下，向上拉节点提供第二信号端的信号；

所述第二复位子电路，分别与第二复位端、上拉节点和第二电源端连接，用于在第二复位端的控制下，向上拉节点提供第二电源端的信号；

所述触控子电路，分别与触控使能端、信号输出端和第二电源端连接，用于在触控使能端的控制下，向信号输出端提供第二电源端的信号。

3.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；

所述第一晶体管的控制极与信号输入端连接，所述第一晶体管的第一极与第一信号端连接，所述第一晶体管的第二极与上拉节点连接；

所述输出子电路包括：第二晶体管、第三晶体管和第一电容；

所述第二晶体管的控制极与第一电容的第一端连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；

所述第三晶体管的控制极与第一电源端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第一电容的第一端连接；

所述第一电容的第二端与信号输出端连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述节点上拉子电路包括：第四晶体管；

所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与下拉节点连接；

所述降噪子电路包括：第五晶体管～第七晶体管和第二电容；

所述第五晶体管的控制极与下拉节点连接，所述第五晶体管的第一极与所述第六晶体管的第二极连接，所述第五晶体管的第二极与第二电源端连接；

所述第六晶体管的控制极与信号输出端连接，所述第六晶体管的第一极与上拉节点连接；

所述第七晶体管的控制极与下拉节点连接，所述第七晶体管的第一极与信号输出端连接，所述第七晶体管的第二极与第二电源端连接；

所述第二电容的第一端与下拉节点连接，所述第二电容的第二端与第二电源端连接。

5.根据权利要求2所述的移位寄存器，其特征在于，所述第一复位子电路包括：第十一晶体管；

所述第十一晶体管的控制极与第一复位端连接，所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二信号端连接；

所述第二复位子电路包括：第十二晶体管；

所述第十二晶体管的控制极与第二复位端连接，所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；

所述触控子电路包括：第十三晶体管；

所述第十三晶体管的控制极与触控使能端连接，所述第十三晶体管的第一极与信号输出端连接，所述第十三晶体管的第二极与第二电源端连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一复位子电路、第二复位子电路和触控子电路；所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管、第三晶体管和第一电容；所述节点上拉子电路包括：第四晶体管；所述降噪子电路包括：第五晶体管～第七晶体管和第二电容；所述第一复位子电路包括：第十一晶体管；所述第二复位子电路包括：第十二晶体管；所述触控子电路包括：第十三晶体管；

所述第一晶体管的控制极与信号输入端连接，所述第一晶体管的第一极与第一信号端连接，所述第一晶体管的第二极与上拉节点连接；

所述第二晶体管的控制极与第一电容的第一端连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；

所述第三晶体管的控制极与第一电源端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第一电容的第一端连接；

所述第一电容的第二端与信号输出端连接；

所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与下拉节点连接；

所述第五晶体管的控制极与下拉节点连接，所述第五晶体管的第一极与所述第六晶体管的第二极连接，所述第五晶体管的第二极与第二电源端连接；

所述第六晶体管的控制极与信号输出端连接，所述第六晶体管的第一极与上拉节点连接；

所述第七晶体管的控制极与下拉节点连接，所述第七晶体管的第一极与信号输出端连接，所述第七晶体管的第二极与第二电源端连接；

所述第二电容的第一端与下拉节点连接，所述第二电容的第二端与第二电源端连接；

所述第十一晶体管的控制极与第一复位端连接，所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二信号端连接；

所述第十二晶体管的控制极与第二复位端连接，所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；

所述第十三晶体管的控制极与触控使能端连接，所述第十三晶体管的第一极与信号输出端连接，所述第十三晶体管的第二极与第二电源端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，在第一时钟端的时钟信号的电平为有效电平时，第二时钟端的时钟信号的电平为无效电平，在第二时钟端的时钟信号的电平为有效电平时，第一时钟端的时钟信号的电平为无效电平。

8.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～7任一项所述的移位寄存器。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括：初始信号端和复位控制端；

第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N+1级移位寄存器的信号输出端与第N级移位寄存器的第一复位端连接；所有级移位寄存器的第二复位端与复位控制端连接。

10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1～7任一项所述的移位寄存器中，在显示周期内，所述方法包括：

在信号输入端的控制下，输入子电路向上拉节点提供第一信号端的信号；在第二时钟端的控制下，节点上拉子电路向下拉节点提供第二时钟端的信号；

在上拉节点和第一电源端的控制下，输出子电路向信号输出端提供第一时钟端的信号；在上拉节点和信号输出端的控制下，节点下拉子电路向下拉节点提供第二电源端的信号；

在下拉节点和信号输出端的控制下，降噪子电路向上拉节点和信号输出端提供第二电源端的信号。

11.根据权利要求10所述的方法，其特征在于，所述方法还包括：在第一复位端的控制下，第一复位子电路向上拉节点提供第二信号端的信号。

Images