CN110400817A - 制造背照式cmos图像传感器的方法 - Google Patents
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Abstract
本公开涉及一种制造背照式CMOS图像传感器的方法，包括：在半导体基底的第一表面上的预定区域进行掺杂，以形成多个第一掺杂类型的掺杂区；在所述半导体基底的第一表面上形成金属布线层；将所述半导体基底接合到衬底上，使得所述第一表面面对所述衬底；对所述半导体基底的第二表面进行减薄处理，使得所述多个掺杂区从所述半导体基底的第二表面暴露出来；以及在所述第二表面上形成一层与第一掺杂类型不同的第二掺杂类型的硅。
Description
技术领域
本公开涉及制造背照式CMOS图像传感器的方法。
背景技术
随着图像传感器技术的发展，背照式CMOS图像传感器逐渐被广泛采用。同前照式CMOS图像传感器相比，背照式CMOS图像传感器中的光电二极管可以接收到更多的光线，使CMOS具有更高灵敏度和信噪比。
发明内容
根据本公开的一个方面，提供了一种制造背照式CMOS图像传感器的方法，包括：在半导体基底的第一表面上的预定区域进行掺杂，以形成多个第一掺杂类型的掺杂区；在所述半导体基底的第一表面上形成金属布线层；将所述半导体基底接合到衬底上，使得所述第一表面面对所述衬底；对所述半导体基底的第二表面进行减薄处理，使得所述多个掺杂区从所述半导体基底的第二表面暴露出来；以及在所述第二表面上形成一层与第一掺杂类型不同的第二掺杂类型的硅。
在根据本公开的一些实施例中，所述减薄处理为化学机械平坦化。
在根据本公开的一些实施例中，通过分子束外延或原子层沉积的方式在所述第二表面上形成所述第二掺杂类型的硅。
在根据本公开的一些实施例中，所述衬底为逻辑晶圆。
在根据本公开的一些实施例中，所述衬底为硅衬底。
在根据本公开的一些实施例中，所述掺杂区中的掺杂浓度随着掺杂区的深度而变化。
在根据本公开的一些实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在根据本公开的一些实施例中，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
在根据本公开的一些实施例中，所述半导体基底为硅基底或锗基底。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示出了根据本公开一个或多个示例性实施例的背照式CMOS图像传感器的示意图。
图2A-图2B示出了根据本公开一个或多个示例性实施例的制造背照式CMOS图像传感器的示意图。
图3A-3E根据本公开一个或多个示例性实施例的制造背照式CMOS图像传感器的过程的示意图。
图4示出了根据本公开一个或多个示例性实施例的制造背照式CMOS图像传感器的方法的流程图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1示出了根据本公开的一些实施例的背照式CMOS图像传感器的示意图。如图1所示，背照式CMOS图像传感器可以包括衬底101，位于衬底101上方的金属布线层102以及位于金属布线层102上方的光电二极管区103。光电二极管区103中，包含N型硅区域104和围绕N型硅区域104的P型硅区域107。在N型硅区域104和P型硅区域107的交界105处形成了PN结。当有光入射到光电二极管区103的PN结上时，将在光电二极管中产生光电流。在制造背照式CMOS图像传感器的过程中，需要控制N型硅区域104的顶部到P型硅区域107的上表面的距离H。
但是，在制造过程中，往往难以保证与每个N型硅区域104对应的距离H都保持相等。
图2A-图2B示出了根据本公开的一些实施例的制造背照式CMOS图像传感器的示意图。如图2A所示，N型硅区域204可以通过例如在P型硅晶圆208的表面210进行离子注入等方式实现。由于离子注入时的深度难以精确控制，N型硅区域204的底部205与硅晶圆208的表面209的距离也不能保持恒定。这样，如图2B所示，当在硅晶圆208上形成金属布线层202并且将硅晶圆208接合到衬底201上后，需要对表面209进行减薄，以使得N型硅区域204的底部205与表面209的距离为预定距离H。由于各个N型硅区域204的深度不同，导致各个N型硅区域204的底部205与表面209的距离也不同。例如，对于图2B所示的3个N型硅区域204，当右侧的N型硅区域204的底部205与表面209的距离为H时，中间的N型硅区域204的底部205可能已经从表面209暴露出来，而左侧的N型硅区域204的底部205与表面209的距离大于预定距离H。
在图2A-2B所示方式制造的背照式CMOS图像传感器中，可能有一部分像素失去感光功能(例如图2B中间的N型硅区域)，也可能有一部分像素的感光性能与设计值具有较大偏差(例如图2B左侧的N型硅区域)。
图4示出了根据本公开的一些实施例的制造背照式CMOS图像传感器的方法的流程图。
如图4所示，制造背照式CMOS图像传感器的方法可以包括以下步骤：
在半导体基底的第一表面上的预定区域进行掺杂，以形成多个第一掺杂类型的掺杂区(步骤410)；
在所述半导体基底的第一表面上形成金属布线层(步骤420)；
将所述半导体基底接合到衬底上，使得所述第一表面面对所述衬底(步骤430)；
对所述半导体基底的第二表面进行减薄处理，使得所述多个掺杂区从所述半导体基底的第二表面暴露出来(步骤440)；以及
在所述第二表面上形成一层与第一掺杂类型不同的第二掺杂类型的硅(步骤450)。
下面结合图3A-3E详细描述上述制造背照式CMOS图像传感器的方法。
图3A-3E示出了根据本公开的一些实施例的制造背照式CMOS图像传感器的过程的示意图。
首先，如图3A所示，在硅晶圆303的表面310的预定区域进行掺杂，以形成多个N型(第一掺杂类型)硅掺杂区304(步骤410)。例如，可以通过向预定区域进行离子注入。通过注入例如砷、磷、锑等杂质离子，使得预定区域成为N型掺杂。通过控制掺杂离子的种类和能量，可以控制掺杂深度，即N型硅掺杂区304的底部305与表面310的距离。在根据本公开的一些实施例中，可以通过控制掺杂过程，使得N型硅掺杂区304的掺杂浓度随着掺杂区的深度而变化，从而在N型硅掺杂区304中形成具有不同掺杂浓度的多个层。
然后，如图3B所示，在硅晶圆303的表面310上形成金属布线层302(步骤420)。金属布线层通常包括一层或多层金属布线，以便将各个光电二极管与逻辑器件连接。
接下来，如图3C所示，将硅晶圆303接合到衬底301上，使得表面310面对衬底301(步骤430)。其中，硅晶圆303被翻转，使得金属布线层302与衬底301接合。对于传统的背照式CMOS图像传感器，衬底301可以为半导体衬底，例如硅晶圆。传统的背照式CMOS图像传感器通常包含像素区域和逻辑区域，其中像素区域中形成光电二极管并且用于接收入射光，逻辑区域中形成各种逻辑器件。对于堆叠型背照式CMOS图像传感器，衬底301可以为逻辑晶圆。在堆叠型背照式CMOS图像传感器中，将传统的背照式CMOS图像传感器的逻辑区域形成在硅晶圆衬底301中。即图像传感器的像素区域和逻辑区域分别在不同的晶圆制造，然后通过键合技术将两个晶圆结合起来，并引入小尺寸TSV技术将两个晶圆上的金属布线层连接起来。
接下来，如图3D所示，对硅晶圆303的另一个表面309进行减薄处理，使得全部的N型硅掺杂区304从表面309暴露出来(步骤440)。例如，可以通过化学机械平坦化(CMP)处理，对硅晶圆303的表面309进行研磨处理，直到所有的N型硅掺杂区304都从表面309暴露出来。
接下来，如图3E所示，在表面310上形成P型(第二掺杂类型)硅层307(步骤450)。例如，可以通过分子束外延(MBE)或原子层沉积(ALD)等方式，在表面310生长或沉积一层具有预定厚度的P型硅307。利用MBE和ALD，可以准确地控制P型硅层307的厚度，从而确保了所有N型硅掺杂区域304上方的P型硅层307厚度一致。
最后，可以进行其它处理，例如进一步在P型硅层307上形成滤色器和微透镜(未示出)等。
采用上述制造背照式CMOS图像传感器的方法，可以精确地控制N型硅掺杂区域304上方的P型硅层的厚度，避免因为该P型硅层的厚度不均匀导致的光电流的不均匀性。同时也可以准确控制PN结耗尽区的位置。
上面结合附图详细描述了根据本公开的制造背照式CMOS图像传感器的方法和过程。应当理解，本公开不限于上述的具体内容。例如，半导体基底还可以为例如锗基底等其它半导体基底。此外，掺杂区域304的掺杂类型可以为例如P型掺杂，而硅晶圆303为N型掺杂。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
另外，前面的描述可能提及了被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
Claims (9)
1.一种制造背照式CMOS图像传感器的方法，其特征在于，包括：
在半导体基底的第一表面上的预定区域进行掺杂，以形成多个第一掺杂类型的掺杂区；
在所述半导体基底的第一表面上形成金属布线层；
将所述半导体基底接合到衬底上，使得所述第一表面面对所述衬底；
对所述半导体基底的第二表面进行减薄处理，使得所述多个掺杂区从所述半导体基底的第二表面暴露出来；以及
在所述第二表面上形成一层与第一掺杂类型不同的第二掺杂类型的硅。
2.根据权利要求1所述的方法，其特征在于，所述减薄处理为化学机械平坦化。
3.根据权利要求1所述的方法，其特征在于，通过分子束外延或原子层沉积的方式在所述第二表面上形成所述第二掺杂类型的硅。
4.根据权利要求1所述的方法，其特征在于，所述衬底为逻辑晶圆。
5.根据权利要求1所述的方法，其特征在于，所述衬底为硅衬底。
6.根据权利要求1所述的方法，其特征在于，所述掺杂区中的掺杂浓度随着掺杂区的深度而变化。
7.根据权利要求1所述的方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
8.根据权利要求1所述的方法，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
9.根据权利要求1所述的方法，其特征在于，所述半导体基底为硅基底或锗基底。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| WD01 | Invention patent application deemed withdrawn after publication | ||
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Application publication date: 20191101 |