CN110277406A - 半导体存储装置 - Google Patents

Abstract

半导体存储装置具备：衬底；第1电极，具有第1面及第2面，第1面在与衬底的表面平行的第1方向延伸，在第1方向及与第1方向交叉且相对于衬底垂直的第2方向扩展；第2电极，具有第3面及第4面；信号线，设置在第2面与第4面之间；第1电荷保持膜，具有第1部及第2部，第1部设置在信号线与第2面之间，第2部设置在相对于第1部朝第2面的方向在第3方向突出的位置；及第2电荷保持膜，具有第3部及第4部，第3部设置在信号线与第4面之间，第4部设置在相对于第3部朝第4面的方向在第3方向突出的位置；与衬底平行且与第1方向交叉的第3方向上，第2面与第4面的间隔大于第1面与第3面的间隔。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2018-48447号(申请日：2018年3月15日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

在包含呈三维配置的存储单元的NAND(NOT AND，与非)型存储装置中，随着存储单元微细化而流经存储单元的单元电流降低。

发明内容

实施方式提供一种能够增大单元电流的半导体存储装置。

实施方式的半导体存储装置具备：衬底；第1电极，具有第1面及第2面，该第1面在与所述衬底的表面平行的第1方向上延伸，在所述第1方向及与所述第1方向交叉且相对于所述衬底垂直的第2方向上扩展，该第2面设为在所述第1方向及所述第2方向上扩展，周缘与所述第1面连接，且相对于所述第1面在与所述衬底平行且与所述第1方向交叉的第3方向上突出；第2电极，具有第3面及第4面，该第3面在所述第1方向上延伸，在所述第3方向上与所述第1电极隔开设置，且在所述第1方向与所述第2方向上扩展，该第4面设为与所述第2面对向地在所述第1方向及所述第2方向上扩展，周缘与所述第3面连接，且相对于所述第3面在所述第3方向上突出；信号线，设置在所述第2面与所述第4面之间，且在所述第2方向上延伸；第1电荷保持膜，具有第1部及第2部，该第1部设置在所述信号线与所述第2面之间，且设置在所述第1方向上的两端，该第2部位于所述第1部之间，且设置在相对于所述第1部朝所述第2面的方向在所述第3方向上突出的位置；以及第2电荷保持膜，具有第3部及第4部，该第3部设置在所述信号线与所述第4面之间，且设置在所述第1方向上的两端，该第4部位于所述第3部之间，且设置在相对于所述第3部朝所述第4面的方向在所述第3方向上突出的位置；且所述第3方向上，所述第2面与所述第4面的间隔大于所述第1面与所述第3面的间隔；在通过所述第1电荷保持膜及所述第2电荷保持膜的与所述衬底的表面平行的截面中，所述信号线的轮廓是由第5部、第6部、第7部及第8部形成，该第5部与所述第2部对向，该第6部与所述第4部对向，该第7部与所述第5部的所述第1方向上的一端及所述第6部的所述第1方向上的一端连接，且该第7部以朝向所述第1方向的方式设置，该第8部与所述第5部的所述第1方向上的另一端及所述第6部的所述第1方向上的另一端连接，且该第8部以朝向与所述第7部相反的所述第1方向的方式设置；所述第7部包含曲率与所述第5部的所述一端的附近的曲率或所述第6部的所述一端的附近的曲率不同的部分；所述第8部包含曲率与所述第5部的所述另一端的附近的曲率或所述第6部的所述另一端的附近的曲率不同的部分。

附图说明

图1(a)、(b)是表示第1实施方式的存储装置的示意图。

图2(a)、(b)是表示第1实施方式的存储装置的制造过程的示意图。

图3(a)、(b)是表示继图2后的制造过程的示意图。

图4(a)、(b)是表示继图3后的制造过程的示意图。

图5(a)、(b)是表示继图4后的制造过程的示意图。

图6是表示继图5后的制造过程的示意图。

图7(a)、(b)是表示继图6后的制造过程的示意图。

图8(a)、(b)是表示继图7后的制造过程的示意图。

图9(a)、(b)是表示第2实施方式的存储装置的示意图。

图10(a)、(b)是表示第2实施方式的存储装置的制造过程的示意图。

图11是表示继图10后的制造过程的示意图。

图12(a)、(b)是表示继图11后的制造过程的示意图。

具体实施方式

以下，一边参照附图，一边对实施方式进行说明。对附图中的相同部分标注相同编号并适当省略其详细说明，对不同部分进行说明。此外，附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实物相同。另外，即便在表示相同部分的情况下，也存在根据附图而相互的尺寸或比率被不同地表示的情况。

进而，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，且分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方、将其相反方向作为下方进行说明的情况。

(第1实施方式)

图1(a)及(b)是表示第1实施方式的存储装置1的示意图。图1(a)是表示沿着图1(b)中所示的B-B线的截面的示意图。图1(b)是表示沿着图1(a)中所示的A-A线的截面的俯视图。

存储装置1具备衬底SB、字线WL1、字线WL2、信号线(半导体膜10)、浮动栅极FG1、浮动栅极FG2及信号线(半导体膜10)。

字线WL1在与衬底SB的表面平行的X方向上延伸。字线WL1具有在X方向及相对于衬底垂直的Z方向上扩展的第1面1sf。另外，字线WL具有第2面2sf，该第2面2sf设为在X方向及Z方向上扩展，周缘与所述第1面1sf连接，且在Y方向上与第1面1sf分离。

字线WL2在X方向上延伸。字线WL2在Y方向上与字线WL1隔开设置。字线WL2具有在X方向与Z方向上扩展的第3面3sf。另外，字线WL2具有第4面4sf，该第4面4sf设为在X方向及Z方向上扩展，周缘与第3面3sf连接，且在Y方向上与第3面3sf分离。第4面4sf在Y方向上与第2面2sf对向。

字线WL1及WL2构成为Y方向上第2面2sf与第4面4sf的最大间隔大于分别连接于该第2面2sf及该第4面4sf的第1面1sf与第3面3sf的间隔。

半导体膜10设置在第2面2sf与第4面4sf之间，且在Z方向上延伸。

浮动栅极FG1设置在半导体膜10与第2面2sf之间。浮动栅极FG具有第1部FG1a与第2部FG1b。第1部FG1a是浮动栅极FG1在X方向上的两端部。第2部FG1b位于设置在浮动栅极FG1的X方向上的两端的第1部FG1a与第1部FG1a之间。另外，第2部FG1b设置在相对于第1部FG1a在Y方向上朝第2面2sf离开的位置。

浮动栅极FG2设置在半导体膜10与第4面4sf之间。浮动栅极FG2具有第3部FG2a与第4部FG2b。第3部FG2是浮动栅极FG2在X方向上的两端部。第4部FG2b位于设置在浮动栅极FG2的X方向上的两端的第3部FG2a与第3部FG2a之间。另外，第2部FG2设置在相对于第3部FG2a在Y方向上朝第4面4sf的方向离开的位置。

半导体膜10的轮廓是由第5部10a、第6部10b、第7部10c及第8部10d形成。第5部10a在通过浮动栅极FG1及浮动栅极FG2的与衬底SB的表面平行的截面中与第2部FG1b对向。第6部10b与第4部FG2b对向。第7部10c与第5部10a的X方向上的一端及第6部10b的X方向上的一端以曲率不连续的方式连接，且以朝向X方向的方式设置。第8部10d与第5部10a的X上的另一端及第6部10b的X方向上的另一端以曲率不连续的方式连接，且以朝向与第7部10c相反的X方向的方式设置。

如图1(a)所示，存储装置1包含隔着绝缘膜30在Z方向上积层的多个电极层。多个电极层例如从下层起依序为选择栅极SGS、字线WL及选择栅极SGD。字线WL、选择栅极SGS及SGD积层于衬底SB的上方。衬底SB例如为硅衬底。

字线WL包含沿Y方向排列的字线WL1及WL2。在以下的说明中，存在对字线WL1及WL2个别地进行说明的情况以及将两者统称为字线WL进行说明的情况。另外，针对其它构成要素，也同样地进行说明。

存储装置1还包含半导体膜10、位线BL及源极线SL。半导体膜10设置在字线WL1与字线WL2之间。半导体膜10以包围在Z方向上延伸的绝缘性芯15的方式设置。位线BL设置在选择栅极SGD的上方。源极线SL设置在半导体膜10的下方。

半导体膜10沿着绝缘性芯15在Z方向上延伸。半导体膜10在其上端10T经由连接插塞CJ连接于位线BL。另外，半导体膜10在其下端10B连接于源极线SL。

存储装置1还包含多个浮动栅极FG1。浮动栅极FG1分别设置在半导体膜10与多条字线WL1之间。浮动栅极FG1在Z方向上相互隔开配置。浮动栅极FG2分别设置在半导体膜10与多条字线WL2之间。浮动栅极FG2在Z方向上相互隔开配置。

在字线WL1与字线WL2之间设置有沟槽AT，在该沟槽AT的内部配置有绝缘膜20。绝缘膜20将字线WL1与字线WL2电分离。半导体膜10设置在沟槽AT的内部。半导体膜10是以包围配置在沟槽AT内部的绝缘性芯15的方式设置。

存储装置1包含存储单元MC1及MC2。存储单元MC1包含设置在字线WL1与半导体膜10之间的浮动栅极FG1。存储单元MC2包含设置在字线WL2与半导体膜10之间的浮动栅极FG2。存储单元MC1及MC2共有半导体膜10，且在字线WL与半导体膜10之间具有电荷保持区域。也就是说，存储单元MC1及MC2是通过保持从半导体膜10注入到浮动栅极FG1及FG2的电荷而存储信息。另外，存储单元MC1是对字线WL1与半导体膜10之间施加电压而存储信息。存储单元MC2是对字线WL2与半导体膜10之间施加电压而存储信息。

如图1(b)所示，半导体膜10具有朝向沿着字线WL1及WL2的方向(X方向及-X方向)突出的第8部10d。由此，可扩大存储单元MC1及MC2的通道宽度，从而增大数据读取时流经半导体膜10的单元电流。

半导体膜10具有宽度W₁及X方向的宽度W₂，该宽度W₁是该半导体膜10外缘上的半导体膜10与绝缘性芯15相接的一点到在Y方向上相对的半导体膜10与绝缘性芯15相接的另一点的宽度，且W₂宽于W₁。一点是半导体膜10与浮动栅极FG1的距离较近的点，另一点也是半导体膜10与浮动栅极FG2的距离较近的位置。另外，第8部10d设置在Y方向上第1部FG1a与第3部FG2a之间的位置、且X方向上与第1部FG1a及第3部FG2a不同的位置。第7部10c也可以可为与第8部10d相同的形态。

所述截面中连结X方向上的X方向两端点的直线与连结Y方向上的Y方向两端点的直线的交点(中心)和通过这些X方向两端点及Y方向两端点的轮廓线的距离包含第1部分(D1)及第2部分(D2)，该第1部分(D1)是从X方向两端点到X方向两端点与Y方向两端点的中间点为止所述距离逐渐减少的部分，该第2部分(D2)是从所述中间点到Y两端点为止所述距离逐渐增加的部分。

此外，在第1实施方式中，只对设置有字线WL1与字线WL2并于其间设置有半导体膜10的情况进行了说明。虽未图示，但字线WL是沿着Y方向排列。例如，设置有在Y方向上与字线WL1相邻的第2WL，且在字线WL1与第2字线WL之间设置有绝缘膜。进而，第3字线与第2字线在Y方向上相邻地配置。第2字线WL及第3字线WL在X方向上延伸。成为在第2WL与第3WL之间设置有第2半导体膜的构造。第2半导体膜沿着X方向排列。

接下来，参照图2～图8对第1实施方式的存储装置1的制造方法进行说明。图2(a)～图8(b)是依序表示存储装置1的制造过程的示意图。

图2(a)、2(b)、3(b)、4(a)、4(b)、5(b)、7(b)、8(a)及8(b)是表示与沿着图1(a)中所示的A-A线的截面对应的截面的示意图。图3(a)、5(a)、图6及图7(a)是表示与沿着图1(b)中所示的B-B线的截面对应的截面的俯视图。

如图2(a)所示，在源极线SL的上方交替地积层绝缘膜30及牺牲膜40。绝缘膜30例如为氧化硅膜，牺牲膜40例如为氮化硅膜。绝缘膜30及牺牲膜40例如是使用CVD(ChemicalVapor Deposition，化学气相沉积)而形成。

如图2(b)所示，形成具有从最上层的绝缘膜30的上表面到源极线SL的深度的沟槽AT。然后，在沟槽AT的内部形成绝缘膜20。绝缘膜20例如为氧化硅膜。绝缘膜20例如是通过在使用CVD沉积后，使用例如蚀刻或者CMP(Chemical Mechanical Polish，化学机械抛光)将形成在比最上层的绝缘膜30更靠上方的部分去除而形成。

如图3(a)及(b)所示，形成深度为从最上层的绝缘膜30的上表面到源极线SL的存储孔AH。如图3(b)所示，多个存储孔AH沿着沟槽AT配置。存储孔AH例如是通过使用各向异性RIE(Reactive Ion Etching，反应性离子蚀刻)选择性地去除绝缘膜20、30及牺牲膜40各自的一部分而形成。

如图4(a)所示，在存储孔AH的内壁形成凹槽部RS。凹槽部RS例如是通过选择性地去除露出于存储孔AH内壁的牺牲膜40的一部分而形成。凹槽部RS例如是通过使用热磷酸的湿式蚀刻选择性地被去除。

如图4(b)所示，形成覆盖存储孔AH的内表面的绝缘膜13及导电层19。绝缘膜13例如是使用CVD而形成的氧化硅膜，以覆盖露出于凹槽部RS的牺牲膜40的端面的方式形成。导电层19例如是使用CVD而形成的多晶硅层或者非晶硅层。导电层19沉积在绝缘膜13之上，以填埋凹槽部RS的内部空间的方式形成。

如图5(a)及(b)所示，在凹槽部RS的内部形成浮动栅极FG。浮动栅极FG是通过在存储孔AH的内部，将沉积在绝缘膜30端面上的导电层19去除而形成。导电层19例如是使用干式蚀刻保留设置在凹槽部RS的内部的部分而被去除。进而，将绝缘膜13去除，使源极线SL的一部分露出于存储孔AH的底面。

如图6所示，选择性地去除绝缘膜20的一部分，形成使存储孔AH在X方向及-X方向上扩张的扩张部EAH。例如，在绝缘膜20及30均为氧化硅膜的情况下，以绝缘膜20的蚀刻速度快于绝缘膜30的蚀刻速度的方式改变绝缘膜20与绝缘膜30的形成方法或者形成条件。绝缘膜20例如是通过湿式蚀刻而被选择性地去除。

如图7(a)及7(b)所示，在存储孔AH的内部形成半导体膜10、绝缘性芯15及绝缘膜17。绝缘膜17例如为氧化硅膜，以覆盖浮动栅极FG的方式形成。半导体膜10例如为多晶硅层或者非晶硅层，沉积在绝缘膜17之上。绝缘性芯15例如为氧化硅，以填埋存储孔AH的内部空间的方式形成。绝缘膜17、半导体膜10及绝缘性芯15例如是使用CVD形成。

绝缘膜17在形成半导体膜10之前，保留覆盖存储孔AH内壁的部分而被选择性地去除。由此，半导体膜10以在其下端10B与源极线SL相接的方式形成。另外，通过在存储孔AH设置扩张部EAH，而半导体膜10以具有在X方向及-X方向上延伸的突出部10P的方式形成。

如图7(b)所示，绝缘性芯15也是以具有在X方向及-X方向上延伸的突出部的方式形成。

如图8(a)所示，选择性地去除牺牲膜40，在绝缘膜30之间形成空间40S。牺牲膜40例如是通过经由狭缝ST供给磷酸等蚀刻液而被选择性地去除。

例如，在形成覆盖绝缘性芯15上端的半导体膜10的上端10T后，形成绝缘膜35。半导体膜10的上端10T例如为导电性的非晶硅层。另外，绝缘膜35例如是使用CVD而形成的氧化硅膜。

继而，通过选择性地去除绝缘膜30、35及牺牲膜40的一部分而形成狭缝ST。狭缝ST例如在X方向上延伸，将绝缘膜30、35及牺牲膜40分断。然后，经由狭缝ST供给蚀刻液，保留绝缘膜30及35而选择性地使牺牲膜40溶解。

如图8(b)所示，在空间40S的内部分别形成字线WL、选择栅极SGS及SGD。字线WL、选择栅极SGS及SGD例如为包含钨的金属层。

字线WL、选择栅极SGS及SGD例如是通过使用CVD法在空间40S的内部沉积金属层而形成。CVD的原料气体是经由狭缝ST而供给。另外，在形成金属层之前形成覆盖空间40S内表面的绝缘膜43。绝缘膜43例如为氧化铝膜。

接下来，在利用未图示的绝缘膜将狭缝ST的内部填埋后，以与半导体膜10的上端10T相接的方式形成连接插塞CJ，进而形成位线BL，由此完成存储装置1(参照图1(b))。

在存储装置1中，设置在半导体膜10与浮动栅极FG之间的绝缘膜17例如是作为通道绝缘膜发挥功能。另外，位于字线WL与浮动栅极FG之间的绝缘膜13及绝缘膜43例如是作为阻挡绝缘膜发挥功能。

在本实施方式的存储装置1中，通过在半导体膜10设置突出部10P，可扩大与字线WL相对的通道区域的宽度，从而增大数据读取时的单元电流。

进而，通过控制供给至字线WL1及WL2的电压，也可增大单元电流。例如，在从包含浮动栅极FG1的存储单元MC1读取数据的情况下(参照图1(a))，也对字线WL2供给读取电压V_READ，由此可增加单元电流。

(第2实施方式)

图9(a)及(b)是表示第2实施方式的存储装置2的示意图。图9(a)是表示沿着图9(b)中所示的D-D线的截面的示意图。图9(b)是表示沿着图9(a)中所示的C-C线的截面的示意图。

如图9(a)所示，存储装置2包含隔着绝缘膜130在Z方向上积层的多个电极层(例如选择栅极SGS、字线WL1、WL2及选择栅极SGD)。绝缘膜130例如为氧化硅膜。

半导体膜110沿着绝缘性芯115在Z方向上延伸，且经由连接插塞CJ电连接于位线BL。另外，半导体膜10在其下端连接于源极线SL。

电荷捕获膜CT沿着半导体膜110在Z方向上延伸。电荷捕获膜CT位于半导体膜110与字线WL之间的电荷保持区域。电荷捕获膜CT在位于半导体膜110与各字线WL之间的部分，捕获从半导体膜110注入的电荷。也就是说，存储装置2是通过将电荷保持在电荷捕获膜CT而存储数据。

如图9(a)所示，在字线WL1及WL2之间设置有沟槽AT及存储孔AH。半导体膜110配置在存储孔AH的内部。在沟槽AT的内部设置有绝缘膜120。绝缘膜120例如为氧化硅膜。

半导体膜110是以包围绝缘性芯115的方式设置。半导体膜110例如为多晶硅膜或者非晶硅膜。绝缘性芯115例如为氧化硅。半导体膜110包含向X方向及-X方向突出的突出部110P。

存储装置2还具备设置在存储孔AH内部的电荷捕获膜CT。电荷捕获膜CT例如为氮化硅膜。电荷捕获膜CT是以包围半导体膜110的方式设置。电荷捕获膜CT配置在半导体膜110与字线WL1之间、及半导体膜110与字线WL2之间。存储单元MC1包含位于字线WL1与半导体膜110之间的电荷捕获膜CT的一部分，存储单元MC2包含位于字线WL2与半导体膜110之间的电荷捕获膜CT的一部分。

存储装置2还具备绝缘膜113、117及143。绝缘膜113设置在字线WL与电荷捕获膜CT之间。绝缘膜143设置在字线WL与绝缘膜113之间、及字线WL与绝缘膜120之间。

绝缘膜113及143在字线WL与绝缘膜120之间，例如作为阻挡绝缘膜发挥功能。绝缘膜113例如为氧化硅膜，绝缘膜143例如为氧化铝膜。绝缘膜117设置在半导体膜110与电荷捕获膜CT之间，作为通道绝缘膜发挥功能。绝缘膜117例如为氧化硅膜。另外，绝缘膜117也可以为包含氮氧化硅膜的积层膜。

在存储装置2中，半导体膜110也是以具有在X方向及-X方向上延伸的突出部110P的方式设置。由此，在存储单元MC1及MC2的各单元中，可扩大与字线WL相对的通道区域的宽度，从而增大数据读取时的单元电流。

接下来，参照图10(a)～图12(b)对第1实施方式的存储装置2的制造方法进行说明。图10(a)～图12(b)是依序表示存储装置2的制造过程的示意图。

图10(a)、图11及图12(a)是表示与沿着图9(b)中所示的B-B线的截面相当的截面的示意图。图10(b)及图12(b)是表示与沿着图9(a)中所示的C-C线的截面相当的截面的示意图。

如图10(a)及(b)所示，形成深度为从最上层的绝缘膜130的上表面到源极线SL的存储孔AH。如图10(b)所示，多个存储孔AH是沿着沟槽AT的延伸方向配置。存储孔AH例如是通过使用各向异性RIE选择性地去除绝缘膜120、130及牺牲膜140各自的一部分而形成。此处，牺牲膜140例如为氮化硅膜。

如图11所示，选择性地去除绝缘膜120的一部分，形成使存储孔AH向X方向及-X方向扩张的扩张部EAH。绝缘膜120例如是通过湿式蚀刻而被选择性地去除。

如图12(a)及12(b)所示，在存储孔AH的内部形成半导体膜110、绝缘性芯115、电荷捕获膜CT、绝缘膜113及117。绝缘膜113例如以覆盖存储孔AH的内壁的方式形成。电荷捕获膜CT例如以覆盖绝缘膜113的方式形成。绝缘膜117例如以覆盖电荷捕获膜CT的方式形成。

半导体膜110例如沉积在绝缘膜117之上及存储孔AH的底面上。在形成半导体膜110之前，绝缘膜113、电荷捕获膜CT及绝缘膜117是保留覆盖存储孔AH内壁的部分而被选择性地去除。由此，半导体膜10以在存储孔AH的底面与源极线SL相接的方式形成。

接下来，形成未图示的狭缝ST，将牺牲膜140替换成金属层，由此形成字线WL、选择栅极SGS及SGD。

在本实施方式的制造方法中，也是通过在存储孔AH设置扩张部EAH，而半导体膜10以具有在X方向及-X方向上延伸的突出部10P的方式形成。同时，电荷捕获膜CT及绝缘性芯115也是以具有在X方向及-X方向上延伸的突出部的方式形成。

对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。

[符号的说明]

1、2 存储装置

10、110 半导体膜

10B 下端

10T 上端

10P、110P 突出部

13、17、20、30、35、43、113、117、120、130、143 绝缘膜

15、115 绝缘性芯

19 导电层

40、140 牺牲膜

40S 空间

AH 存储孔

RS 凹槽部

EAH 扩张部

AT 沟槽

BL 位线

SL 源极线

ST 狭缝

CJ 连接插塞

CT 电荷捕获膜

FG、FG1、FG2 浮动栅极

MC1、MC2 存储单元

WL、WL1、WL2 字线

SGD、SGS 选择闸极

Claims (9)

1.一种半导体存储装置，其特征在于具备：

衬底；

第1电极，具有第1面及第2面，该第1面在与所述衬底的表面平行的第1方向上延伸，在所述第1方向及与所述第1方向交叉且相对于所述衬底垂直的第2方向上扩展，该第2面设为在所述第1方向及所述第2方向上扩展，周缘与所述第1面连接，且相对于所述第1面在与所述衬底平行且与所述第1方向交叉的第3方向上突出；

第2电极，具有第3面及第4面，该第3面在所述第1方向上延伸，在所述第3方向上与所述第1电极隔开设置，且在所述第1方向与所述第2方向上扩展，该第4面设为与所述第2面对向地在所述第1方向及所述第2方向上扩展，周缘与所述第3面连接，且相对于所述第3面在所述第3方向上突出；

信号线，设置在所述第2面与所述第4面之间，且在所述第2方向上延伸；

第1电荷保持膜，具有第1部及第2部，该第1部设置在所述信号线与所述第2面之间，且设置在所述第1方向上的两端，该第2部位于所述第1部之间，且设置在相对于所述第1部朝所述第2面的方向在所述第3方向上突出的位置；以及

第2电荷保持膜，具有第3部及第4部，该第3部设置在所述信号线与所述第4面之间，且设置在所述第1方向上的两端，该第4部位于所述第3部之间，且设置在相对于所述第3部朝所述第4面的方向在所述第3方向上突出的位置；且

所述第3方向上，所述第2面与所述第4面的间隔大于所述第1面与所述第3面的间隔；

在通过所述第1电荷保持膜及所述第2电荷保持膜的与所述衬底的表面平行的截面中，所述信号线的轮廓是由第5部、第6部、第7部及第8部形成，该第5部与所述第2部对向，该第6部与所述第4部对向，该第7部与所述第5部的所述第1方向上的一端及所述第6部的所述第1方向上的一端连接，且该第7部以朝向所述第1方向的方式设置，该第8部与所述第5部的所述第1方向上的另一端及所述第6部的所述第1方向上的另一端连接，且该第8部以朝向与所述第7部相反的所述第1方向的方式设置；

所述第7部包含曲率与所述第5部的所述一端的附近的曲率或所述第6部的所述一端的附近的曲率不同的部分；

所述第8部包含曲率与所述第5部的所述另一端的附近的曲率或所述第6部的所述另一端的附近的曲率不同的部分。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述第5部的所述第3方向上的顶部与所述第6部的所述第3方向上的顶部在所述第3方向上的距离小于所述第7部的所述第1方向上的顶部与所述第8部的所述第1方向上的顶部的距离。

3.根据权利要求1所述的半导体存储装置，其特征在于：在所述截面中，所述第1部及所述第2部、以及所述第3部及所述第4部分别以具有曲率的方式滑顺地形成。

4.根据权利要求1所述的半导体存储装置，其特征在于：所述第7部及所述第8部设置在所述第3方向上的所述第1部与所述第3部之间的位置、且所述第1方向上的与所述第1部及所述第3部不同的位置。

5.根据权利要求1所述的半导体存储装置，其特征在于：将通过所述第2面与所述第4面之间的区域且在所述第2方向上延伸的多条第2信号线设置在所述第1方向上距所述信号线各不相同的位置。

6.根据权利要求1所述的半导体存储装置，其特征在于：所述信号线的中心通过在所述第3方向上连结所述第2部与所述第4部且在所述第1方向上连结所述第7部与所述第8部的位置。

7.根据权利要求1所述的半导体存储装置，其特征在于：所述截面中的所述信号线的轮廓包含第1轮廓部及第2轮廓部，该第1轮廓部是相对于由连结第1方向上的两端的长轴及连结第3方向上的两端的短轴构成的椭圆，设置在该椭圆的内部，且随着从所述第1方向上的一端离开而与所述椭圆的距离变大，该第2轮廓部与所述第1轮廓部连接，且随着靠近所述第3方向上的一端而与所述椭圆的距离减小。

8.根据权利要求1所述的半导体存储装置，其特征在于：所述截面中连结所述第1方向上的第1方向两端点的直线与连结所述第3方向上的第3方向两端点的直线的交点和通过这些第1方向两端点及第3方向两端点的轮廓线的距离包含第1部分及第2部分，该第1部分是从所述第1方向两端点到所述第1方向两端点与所述第3方向两端点的中间点为止所述距离逐渐减少的部分，该第2部分是从所述中间点到所述第3方向两端点为止所述距离逐渐增加的部分。

9.根据权利要求1所述的半导体存储装置，其特征在于：中所述截面中连结相当于所述第1方向上的两端的所述第7部及所述第8部的直线与连结相当于所述第3方向上的两端的所述第5部及所述第6部的直线的交点和通过所述第7部、所述第8部、所述第5部及所述第6部的轮廓线的距离包含第1轮廓线部及第2轮廓线部，该第1轮廓线部是从所述第7部到所述第7部与所述第8部的中途的中间点为止所述距离逐渐减少的部分，该第2轮廓线部是从所述中间点到所述第5部或所述第6部为止所述距离逐渐增加的部分。