[go: up one dir, main page]

CN110246896A - 半导体装置及制造该半导体装置的方法 - Google Patents

半导体装置及制造该半导体装置的方法 Download PDF

Info

Publication number
CN110246896A
CN110246896A CN201910052818.0A CN201910052818A CN110246896A CN 110246896 A CN110246896 A CN 110246896A CN 201910052818 A CN201910052818 A CN 201910052818A CN 110246896 A CN110246896 A CN 110246896A
Authority
CN
China
Prior art keywords
source
drain
barrier layer
pattern
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910052818.0A
Other languages
English (en)
Other versions
CN110246896B (zh
Inventor
李栗
益冈有里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110246896A publication Critical patent/CN110246896A/zh
Application granted granted Critical
Publication of CN110246896B publication Critical patent/CN110246896B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/165—Tunnel injectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H10D64/01336—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H10P90/1906—
    • H10W10/061—
    • H10W10/181—

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

提供了一种半导体装置以及制造该半导体装置的方法。所述半导体装置包括：至少一个有源图案，位于基底上；至少一个栅电极，与所述至少一个有源图案交叉；源极/漏极区域，位于所述至少一个有源图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；以及阻挡层，位于源极/漏极区域中的至少一个源极/漏极区域与所述至少一个有源图案之间，阻挡层至少位于源极/漏极区域的底部上并包括氧。

Description

半导体装置及制造该半导体装置的方法
于2018年3月7日在韩国知识产权局提交的第10-2018-0026923号韩国专利申请通过引用全部包含于此。
技术领域
本公开涉及半导体装置以及制造该半导体装置的方法，具体地，涉及包括场效应晶体管的半导体装置以及制造该半导体装置的方法。
背景技术
半导体装置可以包括具有金属氧化物半导体场效应晶体管(MOS-FET)的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体装置的增长的需求，缩小了集成电路中的MOS-FET。然而，MOS-FET的缩小会导致半导体装置的操作特性劣化。因此，正在进行各种研究以克服与半导体装置的缩小有关的技术限制并实现高性能半导体装置。
发明内容
根据一些实施例，半导体装置可以包括：至少一个有源图案，位于基底上；至少一个栅电极，与所述至少一个有源图案交叉；源极/漏极区域，位于所述至少一个有源图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；以及阻挡层，位于源极/漏极区域中的至少一个源极/漏极区域与所述至少一个有源图案之间，阻挡层至少位于源极/漏极区域的底部上并包括氧。
根据一些实施例，半导体装置可以包括：至少一个有源finFET图案，位于基底上；至少一个栅电极，与所述至少一个有源finFET图案交叉；源极/漏极区域，位于所述至少一个有源finFET图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；以及阻挡层，位于源极/漏极区域中的每个源极/漏极区域与所述至少一个有源finFET图案之间，阻挡层沿源极/漏极区域的底部是共形的并包括氧。
根据一些实施例，半导体装置可以包括：至少一个有源图案，位于基底上；至少一个栅电极，与所述至少一个有源图案交叉；源极/漏极区域，位于所述至少一个有源图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；第一阻挡层，位于源极/漏极区域中的每个源极/漏极区域与所述至少一个有源图案之间，第一阻挡层至少位于源极/漏极区域的底部上并包括氧；以及第二阻挡层，位于源极/漏极区域中的每个源极/漏极区域的顶表面与对应的第一阻挡层之间，第一阻挡层和第二阻挡层彼此分隔开。
根据一些实施例，半导体装置可以包括：有源图案，位于基底的第一区域和第二区域上；栅电极，与有源图案交叉；源极/漏极区域，位于有源图案上，源极/漏极区域中的两个源极/漏极区域分别位于栅电极中的每个栅电极的相对侧上；以及阻挡层，在基底的第一区域中位于源极/漏极区域中的每个源极/漏极区域与有源图案之间，阻挡层至少位于源极/漏极区域的底部上并且包括氧。
根据一些实施例，制造半导体装置的方法可以包括：在基底上形成至少一个有源图案；形成与所述至少一个有源图案交叉的至少一个栅电极；在所述至少一个有源图案中形成凹进部分，凹进部分位于所述至少一个栅电极的相对侧上；在凹进部分中的至少一个凹进部分中共形地形成阻挡层，使得阻挡层包括氧；在阻挡层上形成源极/漏极区域。
根据一些实施例，制造半导体装置的方法可以包括：在基底上形成至少一个有源图案；形成与所述至少一个有源图案交叉的至少一个栅电极；通过外延生长工艺在所述至少一个有源图案上形成源极/漏极区域，源极/漏极区域位于所述至少一个栅电极的相对侧上；在源极/漏极区域中的每个源极/漏极区域与所述至少一个有源图案之间形成阻挡层，阻挡层包括氧。
根据一些实施例，制造半导体装置的方法可以包括：在基底上形成至少一个有源图案；形成与所述至少一个有源图案交叉的至少一个栅电极；在所述至少一个有源图案上形成源极/漏极区域，源极/漏极区域位于所述至少一个栅电极的相对侧上；在源极/漏极区域中的每个源极/漏极区域与所述至少一个有源图案之间形成阻挡层，阻挡层包括氧；在约800℃至1300℃的温度下对源极/漏极区域执行热处理。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员而言将变得明显，在附图中：
图1示出根据实施例的半导体装置的平面图。
图2示出沿图1的线I-I'和II-II'的剖视图。
图3至图6示出根据实施例的制造半导体装置的方法中的阶段的沿图1的线I-I'和II-II'的剖视图。
图7示出根据实施例的半导体装置的沿图1的线I-I'和II-II'的剖视图。
图8示出根据实施例的制造半导体装置的方法中的阶段的沿图1的线I-I'和II-II'的剖视图。
图9示出根据实施例的半导体装置的平面图。
图10示出沿图9的线I-I'和II-II'的剖视图。
图11至图14示出根据实施例的制造半导体装置的方法的阶段的沿图9的线I-I'和II-II'的剖视图。
图15示出根据实施例的半导体装置的沿图9的线I-I'和II-II'的剖视图。
图16示出根据实施例的制造半导体装置的方法中的阶段的沿图9的线I-I'和II-II'的剖视图。
图17示出根据实施例的半导体装置的平面图。
图18示出沿图17的线I-I'的剖视图。
具体实施方式
现在将在下文中参照示出示例实施例的附图更充分地描述示例实施例。
图1是示出根据实施例的半导体装置的平面图。图2是沿图1的线I-I'和II-II'截取的剖视图。
参照图1和图2，有源图案ACT(例如，鳍式场效应晶体管(finFET)图案)可以设置在基底100上。有源图案ACT可以是在与基底100的底表面100B正交的向上方向上从基底100延伸的突出图案。有源图案ACT可以在与基底100的底表面100B平行的第一方向D1上延伸。基底100可以是，例如，硅基底、锗基底或绝缘体上硅(SOI)基底。有源图案ACT可以由与基底100相同的材料形成，或者可以包括与基底100相同的材料。
器件隔离图案ST可以设置在基底100上，并且可以设置在有源图案ACT的两侧处。器件隔离图案ST可以在第一方向D1上延伸，并且可以在与第一方向D1交叉的第二方向D2上彼此分隔开。第二方向D2可以与基底100的底表面100B平行。器件隔离图案ST可以在第二方向D2上彼此分隔开，有源图案ACT置于器件隔离图案ST之间。器件隔离图案ST可以由例如氧化物、氮化物和氮氧化物中的至少一种形成，或者可以包括例如氧化物、氮化物和氮氧化物中的至少一种。器件隔离图案ST可以暴露有源图案ACT的上部。有源图案ACT的被器件隔离图案ST暴露的上部可以被称为“有源鳍AF”。换言之，有源鳍AF可以是鳍状有源区域。每个器件隔离图案ST的顶表面ST_U可以位于比有源鳍AF的最上顶表面AF_U的高度低的高度处，其中，所述高度是从基底100上的底表面100B测量的高度。有源鳍AF的最上顶表面AF_U可以对应于有源图案ACT的最上顶表面。器件隔离图案ST可以暴露有源鳍AF的侧表面。
栅极结构GS可以设置在基底100上以与有源图案ACT交叉。栅极结构GS可以在第二方向D2上延伸并且可以与器件隔离图案ST交叉。在一些实施例中，可以设置多个栅极结构GS以与有源图案ACT交叉。在此情况下，多个栅极结构GS可以在第一方向D1上彼此分隔开。每个栅极结构GS可以在第二方向D2上延伸并且可以与器件隔离图案ST交叉。
栅极结构GS可以覆盖有源鳍AF的最上顶表面AF_U和暴露的侧表面。栅极结构GS可以在第二方向D2上延伸以覆盖器件隔离图案ST的顶表面ST_U。
栅极结构GS可以包括覆盖有源鳍AF的栅电极GE、位于栅电极GE与有源鳍AF之间的栅极介电图案GI、位于栅电极GE的顶表面上的栅极盖图案CAP以及分别设置在栅电极GE的侧表面上的栅极间隔件GSP。栅电极GE可以与有源图案ACT和器件隔离图案ST交叉。栅极介电图案GI可以沿栅电极GE的底表面延伸。栅极介电图案GI可以置于栅电极GE与有源鳍AF的最上顶表面AF_U之间以及栅电极GE与有源鳍AF的暴露的侧表面之间，并且可以延伸为置于栅电极GE与器件隔离图案ST的顶表面ST_U之间。栅极盖图案CAP可以在第二方向D2上沿栅电极GE的顶表面延伸。每个栅极间隔件GSP可以在第二方向D2上沿栅电极GE的侧表面中的对应的一个侧表面延伸。
栅电极GE可以包括至少一种导电材料。作为示例，栅电极GE可以包括掺杂半导体材料、导电金属氮材料(例如，氮化钛、氮化钽等)和金属材料(例如，铝、钨等)中的至少一种。栅极介电图案GI可以包括至少一种高k介电材料。作为示例，栅极介电图案GI可以包括氧化铪、硅酸铪、氧化锆和硅酸锆中的至少一种。栅极盖图案CAP和栅极间隔件GSP可以由氮化物(例如，氮化硅)形成，或者可以包括氮化物(例如，氮化硅)。
源极/漏极图案(也可以被称为源极/漏极区域)SD可以在栅极结构GS的两侧处设置在有源图案ACT上。有源鳍AF可以局部地设置在栅极结构GS下方，并且可以置于源极/漏极图案SD之间。源极/漏极图案SD可以在水平方向上(例如，在第一方向D1上)彼此分隔开，有源鳍AF置于源极/漏极图案SD之间。每个源极/漏极图案SD的最下底表面SD_L可以位于比有源鳍AF的最上顶表面AF_U的高度低的高度处，其中，所述高度是从基底100的底表面100B测量的高度。栅极结构GS和源极/漏极图案SD可以构成晶体管，有源鳍AF的一部分可以用作晶体管的沟道区域。
每个源极/漏极图案SD可以由掺杂有杂质的半导体图案形成，或者可以包括掺杂有杂质的半导体图案。在晶体管为NMOSFET的情况下，源极/漏极图案SD可以构造为对NMOSFET的沟道区域(即，有源鳍AF)施加拉伸应变。在这种情况下，半导体图案可以由硅(Si)和/或碳化硅(SiC)形成或者可以包括硅(Si)和/或碳化硅(SiC)。在晶体管为PMOSFET的情况下，源极/漏极图案SD可以构造为对PMOSFET的沟道区域(即，有源鳍AF)施加压缩应变。在这种情况下，半导体图案可以由硅锗(SiGe)形成或者可以包括硅锗(SiGe)。杂质可以用于提高晶体管的电特性。在晶体管为NMOSFET的情况下，杂质可以是n型杂质(例如，磷(P))。在晶体管是PMOSFET的情况下，杂质可以是p型杂质(例如，硼(B))。
阻挡层150可以置于每个源极/漏极图案SD与有源图案ACT之间。阻挡层150可以置于每个源极/漏极图案SD的最下底表面SD_L与有源图案ACT之间，并且可以在每个源极/漏极图案SD的侧表面SD_S与有源鳍AF之间延伸。例如，阻挡层150可以覆盖源极/漏极图案SD与有源图案ACT之间的界面(例如，覆盖全部界面)，例如，阻挡层150可以在源极/漏极图案SD与有源图案ACT之间连续延伸以使两者之间完全分离并且防止杂质在两者之间扩散。例如，阻挡层150可以具有“U”形截面。源极/漏极图案SD可以通过置于其与有源图案ACT和有源鳍AF之间的阻挡层150而与有源图案ACT和有源鳍AF分隔开。
阻挡层150可以包括含氧层。例如，阻挡层150可以构造为包含氧原子。阻挡层150还可以包含与源极/漏极图案SD中包括的元素相同的元素。作为示例，阻挡层150可以由氧化硅形成，或者可以包括氧化硅。
阻挡层150的厚度150T可以比临界厚度小，其中，临界厚度是允许利用有源图案ACT和有源鳍AF作为种子层生长每个源极/漏极图案SD的半导体图案的外延生长工艺的阻挡层150的最大厚度。换言之，阻挡层150的厚度150T必需是允许通过其外延生长的最大厚度，或者比允许通过其外延生长的最大厚度小，例如，厚度150T必需足够小以允许源极/漏极图案SD从有源鳍AF通过阻挡层150外延生长。例如，厚度150T可以是均匀的，并且可以是大约5埃或更小，例如，大约2埃至大约5埃。如果厚度150T比5埃大，则通过阻挡层150的电流通路会不佳，并且会难以执行通过其的外延生长。
如果源极/漏极图案SD中的杂质通过后续的热处理工艺扩散到相邻的图案中，例如，如果杂质扩散到有源图案ACT和有源鳍AF中，则晶体管的电特性会劣化。因此，根据实施例，阻挡层150可以置于每个源极/漏极图案SD与有源图案ACT之间以及置于每个源极/漏极图案SD与有源鳍AF之间以防止这样的杂质扩散。也就是说，可以抑制或防止杂质从源极/漏极图案SD扩散到有源图案ACT与有源鳍AF中，从而改善晶体管的电特性。
层间绝缘层160可以设置在基底100上以覆盖栅极结构GS和源极/漏极图案SD。层间绝缘层160可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的至少一种。
导电接触件CT可以设置在层间绝缘层160上，并且可以分别连接至源极/漏极图案SD。每个导电接触件CT可以设置为穿透层间绝缘层160，并且可以连接至源极/漏极图案SD中的对应的一个。导电接触件CT可以由包含金属的导电材料中的至少一种形成，或者可以包括包含金属的导电材料中的至少一种。栅极接触件可以设置为穿透层间绝缘层160的一部分，并且可以连接至栅电极GE。互连线可以设置在层间绝缘层160上并且可以连接至导电接触件CT和栅极接触件。栅极接触件和互连线可以由导电材料(例如，金属材料)形成，或者可以包括导电材料(例如，金属材料)。源极/漏极电压可以经由导电接触件CT和连接至其的互连线施加到源极/漏极图案SD，栅极电压可以经由栅极接触件和连接至其的互连线施加到栅电极GE。
图3至图6是沿图1的线I-I'和II-II'的剖视图，所述剖视图示出根据一些实施例的制造半导体装置的方法中的阶段。
参照图1和图3，可以将基底100的上部图案化以形成限定有源图案ACT的沟槽T。有源图案ACT可以在第一方向D1上延伸。每个沟槽T可以是在第一方向D1上延伸的线形图案。沟槽T可以在第二方向D2上彼此分隔开，有源图案ACT置于沟槽T之间。沟槽T的形成步骤可以包括在基底100上形成掩模图案以限定其上将形成有源图案ACT的区域，之后利用掩模图案作为蚀刻掩模各向异性蚀刻基底100的上部。
可以分别在有源图案ACT的两侧上形成器件隔离图案ST。可以分别在沟槽T中形成器件隔离图案ST。器件隔离图案ST的形成步骤可以包括在基底100上形成绝缘层以填充沟槽T，并且使绝缘层平坦化以使有源图案ACT暴露。每个器件隔离图案ST的上部可以凹进以暴露有源图案ACT的上部。因此，每个器件隔离图案ST的顶表面ST_U可以位于比有源图案ACT的最上顶表面ACT_U的高度低的高度处，其中，所述高度是从基底100的底表面100B测量的高度。当器件隔离图案ST的上部凹进时可以去除掩模图案。
参照图1和图4，可以在基底100上形成栅极结构GS以与有源图案ACT交叉。栅极结构GS可以设置为在第二方向D2上延伸并且与器件隔离图案ST交叉。栅极结构GS可以包括顺序堆叠在基底100上的栅极介电图案GI、栅电极GE和栅极盖图案CAP。栅极结构GS还可以包括分别设置在栅电极GE的侧表面上的栅极间隔件GSP。
栅极结构GS的形成步骤可以包括在基底100上形成栅极介电层以覆盖有源图案ACT和器件隔离图案ST，在栅极介电层上形成栅电极层，在栅电极层上形成栅极盖图案CAP，随后利用栅极盖图案CAP作为蚀刻掩模蚀刻栅电极层和栅极介电层。作为蚀刻栅电极层和栅极介电层的结果，可以形成栅电极GE和栅极介电图案GI。栅极结构GS的形成步骤还可以包括在基底100上形成间隔件层以共形地覆盖栅极介电图案GI、栅电极GE和栅极盖图案CAP，并且各向异性地蚀刻间隔件层以形成栅极间隔件GSP。
由于栅极结构GS形成为与有源图案ACT交叉，因此有源图案ACT可以包括第一部分P1和第二部分P2。当在平面图中观看时，第一部分P1可以是有源图案ACT的位于栅极结构GS下方并与栅极结构GS叠置的部分。当在平面图中观看时，第二部分P2可以是有源图案ACT的位于栅极结构GS的两侧处的其他部分。
参照图1和图5，可以分别使有源图案ACT的第二部分P2的上部凹进以形成凹进区域RR。有源图案ACT的第一部分P1的上部(例如，有源鳍AF)可以具有分别被器件隔离图案ST暴露的第一侧表面S1和分别被凹进区域RR暴露的第二侧表面S2。有源鳍AF的最上顶表面AF_U可以对应于有源图案ACT的最上顶表面ACT_U。栅极结构GS可以覆盖有源鳍AF的最上顶表面AF_U和第一侧表面S1。
凹进区域RR的形成步骤可以包括执行干蚀刻或湿蚀刻工艺以蚀刻有源图案ACT的第二部分P2的上部。在一些实施例中，凹进区域RR可以在栅极间隔件GSP下方延伸。
参照图1和图6，可以在栅极结构GS的两侧处在有源图案ACT上形成源极/漏极图案SD。源极/漏极图案SD可以分别形成在凹进区域RR中。可以形成阻挡层150以使其置于每个源极/漏极图案SD与有源图案ACT之间并且在每个源极/漏极图案SD与有源鳍AF之间延伸。
阻挡层150可以形成在每个凹进区域RR中。阻挡层150可以设置为填充每个凹进区域RR的一部分，每个源极/漏极图案SD可以设置为填充每个凹进区域RR的剩余部分。阻挡层150可以形成为共形地覆盖每个凹进区域RR的内表面(例如，全部内表面)。每个源极/漏极图案SD可以与有源图案ACT和有源鳍AF分隔开，阻挡层150置于每个源极/漏极图案SD与有源图案ACT和有源鳍AF之间。
例如，阻挡层150可以在栅极结构GS的两侧处沉积在有源图案ACT上的凹进区域RR中以具有厚度150T，例如，可以通过原子层沉积(ALD)来沉积阻挡层150以将厚度150T控制为5埃或更小。一旦阻挡层150的形成完成，可以通过利用有源图案ACT和有源鳍AF作为种子层通过阻挡层150的选择性外延生长来形成源极/漏极图案SD以形成半导体图案。由于阻挡层150的厚度150T足够小，即，5埃或更小，因此可以通过阻挡层150执行源极/漏极图案SD的外延生长。
在另一示例中，可以通过外延移动方法在形成源极/漏极图案SD期间形成阻挡层150，例如，与源极/漏极图案SD的形成同时形成阻挡层150。也就是说，可以利用有源图案ACT和有源鳍AF作为种子层通过选择性外延生长工艺形成源极/漏极图案SD以形成半导体图案。阻挡层150的形成步骤可以包括在源极/漏极图案SD的选择性外延生长期间注入氧原子直到阻挡层150达到厚度150T。
可以向在形成阻挡层150之后或形成阻挡层150期间形成的源极/漏极图案SD的半导体图案掺杂杂质。可以在选择性外延生长工艺期间或之后执行半导体图案的掺杂，例如，可以仅在阻挡层150的形成完成之后执行掺杂。
半导体图案可以包括，例如，硅(Si)、碳化硅(SiC)和/或硅锗(SiGe)，杂质可以包括n型杂质(例如，磷(P))或p型杂质(例如，硼(B))。阻挡层150可以包括含氧层。例如，如前面讨论的，阻挡层150的形成步骤可以包括在选择性外延生长工艺期间注入氧原子。
如前面讨论的，阻挡层150的厚度150T可以比临界厚度小，其中，临界厚度是允许利用有源图案ACT和有源鳍AF作为种子层来生长半导体图案的外延生长工艺的阻挡层150的最大厚度。在阻挡层150的厚度150T比临界厚度大的情况下，可能难以在半导体图案的外延生长工艺中利用有源图案ACT和有源鳍AF作为种子层。阻挡层150还可以包含与源极/漏极图案SD中包含的元素相同的元素。作为示例，源极/漏极图案SD可以包括硅，阻挡层150可以由氧化硅形成或者可以包括氧化硅。
接下来，在形成源极/漏极图案SD之后，可以对基底100执行热处理工艺，例如，退火工艺。可以执行热处理工艺以激活源极/漏极图案SD中的杂质。可以以相对高的温度执行热处理工艺。例如，热处理工艺可以包括以约800℃至1200℃的温度执行的尖峰快速热处理(sRTA)工艺和/或以约1100℃至1300℃的温度执行的激光尖峰热处理(LSA)工艺。
根据实施例，即使热处理工艺的温度高，阻挡层150也可以抑制或防止源极/漏极图案SD中的杂质扩散到与其相邻的其他图案中。换言之，例如，与其他热处理相比，可以以相对高的温度执行根据实施例的热处理工艺，从而提高源极/漏极图案SD中的杂质的激活程度。当源极/漏极图案SD中的杂质的激活程度提高时，源极/漏极图案SD的电阻可以下降。因此，可以改善包括源极/漏极图案SD的晶体管的电特性。
返回参照图1和图2，可以在其上设置有源极/漏极图案SD和阻挡层150的基底100上形成层间绝缘层160。层间绝缘层160可以形成为覆盖栅极结构GS和源极/漏极图案SD。层间绝缘层160可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的至少一种。可以在层间绝缘层160中形成导电接触件CT并且可以使导电接触件CT分别连接至源极/漏极图案SD。导电接触件CT的形成步骤可以包括形成接触孔以穿透层间绝缘层160并且分别暴露源极/漏极图案SD以及分别在接触孔中形成导电接触件CT。可以在层间绝缘层160中形成栅极接触件并且可以使栅极接触件连接至栅电极GE。栅极接触件的形成步骤可以包括形成栅极接触件孔以穿透层间绝缘层160的一部分并且使栅电极GE暴露以及在栅极接触件孔中形成栅极接触件。可以在层间绝缘层160上形成互连线并且可以使互连线连接至导电接触件CT和栅极接触件。互连线可以用于通过导电接触件CT和栅极接触件向源极/漏极图案SD和栅电极GE施加各种电压。
图7是沿图1的线I-I'和II-II'的剖视图以示出根据一些实施例的半导体装置。为了描述的简洁，可以通过相同的附图标记表示之前参照图1和图2描述的元件，而不重复其重复的描述。
参照图1和图7，源极/漏极图案SD可以在栅极结构GS的两侧处设置在有源图案ACT上。有源鳍AF可以局部地设置在栅极结构GS下方并且可以置于源极/漏极图案SD之间。源极/漏极图案SD可以在水平方向上(例如，在第一方向D1上)彼此分隔开，有源鳍AF置于源极/漏极图案SD之间。每个源极/漏极图案SD的最下底表面SD_L可以位于比有源鳍AF的最上顶表面AF_U的高度低的高度处，其中，所述高度是从基底100测量的。栅极结构GS和源极/漏极图案SD可以构成晶体管，有源鳍AF的一部分可以用作晶体管的沟道区域。
每个源极/漏极图案SD可以包括顺序地堆叠在有源图案ACT上的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1可以置于第二半导体图案SP2与有源图案ACT之间，并且可以在第二半导体图案SP2与有源鳍AF之间延伸。第二半导体图案SP2可以与有源图案ACT和有源鳍AF分隔开，第一半导体图案SP1置于第二半导体图案SP2与有源图案ACT和有源鳍AF之间。第二半导体图案SP2可以置于第三半导体图案SP3与有源图案ACT之间，并且可以在第三半导体图案SP3与有源鳍AF之间延伸。第三半导体图案SP3可以与有源图案ACT和有源鳍AF分隔开，第一半导体图案SP1和第二半导体图案SP2置于第三半导体图案SP3与有源图案ACT和有源鳍AF之间。
第一半导体图案SP1可以包括具有与第二半导体图案SP2的晶格常数不同的晶格常数的材料。在一些实施例中，第一半导体材料SP1可以包括具有与第二半导体图案SP2和第三半导体图案SP3的晶格常数不同的晶格常数的材料。第二半导体图案SP2可以包括具有与第三半导体图案SP3的晶格常数不同的晶格常数的材料。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以包括杂质。第一半导体图案SP1中的杂质的浓度可以与第二半导体图案SP2中的杂质的浓度不同。在一些实施例中，第一半导体图案SP1中的杂质的浓度可以与第二半导体图案SP2和第三半导体图案SP3中的每个中的杂质的浓度不同。第二半导体图案SP2中的杂质的浓度可以与第三半导体图案SP3中的杂质的浓度不同。
在包括栅极结构GS和源极/漏极图案SD的晶体管是NMOSFET的情况下，源极/漏极图案SD可以构造为对NMOSFET的沟道区域(即，有源鳍AF)施加拉伸应变。在这种情况下，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以由硅(Si)和/或碳化硅(SiC)形成或者包括硅(Si)和/或碳化硅(SiC)。在晶体管为PMOSFET的情况下，源极/漏极图案SD可以构造为对PMOSFET的沟道区域(即，有源鳍AF)施加压缩应变。在此情况下，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以由硅(Si)和/或硅锗(SiGe)形成或者包括硅(Si)和/或硅锗(SiGe)。杂质可以用于改善晶体管的电特性。在晶体管为NMOSFET的情况下，杂质可以是n型杂质(例如，磷(P))。在晶体管为PMOSFET的情况下，杂质可以是p型杂质(例如，硼(B))。
第一阻挡层152可以置于每个源极/漏极图案SD与有源图案ACT之间。第一阻挡层152可以置于每个源极/漏极图案SD的最下底表面SD_L与有源图案ACT之间，并且可以在每个源极/漏极图案SD的侧表面SD_S与有源鳍AF之间延伸。例如，第一阻挡层152可以覆盖源极/漏极图案SD与有源图案ACT之间的界面(例如，全部界面)，例如，第一阻挡层152可以在源极/漏极图案SD与有源图案ACT之间连续延伸以使两者之间完全分离并且防止两者之间的杂质的扩散。例如，第一阻挡层152可以沿每个源极/漏极图案SD的最下底表面SD_L和侧表面SD_S是共形的，例如，以具有“U”形剖面。例如，第一阻挡层152可以与图2中的阻挡层150基本相同。
每个源极/漏极图案SD的最下底表面SD_L可以与第一半导体图案SP1的最下底表面对应，每个源极/漏极图案SD的侧表面SD_S可以与第一半导体图案SP1的侧表面对应。每个源极/漏极图案SD可以与有源图案ACT和有源鳍AF分隔开，第一阻挡层152置于两者之间。第一阻挡层152可以置于第一半导体图案SP1与有源图案ACT之间，并且可以在第一半导体图案SP1与有源鳍AF之间延伸。第一半导体图案SP1可以与有源图案ACT和有源鳍AF分隔开，第一阻挡层152置于第一半导体图案SP1与有源图案ACT和有源鳍AF之间。
第二阻挡层154可以置于第一半导体图案SP1与第二半导体图案SP2之间。第二阻挡层154可以置于第二半导体图案SP2与有源图案ACT之间，并且可以在第二半导体图案SP2与有源鳍AF之间延伸。例如，第二阻挡层154可以沿第一半导体图案SP1与第二半导体图案SP2之间的边界(例如，全部边界)延伸(例如，连续延伸)，例如，以具有“U”形截面。第一半导体图案SP1和第二半导体图案SP2可以彼此分隔开，第二阻挡层154置于第一半导体图案SP1与第二半导体图案SP2之间。
第三阻挡层156可以置于第二半导体图案SP2与第三半导体图案SP3之间。第三阻挡层156可以置于第三半导体图案SP3与有源图案ACT之间，并且可以在第三半导体图案SP3与有源鳍AF之间延伸。例如，第三阻挡层156可以沿第二半导体图案SP2与第三半导体图案SP3之间的边界(例如，全部边界)延伸(例如，连续延伸)，例如以具有“U”形截面。第二半导体图案SP2和第三半导体图案SP3可以彼此分隔开，第三阻挡层156置于第二半导体图案SP2与第三半导体图案SP3之间。
第一阻挡层152、第二阻挡层154和第三阻挡层156中的每个可以包括含氧层。例如，第一阻挡层152、第二阻挡层154和第三阻挡层156中的每个可以设置为包含氧原子。第一阻挡层152、第二阻挡层154和第三阻挡层156中的每个还可以包含与源极/漏极图案SD中的元素相同的元素。作为示例，第一阻挡层152、第二阻挡层154和第三阻挡层156中的每个可以由氧化硅形成或者可以包括氧化硅。第一阻挡层152、第二阻挡层154和第三阻挡层156可以设置为具有均小于临界厚度的厚度T1、T2和T3，其中，临界厚度是第一阻挡层152、第二阻挡层154和第三阻挡层156中的对应一个的最大厚度，该最大厚度允许利用有源图案ACT和有源鳍AF作为种子层生长第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的外延生长工艺。例如，厚度T1、T2和T3中的每个可以等于图2中的厚度150T，例如，约2埃至约5埃。例如，厚度T1、T2和T3可以彼此相等或彼此不同，只要不超过约5埃的厚度即可。例如，第一阻挡层152、第二阻挡层154和第三阻挡层156可以具有基本相同的形状，同时所述形状具有减小的尺寸并且彼此分隔开。
在本实施例中，第一阻挡层152可以置于第一半导体图案SP1与有源图案ACT之间以及第一半导体图案SP1与有源鳍AF之间。此外，第二阻挡层154和第三阻挡层156可以分别置于第一半导体图案SP1与第二半导体图案SP2之间以及第二半导体图案SP2与第三半导体图案SP3之间。因此，可以抑制或防止杂质从源极/漏极图案SD扩散到有源图案ACT和有源鳍AF中或者抑制或防止杂质在第一半导体图案SP1、第二半导体图案SP2与第三半导体图案SP3之间相互扩散。因此，可以改善晶体管的电特性。
除了上述区别，图7中的半导体装置具有与前面参照图1和图2描述的半导体装置的特征基本相同的特征。
图8是沿图1的线I-I'和II-II'的剖视图以示出根据一些实施例的制造半导体装置的方法。为了描述的简洁，前面参照图1至图6描述的元件或步骤可以由相同的附图标记表示，而不重复其重复的描述。
参照图1和图8，可以在栅极结构GS的两侧处在有源图案ACT上形成源极/漏极图案SD。可以分别在前面参照图6描述的凹进区域RR中形成源极/漏极图案SD。源极/漏极图案SD的形成步骤可以包括执行利用有源图案ACT和有源鳍AF作为种子层的选择性外延生长工艺以顺序地形成第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。可以在选择性外延生长工艺期间或之后使第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个掺杂杂质。
可以形成第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3以顺序地覆盖每个凹进区域RR的内表面。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以包含，例如，硅(Si)、碳化硅(SiC)和/或硅锗(SiGe)，杂质可以是n型杂质(例如，磷(P))或p型杂质(例如，硼(B))。
可以使第一阻挡层152置于每个源极/漏极图案SD与有源图案ACT之间，并且可以使第一阻挡层152在每个源极/漏极图案SD与有源鳍AF之间延伸。即，可以在每个凹进区域RR中形成第一阻挡层152以共形地覆盖每个凹进区域RR的内表面。每个第一半导体图案SP1可以与有源图案ACT和有源鳍AF分隔开，第一阻挡层152置于第一半导体图案SP1与有源图案ACT和有源鳍AF之间。例如，第一阻挡层152可以是含氧层。
例如，如前面参照图6中的阻挡层150讨论的，可以通过在第一半导体图案SP1的选择性外延生长工艺期间注入氧原子来形成第一阻挡层152。在另一示例中，如前面参照图6中的阻挡层150讨论的，可以通过在第一半导体图案SP1的选择性外延生长工艺之前执行的单独的沉积工艺来形成第一阻挡层152。在形成第一阻挡层152的两种方法之任一种中，控制第一阻挡层152的形成以使第一厚度T1足够薄，使得可以从有源图案ACT和有源鳍AF通过第一阻挡层152外延生长第一半导体图案SP1。
可以使第二阻挡层154和第三阻挡层156分别置于第一半导体图案SP1与第二半导体图案SP2之间以及第二半导体图案SP2与第三半导体图案SP3之间。第一半导体图案SP1和第二半导体图案SP2可以彼此分隔开，第二阻挡层154置于第一半导体图案SP1与第二半导体图案SP2之间，第二半导体图案SP2和第三半导体图案SP3可以彼此分隔开，第三阻挡层156置于第二半导体图案SP2与第三半导体图案SP3之间。第二阻挡层154和第三阻挡层156中的每个可以是含氧层。可以以与第一阻挡层152的方式相同的方式执行第二阻挡层154和第三阻挡层156中的每个的形成，例如，在选择性外延生长工艺期间或在选择性外延生长工艺之前执行单独沉积工艺期间注入氧原子。
可以将第一阻挡层152、第二阻挡层154和第三阻挡层156设置为具有厚度T1、T2和T3，厚度T1、T2和T3中的每个比临界厚度小，临界厚度是第一阻挡层152、第二阻挡层154和第三阻挡层156中的对应的一个的允许利用有源图案ACT和有源鳍AF作为种子层来生长第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的外延生长工艺的最大厚度。在第一阻挡层152、第二阻挡层154和第三阻挡层156的厚度T1、T2和T3分别比临界厚度大时，可能难以在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的外延生长工艺中利用有源图案ACT和有源鳍AF作为种子层。第一阻挡层152、第二阻挡层154和第三阻挡层156中的每个还可以包括与源极/漏极图案SD中的元素相同的元素。作为示例，第一阻挡层152、第二阻挡层154和第三阻挡层156中的每个可以由氧化硅形成或者包括氧化硅。
接下来，在形成源极/漏极图案SD之后，可以对基底100执行热处理工艺。可以执行热处理工艺以激活源极/漏极图案SD中的杂质。如参照图1和图6描述的，可以以相对高的温度执行热处理工艺。
根据一些实施例，第一阻挡层152、第二阻挡层154和第三阻挡层156可以抑制或防止源极/漏极图案SD中的杂质扩散到与其相邻的其他图案中或者可以抑制或防止杂质在第一半导体图案SP1、第二半导体图案SP2与第三半导体图案SP3之间互相扩散。在这种情况下，可以以相对高的温度执行热处理工艺，并且其可以提高源极/漏极图案SD中的杂质的激活程度。因此，可以降低源极/漏极图案SD的电阻，并且可以改善包括源极/漏极图案SD的晶体管的电特性。
除了上面描述的区别，可以以与前面参照图1至图6描述的方式基本相同的方式执行制造根据本实施例的半导体装置的方法。
图9是示出根据一些实施例的半导体装置的平面图。图10是沿图9的线I-I'和II-II'的剖视图。为了描述的简洁，前面参照图1和图2描述的元件可以由相同的附图标记表示，而不重复其重复的描述。
参照图9和图10，有源图案ACT可以设置在基底100上。有源图案ACT可以是在与基底100的底表面100B正交的向上方向上从基底100延伸的突出图案。有源图案ACT可以在与基底100的底表面100B平行的第一方向D1上延伸。器件隔离图案ST可以设置在基底100上以及有源图案ACT的两侧处。器件隔离图案ST可以在第一方向D1上延伸并且可以在与第一方向D1交叉的第二方向D2上彼此分隔开。第二方向D2可以与基底100的底表面100B平行。器件隔离图案ST可以在第二方向D2上彼此分隔开，有源图案ACT置于器件隔离图案ST之间。在本实施例中，每个器件隔离图案ST的顶表面ST_U可以与有源图案ACT的最上顶表面ACT_U基本共面。例如，当从基底100测量时，每个器件隔离图案ST的顶表面ST_U可以位于与有源图案ACT的最上顶表面ACT_U的高度基本相同的高度处。
栅极结构GS可以设置为与有源图案ACT和器件隔离图案ST交叉。栅极结构GS可以覆盖有源图案ACT的最上顶表面ACT_U以及每个器件隔离图案ST的顶表面ST_U。
栅极结构GS可以包括设置为与有源图案ACT和器件隔离图案ST交叉的栅电极GE、设置在栅电极GE与有源图案ACT之间的栅极介电图案GI、设置在栅电极GE的顶表面上的栅极盖图案CAP以及分别设置在栅电极GE的侧表面上的栅极间隔件GSP。栅电极GE可以在第二方向D2上延伸以覆盖有源图案ACT的最上顶表面ACT_U以及器件隔离图案ST的顶表面ST_U。栅极介电图案GI可以置于栅电极GE与有源图案ACT的最上顶表面ACT_U之间，并且可以在栅电极GE与器件隔离图案ST的顶表面ST_U之间延伸。栅极盖图案CAP可以在第二方向D2上沿栅电极GE的顶表面延伸。每个栅极间隔件GSP可以在第二方向D2上沿栅电极GE的侧表面中的对应的一个侧表面延伸。
源极/漏极图案SD可以在栅极结构GS的两侧处设置在有源图案ACT上。每个源极/漏极图案SD的至少一部分可以设置为穿透有源图案ACT的上部。有源图案ACT可以包括设置在栅极结构GS之下且置于源极/漏极图案SD之间的部分。源极/漏极图案SD可以在水平方向上(例如，在第一方向D1上)彼此分隔开，有源图案ACT的所述部分置于源极/漏极图案SD之间。每个源极/漏极图案SD的最下底表面SD_L可以位于比有源图案ACT的最上顶表面ACT_U的高度低的高度处，其中，所述高度是从基底100测量的。有源图案ACT的所述部分的最上顶表面可以对应于有源图案ACT的最上顶表面ACT_U。栅极结构GS和源极/漏极图案SD可以构成晶体管，有源图案ACT的所述部分可以用作晶体管的沟道区域。
阻挡层150可以置于每个源极/漏极图案SD与有源图案ACT之间。阻挡层150可以置于每个源极/漏极图案SD的最下底表面SD_L与有源图案ACT之间，并且可以在每个源极/漏极图案SD的侧表面SD_S与有源图案ACT的所述部分之间延伸，例如，阻挡层150可以具有“U”形截面。每个源极/漏极图案SD可以与有源图案ACT分隔开，阻挡层150置于每个源极/漏极图案SD与有源图案ACT之间。
除了上面描述的区别，根据本实施例的半导体装置可以构造为具有与前面参照图1和图2描述的半导体装置的特征基本相同的特征。
图11至图14是沿图9的线I-I'和II-II'的剖视图以示出根据一些实施例的制造半导体装置的方法。为了简化描述，前面参照图1至图6描述的元件或步骤可以由相同的附图标记表示，而不重复其重复的描述。
参照图9和图11，可以使基底100的上部图案化以形成限定有源图案ACT的沟槽T。有源图案ACT可以在第一方向D1上延伸。沟槽T可以在第二方向D2上彼此分隔开，有源图案ACT置于沟槽T之间。沟槽T的形成步骤可以包括在基底100上形成掩模图案以限定将在其上形成有源图案ACT的区域，之后利用掩模图案作为蚀刻掩模各向异性地蚀刻基底100的上部。
可以在有源图案ACT的两侧处分别形成器件隔离图案ST。可以形成器件隔离图案ST以分别填充沟槽T。器件隔离图案ST的形成步骤可以包括在基底100上形成绝缘层以填充沟槽T并且使绝缘层平坦化以暴露有源图案ACT。可以在平坦化工艺期间去除掩模图案。因此，每个器件隔离图案ST的顶表面ST_U可以与有源图案ACT的最上顶表面ACT_U基本共面。例如，当从基底100测量时，每个器件隔离图案ST的顶表面ST_U可以位于与有源图案ACT的最上顶表面ACT_U的高度基本相同的高度处。
参照图9和图12，可以在基底100上形成栅极结构GS以使其与有源图案ACT交叉。可以设置栅极结构GS以使其在第二方向D2上延伸并且与器件隔离图案ST交叉。栅极结构GS可以包括顺序地堆叠在基底100上的栅极介电图案GI、栅电极GE和栅极盖图案CAP。栅极结构GS还可以包括分别设置在栅电极GE的侧表面上的栅极间隔件GSP。可以通过与参照图1和图4描述的方法基本相同的方法形成栅极结构GS。
参照图9和图13，可以通过使有源图案ACT的上部凹进来形成分别位于栅极结构GS的两侧处的凹进区域RR。凹进区域RR的形成步骤可以包括执行干蚀刻工艺或湿蚀刻工艺以蚀刻有源图案ACT的上部。在一些实施例中，凹进区域RR可以在栅极间隔件GSP的下方延伸。
参照图9和图14，可以在栅极结构GS的两侧处在有源图案ACT上形成源极/漏极图案SD。源极/漏极图案SD可以分别形成在凹进区域RR中。可以形成阻挡层150以使其置于每个源极/漏极图案SD与有源图案ACT之间。阻挡层150可以形成在每个凹进区域RR中。阻挡层150可以设置为填充每个凹进区域RR的一部分，每个源极/漏极图案SD可以设置为填充每个凹进区域RR的剩余部分。阻挡层150可以形成为共形地覆盖每个凹进区域RR的内表面。每个源极/漏极图案SD可以与有源图案ACT分隔开，阻挡层150置于每个源极/漏极图案SD与有源图案ACT之间。可以由与参照图1和图6描述的方法基本相同的方法形成源极/漏极图案SD和阻挡层150。
除了上面描述的区别，可以以与前面参照图1至图6描述的方式基本相同的方式执行根据本实施例的制造半导体装置的方法。
图15是沿图9的线I-I'和II-II'的剖视图以示出根据一些实施例的半导体装置。为了描述的简洁，前面参照图1和图2描述的元件可以由相同的附图标记表示，而不重复其重复的描述。
参照图9和图15，有源图案ACT可以设置在基底100上，器件隔离图案ST可以在有源图案ACT的两侧处设置在基底100上。在本实施例中，有源图案ACT和器件隔离图案ST可以设置为具有与参照图9和图10描述的有源图案ACT和器件隔离图案ST的特征基本相同的特征。作为示例，每个器件隔离图案ST的顶表面ST_U可以与有源图案ACT的最上顶表面ACT_U基本共面。例如，当从基底100测量时，每个器件隔离图案ST的顶表面ST_U可以位于与有源图案ACT的最上顶表面ACT_U的高度基本相同的高度处。
栅极结构GS可以设置为与有源图案ACT和器件隔离图案ST交叉。栅极结构GS可以覆盖有源图案ACT的最上顶表面ACT_U以及每个器件隔离图案ST的顶表面ST_U。在本实施例中，栅极结构GS可以构造为具有与参照图9和图10描述的栅极结构GS的特征基本相同的特征。
源极/漏极图案SD可以在栅极结构GS的两侧处设置在有源图案ACT上。每个源极/漏极图案SD的至少一部分可以设置为穿透有源图案ACT的上部。有源图案ACT可以包括设置在栅极结构GS下方且置于源极/漏极图案SD之间的部分。源极/漏极图案SD可以在水平方向上(例如，在第一方向D1上)彼此分隔开，有源图案ACT的所述部分置于源极/漏极图案SD之间。每个源极/漏极图案SD的最下底表面SD_L可以位于比有源图案ACT的最上顶表面ACT_U的高度低的高度处，其中，所述高度是从基底100测量的。有源图案ACT的所述部分的最上顶表面可以对应于有源图案ACT的最上顶表面ACT_U。栅极结构GS和源极/漏极图案SD可以构成晶体管，有源图案ACT的所述部分可以用作晶体管的沟道区域。
每个源极/漏极图案SD可以包括顺序堆叠在有源图案ACT上的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1可以置于第二半导体图案SP2与有源图案ACT之间并且可以在第二半导体图案SP2与有源图案ACT的所述部分之间延伸。第二半导体图案SP2可以与有源图案ACT分隔开，第一半导体图案SP1置于第二半导体图案SP2与有源图案ACT之间。第二半导体图案SP2可以置于第三半导体图案SP3与有源图案ACT之间并且可以在第三半导体图案SP3与有源图案ACT的所述部分之间延伸。第三半导体图案SP3可以与有源图案ACT分隔开，第一半导体图案SP2和第二半导体图案SP2置于第三半导体图案SP3与有源图案ACT之间。在本实施例中，源极/漏极图案SD可以构造为具有与参照图1和图7描述的源极/漏极图案SD的特征基本相同的特征。
第一阻挡层152可以置于每个源极/漏极图案SD与有源图案ACT之间。第一阻挡层152可以置于每个源极/漏极图案SD的最下底表面SD_L与有源图案ACT之间，并且可以在每个源极/漏极图案SD的侧表面SD_S与有源图案ACT的所述部分之间延伸，例如，第一阻挡层152可以具有“U”形截面。每个源极/漏极图案SD的最下底表面SD_L可以对应于第一半导体图案SP1的最下底表面，每个源极/漏极图案SD的侧表面SD_S可以对应于第一半导体图案SP1的侧表面。每个源极/漏极图案SD可以与有源图案ACT分隔开，第一阻挡层152置于每个源极/漏极图案SD与有源图案ACT之间。第一阻挡层152可以置于第一半导体图案SP1与有源图案ACT之间，并且可以在第一半导体图案SP1与有源图案ACT的所述部分之间延伸。第一半导体图案SP1可以与有源图案ACT分隔开，第一阻挡层152置于第一半导体图案SP1与有源图案ACT之间。
第二阻挡层154可以置于第一半导体图案SP1与第二半导体图案SP2之间。第二阻挡层154可以置于第二半导体图案SP2与有源图案ACT之间，并且可以在第二半导体图案SP2与有源图案ACT的所述部分之间延伸，例如，第二阻挡层154可以具有“U”形剖面。第一半导体图案SP1和第二半导体图案SP2可以彼此分隔开，第二阻挡层154置于第一半导体图案SP1与第二半导体图案SP2之间。第三阻挡层156可以置于第二半导体图案SP2与第三半导体图案SP3之间。第三阻挡层156可以置于第三半导体图案SP3与有源图案ACT之间，并且可以在第三半导体图案SP3与有源图案ACT的所述部分之间延伸，例如，第三阻挡层156可以具有“U”形截面。第二半导体图案SP2和第三半导体图案SP3可以彼此分隔开，第三阻挡层156置于第二半导体图案SP2与第三半导体图案SP3之间。在本实施例中，第一阻挡层152、第二阻挡层154和第三阻挡层156可以构造为具有与参照图1和图7描述的第一阻挡层152、第二阻挡层154和第三阻挡层156的特征基本相同的特征。
除了上面描述的区别，根据本实施例的半导体装置可以构造为与之前参照图1和图2描述的半导体装置的特征基本相同的特征。
图16是沿图9的线I-I'和II-II'的剖视图以示出根据发明构思的一些实施例的制造半导体装置的方法。为了描述的简洁，前面参照图1至图6描述的元件或步骤可以由相同的附图标记表示，而不重复其重复的描述。
如参照图9以及图11至图13描述的，可以在基底100上形成有源图案ACT，可以在基底100上于有源图案ACT的两侧处形成器件隔离图案ST。可以形成栅极结构GS以使其与有源图案ACT和器件隔离图案ST交叉。之后，可以通过使有源图案ACT的上部凹进来形成分别位于栅极结构GS的两侧处的凹进区域RR。
参照图9和图16，可以在有源图案ACT上于栅极结构GS的两侧处形成源极/漏极图案SD。源极/漏极图案SD可以分别形成在凹进区域RR中。可以通过与参照图1和图8描述的方法基本相同的方法形成源极/漏极图案SD。例如，源极/漏极图案SD的形成步骤可以包括执行利用有源图案ACT作为种子层的选择性外延生长工艺以顺序地形成第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3，在这里，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以在选择性外延生长工艺期间或之后掺杂有杂质。
可以形成第一阻挡层152以使其置于每个源极/漏极图案SD与有源图案ACT之间。第一阻挡层152可以形成在每个凹进区域RR中以共形地覆盖每个凹进区域RR的内表面。第二阻挡层154和第三阻挡层156可以分别置于第一半导体图案SP1与第二半导体图案SP2之间以及第二半导体图案SP2与第三半导体图案SP3之间。可以通过与参照图1和图8描述的方法基本相同的方法形成第一阻挡层152、第二阻挡层154和第三阻挡层156。
除了上面描述的区别，可以以与前面参照图1至图6描述的方式基本相同的方式执行根据本实施例的制造半导体装置的方法。
根据实施例，由于阻挡层置于每个源极/漏极图案SD与有源图案ACT之间，因此其可以抑制或防止源极/漏极图案SD中的杂质扩散到有源图案ACT中。在源极/漏极图案SD包括多个半导体图案SP1、SP2和SP3的情况下，多个阻挡层可以分别置于多个半导体图案SP1、SP2和SP3之间。因此，可以抑制或防止杂质在多个半导体图案SP1、SP2和SP3之间互相扩散。由于至少一个阻挡层防止杂质扩散到相邻图案中，因此其可以改善源极/漏极图案SD中的杂质的浓度分布。
此外，由于通过至少一个阻挡层防止杂质扩散到相邻图案中，因此可以在相对高的温度下对源极/漏极图案SD执行热处理工艺。因此，可以提高源极/漏极图案SD中的杂质的激活程度，从而降低源极/漏极图案SD的电阻。因此，可以提供具有改善的电特性的半导体装置及其制造方法。
图17是示出根据一些实施例的半导体装置。图18是沿图17的线I-I'的剖视图。
参照图17和图18，基底100可以包括(例如，沿第一方向D1彼此相邻的)第一区域R1和第二区域R2。如前面参照图1至图2以及/或者参照图9至图10描述的，第一区域R1和第二区域R2中的每个可以包括具有有源鳍AF的有源图案ACT和栅极结构GS。例如，第一区域R1中的栅极结构GS和源极/漏极图案SD可以构成第一晶体管(例如，PMOSFET或NMOSFET)，第二区域R2中的栅极结构GS和源极/漏极图案SD可以构成第二晶体管(例如，PMOSFET或NMOSFET)。
例如，如进一步在图17至图18中示出的，第一区域R1中的第一晶体管的结构可以与前面参照图1至图2描述的(即，包括阻挡层150的)结构基本相同，而且第二区域R2中的第二晶体管的结构可以不包括阻挡层。换言之，除了第二区域R2中的第二晶体管不具有位于源极/漏极图案SD与有源图案ACT之间的阻挡层外，第一区域R1和第二区域R2中的结构可以基本相同。
通过总结和回顾，实施例提供具有改善的电特性的半导体装置以及制造所述半导体装置的方法。即，根据实施例，至少一个含氧阻挡层可以设置在源极/漏极图案与有源图案之间以抑制或防止杂质从源极/漏极图案扩散到相邻图案中。因此，可以改善源极/漏极图案中的杂质的浓度分布。此外，可以以相对高的温度对源极/漏极图案执行热处理工艺，其可以提高源极/漏极图案中的杂质的激活程度。结果，可以降低源极/漏极图案的电阻。因此，可以提供具有改善的电特性的半导体装置以及制造该半导体装置的方法。
在这里已经公开了示例实施例，尽管采用了特定术语，但是仅以一般性和描述性意义而不是出于限制的目的来使用和解释它们。在一些情况下，如在提交本申请时的本领域普通技术人员显而易见的，除非另外特别指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离由权利要求阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种半导体装置，所述半导体装置包括：
至少一个有源图案，位于基底上；
至少一个栅电极，与所述至少一个有源图案交叉；
源极/漏极区域，位于所述至少一个有源图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；
阻挡层，位于源极/漏极区域中的至少一个源极/漏极区域与所述至少一个有源图案之间，阻挡层至少位于源极/漏极区域的底部上并包括氧。
2.如权利要求1所述的半导体装置，其中，阻挡层位于源极/漏极区域中的每个源极/漏极区域与所述至少一个有源图案之间，阻挡层沿源极/漏极区域的每个底部是共形的。
3.如权利要求2所述的半导体装置，其中：
所述至少一个有源图案包括凹进部分，源极/漏极区域位于凹进部分中，
阻挡层沿凹进部分中的每个凹进部分的整体是共形的。
4.如权利要求1所述的半导体装置，其中，阻挡层使每个源极/漏极区域与所述至少一个有源图案完全分离。
5.如权利要求1所述的半导体装置，其中，阻挡层沿每个源极/漏极区域的底部和对应的侧壁连续延伸。
6.如权利要求1所述的半导体装置，其中，阻挡层为使每个源极/漏极区域与所述至少一个有源图案分离的氧化硅层。
7.如权利要求6所述的半导体装置，其中，氧化硅层具有约2埃至约5埃的厚度。
8.如权利要求1所述的半导体装置，所述半导体装置还包括位于所述至少一个源极/漏极区域内的至少一个其他阻挡层，所述至少一个其他阻挡层与阻挡层分隔开。
9.如权利要求8所述的半导体装置，其中，所述至少一个其他阻挡层包括与阻挡层相同的材料。
10.如权利要求9所述的半导体装置，其中，每个阻挡层和所述至少一个其他阻挡层具有约2埃至约5埃的厚度。
11.如权利要求1所述的半导体装置，其中，所述至少一个有源图案为鳍式场效应晶体管图案。
12.如权利要求1所述的半导体装置，其中，阻挡层仅位于源极/漏极区域中的一些源极/漏极区域与所述至少一个有源图案之间。
13.一种半导体装置，所述半导体装置包括：
至少一个有源鳍式场效应晶体管图案，位于基底上；
至少一个栅电极，与所述至少一个有源鳍式场效应晶体管图案交叉；
源极/漏极区域，位于所述至少一个有源鳍式场效应晶体管图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；
阻挡层，位于源极/漏极区域中的每个源极/漏极区域与所述至少一个有源鳍式场效应晶体管图案之间，阻挡层沿源极/漏极区域的底部是共形的并包括氧。
14.如权利要求13所述的半导体装置，其中，阻挡层沿每个源极/漏极区域的底部和对应的侧壁是共形的。
15.如权利要求13所述的半导体装置，其中，阻挡层沿每个源极/漏极区域与所至少一个鳍式场效应晶体管图案之间的全部界面是连续的。
16.如权利要求15所述的半导体装置，其中，阻挡层和每个源极/漏极区域分别是外延半导体层。
17.如权利要求16所述的半导体装置，其中，阻挡层直接位于每个源极/漏极区域与所述至少一个鳍式场效应晶体管图案之间。
18.一种半导体装置，所述半导体装置包括：
至少一个有源图案，位于基底上；
至少一个栅电极，与所述至少一个有源图案交叉；
源极/漏极区域，位于所述至少一个有源图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；
第一阻挡层，位于源极/漏极区域中的每个源极/漏极区域与所述至少一个有源图案之间，第一阻挡层至少位于源极/漏极区域的底部上并包括氧；
第二阻挡层，位于源极/漏极区域中的每个源极/漏极区域的顶表面与对应的第一阻挡层之间，第一阻挡层和第二阻挡层彼此分隔开。
19.如权利要求18所述的半导体装置，其中，第一阻挡层沿每个源极/漏极区域与所述至少一个有源图案之间的全部界面是连续的。
20.如权利要求19所述的半导体装置，其中，第二阻挡层具有与第一阻挡层相同的形状。
21.如权利要求20所述的半导体装置，其中，第一阻挡层和第二阻挡层中的每个为由外延生长工艺形成的氧化硅层。
22.一种半导体装置，所述半导体装置包括：
有源图案，位于基底的第一区域和第二区域上；
栅电极，与有源图案交叉；
源极/漏极区域，位于有源图案上，源极/漏极区域中的两个源极/漏极区域分别位于栅电极中的每个栅电极的相对侧上；
阻挡层，在基底的第一区域中位于源极/漏极区域中的每个源极/漏极区域与有源图案之间，阻挡层至少位于源极/漏极区域的底部上并包括氧。
23.如权利要求22所述的半导体装置，其中，位于源极/漏极区域中的每个源极/漏极区域与有源图案之间的阻挡层仅位于基底的第一区域与第二区域中的第一区域中。
24.一种制造半导体装置的方法，所述方法包括：
在基底上形成至少一个有源图案；
形成与所述至少一个有源图案交叉的至少一个栅电极；
在所述至少一个有源图案中形成凹进部分，凹进部分位于所述至少一个栅电极的相对侧上；
在凹进部分中的至少一个凹进部分中共形地形成阻挡层，使得阻挡层包括氧；
在阻挡层上形成源极/漏极区域。
25.如权利要求24所述的半导体装置，其中，形成源极/漏极区域的步骤包括在形成阻挡层后外延生长源极/漏极区域。
CN201910052818.0A 2018-03-07 2019-01-21 半导体装置及制造该半导体装置的方法 Active CN110246896B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0026923 2018-03-07
KR1020180026923A KR102512799B1 (ko) 2018-03-07 2018-03-07 반도체 소자 및 그 제조방법
US16/019,811 2018-06-27
US16/019,811 US11222978B2 (en) 2018-03-07 2018-06-27 Semiconductor device and method of fabricating the same

Publications (2)

Publication Number Publication Date
CN110246896A true CN110246896A (zh) 2019-09-17
CN110246896B CN110246896B (zh) 2024-09-03

Family

ID=67843479

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910052818.0A Active CN110246896B (zh) 2018-03-07 2019-01-21 半导体装置及制造该半导体装置的方法

Country Status (3)

Country Link
US (2) US11222978B2 (zh)
KR (1) KR102512799B1 (zh)
CN (1) CN110246896B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626507B2 (en) 2018-09-26 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing FinFETs having barrier layers with specified SiGe doping concentration
US12396252B2 (en) * 2022-05-26 2025-08-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291973A (ja) * 1988-09-29 1990-03-30 Toshiba Corp 半導体装置の製造方法
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
US6475868B1 (en) * 1999-08-18 2002-11-05 Advanced Micro Devices, Inc. Oxygen implantation for reduction of junction capacitance in MOS transistors
KR20040044205A (ko) * 2002-11-19 2004-05-28 삼성전자주식회사 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법
US20070190731A1 (en) * 2006-02-14 2007-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for semiconductor devices
CN103035527A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 源极和漏极凹槽的氮钝化
US20150243756A1 (en) * 2013-09-27 2015-08-27 Borna J. Obradovic Integrated circuit devices including finfets and methods of forming the same
US20160300906A1 (en) * 2015-04-07 2016-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having barrier layer to prevent impurity diffusion
CN106057803A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 具有在隔离区上的间隔件的半导体器件
US20160336450A1 (en) * 2015-05-14 2016-11-17 Yong-Suk Tak Semiconductor device including field effect transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910165A (en) 1988-11-04 1990-03-20 Ncr Corporation Method for forming epitaxial silicon on insulator structures using oxidized porous silicon
US7232728B1 (en) 1996-01-30 2007-06-19 Micron Technology, Inc. High quality oxide on an epitaxial layer
US7550330B2 (en) * 2006-11-29 2009-06-23 International Business Machines Corporation Deep junction SOI MOSFET with enhanced edge body contacts
US7838887B2 (en) 2008-04-30 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain carbon implant and RTA anneal, pre-SiGe deposition
KR20120038195A (ko) * 2010-10-13 2012-04-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8716090B2 (en) 2012-05-25 2014-05-06 The Institute of Microelectronics Chinese Academy of Science Semiconductor device manufacturing method
US9306069B2 (en) 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
US9543387B2 (en) 2014-03-10 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291973A (ja) * 1988-09-29 1990-03-30 Toshiba Corp 半導体装置の製造方法
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
US6475868B1 (en) * 1999-08-18 2002-11-05 Advanced Micro Devices, Inc. Oxygen implantation for reduction of junction capacitance in MOS transistors
KR20040044205A (ko) * 2002-11-19 2004-05-28 삼성전자주식회사 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법
US20070190731A1 (en) * 2006-02-14 2007-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for semiconductor devices
CN101022084A (zh) * 2006-02-14 2007-08-22 台湾积体电路制造股份有限公司 形成半导体装置的方法
CN103035527A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 源极和漏极凹槽的氮钝化
US20150243756A1 (en) * 2013-09-27 2015-08-27 Borna J. Obradovic Integrated circuit devices including finfets and methods of forming the same
CN106057803A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 具有在隔离区上的间隔件的半导体器件
US20160300906A1 (en) * 2015-04-07 2016-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having barrier layer to prevent impurity diffusion
US20170317164A1 (en) * 2015-04-07 2017-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having barrier layer to prevent impurity diffusion
US20160336450A1 (en) * 2015-05-14 2016-11-17 Yong-Suk Tak Semiconductor device including field effect transistors

Also Published As

Publication number Publication date
KR102512799B1 (ko) 2023-03-22
US20190280123A1 (en) 2019-09-12
US20220102555A1 (en) 2022-03-31
US11222978B2 (en) 2022-01-11
KR20190106028A (ko) 2019-09-18
CN110246896B (zh) 2024-09-03
US11728429B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
US10700203B2 (en) Semiconductor devices
CN101315933B (zh) 具有多个鳍式场效应晶体管的半导体结构
KR102577262B1 (ko) 확산 방지 영역을 갖는 반도체 소자
US11710796B2 (en) Semiconductor devices
KR102544153B1 (ko) 반도체 장치 및 그 제조 방법
CN109494220B (zh) 具有垂直沟道的半导体器件及其制造方法
US11557656B2 (en) Semiconductor device having a capping pattern on a gate electrode
TW202207314A (zh) 具有多通道主動區之半導體元件
US10741659B2 (en) Semiconductor device
US20170033107A1 (en) Semiconductor device and method for manufacturing the same
CN111987143A (zh) 半导体器件及其形成方法
KR102897590B1 (ko) 반도체 소자
US11728429B2 (en) Method of fabricating semiconductor device
US11575004B2 (en) Semiconductor structure and formation method thereof
CN110137258B (zh) 半导体器件
US20240105776A1 (en) Semiconductor devices
CN110739352A (zh) 包括场效应晶体管的半导体器件
TW202027272A (zh) 半導體裝置
KR102859599B1 (ko) 반도체 장치 및 그 제조 방법
US20190295886A1 (en) Semiconductor device
KR102902648B1 (ko) 반도체 장치
US20250294870A1 (en) Semiconductor devices
TW202602283A (zh) 半導體裝置及其製造方法
KR20260022062A (ko) 반도체 소자
KR20260020600A (ko) 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant