CN110198167B - 一种非对称的sar adc电容开关时序电路及方法 - Google Patents

Abstract

本发明公开了一种非对称的SAR ADC电容开关时序电路，包括：主电容阵列(1)，辅助电容阵列(2)，比较器(3)，第一开关组(4)，第二开关组(5)，第三开关组(6)，第一输入端(V_IP)以及第二输入端(V_IN)；其中，所述主电容阵列(1)通过第一开关组(4)连接所述比较器(3)；所述第一输入端(V_IP)和所述第二输入端(V_IN)通过第二开关组(5)连接所述主电容阵列(1)；所述主电容阵列(1)通过开关Sp2连接所述辅助电容阵列(2)；所述辅助电容阵列(2)通过第三开关组(6)连接V_cm端。本发明提供的开关时序采用分离电容时序、单调开关时序、非对称电容阵列以及分段电容阵列相结合的方法，避免了传统时序操作中高位大电容对ADC性能的限制，降低了ADC的功耗并减小了ADC电容阵列的版图面积。

Description

一种非对称的SAR ADC电容开关时序电路及方法

技术领域

本发明属于电子电路集成领域，具体涉及一种非对称的SAR ADC电容开关时序电路及方法。

背景技术

近年来，随着可穿戴设备的推广和精密的生物仪器的发展，导致各种系统对模数转换器(ADC)的要求也越来越高。常见的ADC主要有Flash ADC、流水线ADC、Sigma-deltaADC和逐次逼近型ADC(SAR ADC)，与其他ADC相比，SAR ADC具有结构简单、版图面积小、功耗低等特点，且与现代CMOS工艺兼容较好。因此，近年来，SAR ADC被广泛应用于低功耗，精度中等且速度适中的数模混合集成电路设计领域。随着科技的进步和电源电压的降低，DAC的电容阵列在SAR ADC设计的总功耗中占据主导地位。因此降低这部分电容的大小对减小DAC的功耗与面积尤为重要。

如今科学家们提出了几种开关切换方案以降低SAR ADC的开关功耗，如分离电容开关时序(split capacitor)、单调电容开关时序(monotonic)以及新的三电平开关时序(new tri-level scheme)等。

然而，这些方法都只能在一定程度上降低SAR ADC的开关功耗和减小版图面积，已经不能满足各类系统对ADC越来越高的要求。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种新型低功耗非对称的SAR ADC电容开关时序电路及方法。本发明要解决的技术问题通过以下技术方案实现：

一种非对称的SAR ADC电容开关时序电路，包括：主电容阵列，辅助电容阵列，比较器，第一开关组，第二开关组，第三开关组，第一输入端V_IP以及第二输入端V_IN；其中，

所述主电容阵列通过第一开关组连接所述比较器；

所述第一输入端V_IP和所述第二输入端V_IN通过第二开关组连接所述主电容阵列；

所述主电容阵列通过开关Sp2连接所述辅助电容阵列；

所述辅助电容阵列通过第三开关组连接V_cm端。

在本发明的一个实施例中，所述主电容阵列包括第一电容阵列和第二电容阵列，所述辅助电容阵列包括第三电容阵列和第四电容阵列；

所述第一开关组包括开关Sp1和开关Sn1，所述第二开关组包括开关Sp3和开关Sn3，所述第三开关组包括开关Sp4和开关Sn4；

所述第一电容阵列的上极板通过所述开关Sp1连接所述比较器的同相输入端，所述第二电容阵列的上极板通过所述开关Sn1连接所述比较器的反相输入端；

所述第一输入端V_IP通过所述开关Sp3连接所述第一电容阵列的上极板，所述第二输入端V_IN通过开关Sn3连接所述第二电容阵列的上极板；

所述第三电容阵列的上极板连接所述第四电容阵列的上极板，所述第三电容阵列的下极板连接所述第四电容阵列的下极板；

所述第四电容阵列的上极板通过所述开关Sp4连接V_cm端，所述第四电容阵列的下极板通过所述开关Sn4连接V_cm端。

在本发明的一个实施例中，所述第一电容阵列包括依次并行连接的电容CP1、电容CP2、……电容CP4以及dummy电容C_sp，所述电容C_sp通过所述开关Sp2与辅助电容阵列的上极板、V_ref端以及地端连接；其中，所述电容C_sp和所述电容CP4均为单位电容，所述电容CPi的容值为2^4-iC，1≤i≤3。

在本发明的一个实施例中，所述第二电容阵列包括依次并行连接的电容CN1、电容CN2、……电容CN5，其中，所述电容CN5和所述电容CN4均为单位电容C，所述电容CNj的容值为2^4-jC，1≤j≤3。

在本发明的一个实施例中，所述第三电容阵列包括并行连接的电容CPL1和电容CPL2，其中，所述电容CPL1的容值为2C，所述电容CPL2为单位电容C。

在本发明的一个实施例中，所述第三电容阵列还包括衰减电容阵列和分段电容C_sr，所述衰减电容阵列包括并行连接的电容CPL3和电容CPL4；其中，所述分段电容C_sr为二进制电容，连接在所述电容CPL2和所述电容CPL3的上极板之间；所述电容CPL3和所述电容CPL4均为单位电容C。

在本发明的一个实施例中，所述第四电容阵列包括依次并行连接的电容CPM1、电容CPM2和电容CPM3，其中，所述电容CPM3和所述电容CPM2均为单位电容C，所述电容CPM1的容值为2C。

在本发明的一个实施例中，所述辅助电容阵列还包括与所述电容CPM1并行连接的补充电容C_F，所述补充电容C_F的容值为120C。

本发明还提供了一种非对称的SAR ADC电容开关时序方法，包括以下步骤：

根据输入信号得到第一位数字码；

根据所述第一位数字码得到第二位数字码；

根据所述第一位数字码和所述第二位数字码得到第三位数字码；

根据所述第一位数字码和所述第三位数字码得到第四位数字码；

根据所述第四位数字码得到第五位数字码；

根据所述第五位数字码得到第六位数字码；

根据所述第六位数字码得到第七位数字码；

根据所述第七位数字码得到第八位数字码；

根据所述第八位数字码得到第九位数字码；

根据所述第九位数字码得到第十位数字码。

本发明的有益效果：

本发明提供的一种新型低功耗非对称的SAR ADC电容开关时序采用将分离电容时序、单调开关时序、非对称电容阵列以及分段电容阵列相结合的方法，避免了传统时序操作中高位大电容对ADC性能的限制，在很大程度上降低了ADC的功耗并减小了ADC电容阵列的版图面积。相较于传统电容开关时序，本发明的电容开关时序的平均开关功耗减小了99.67％，面积节省了84％。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种新型低功耗非对称的SAR ADC电容开关时序电路的结构示意图；

图2是本发明实施例提供的一种新型低功耗非对称的SAR ADC电容开关时序电路的另一种结构示意图；

图3a～3b是本发明实施例提供的M＝5时衰减电容比较1位及比较2位时的电容阵列结构图；

图4是本发明实施例提供的一种新型低功耗非对称的SAR ADC电容开关时序电路实例图；

图5为本发明实施例提供的10-bit SAR ADC无衰减电容时的电容阵列结构示意图；

图6a～6e为本发明实施例提供的应用于主阵列中的新型开关时序示意图；

图7是本发明实施例提供的一种新型低功耗非对称的电容开关时序的平均开关功耗仿真结果图

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种新型低功耗非对称的SAR ADC电容开关时序电路的结构示意图。

本发明提供的一种新型低功耗非对称的SAR ADC电容开关时序电路包括：主电容阵列1，辅助电容阵列2，比较器3，第一开关组4，第二开关组5，第三开关组6，第一输入端V_IP以及第二输入端V_IN；其中，

所述主电容阵列1通过第一开关组4连接所述比较器3；

所述第一输入端V_IP和所述第二输入端V_IN通过第二开关组5连接所述主电容阵列1；

所述主电容阵列1通过开关Sp2连接所述辅助电容阵列2；

所述辅助电容阵列2通过第三开关组6连接V_cm端。

请参见图2，图2是本发明实施例提供的一种新型低功耗非对称的SAR ADC电容开关时序电路的另一种结构示意图。

在本实施例中，所述主电容阵列1包括第一电容阵列11和第二电容阵列12，所述辅助电容阵列2包括第三电容阵列21和第四电容阵列22；

所述第一开关组4包括开关Sp1和开关Sn1，所述第二开关组5包括开关Sp3和开关Sn3，所述第三开关组6包括开关Sp4和开关Sn4；

所述第一电容阵列11的上极板通过所述开关Sp1连接所述比较器3同相输入端，所述第二电容阵列12的上极板通过所述开关Sn1连接所述比较器3的反相输入端；

所述第一输入端V_IP通过所述开关Sp3连接所述第一电容阵列11的上极板，所述第二输入端V_IN通过开关Sn3连接所述第二电容阵列的上极板；

所述第三电容阵列21的上极板连接所述第四电容阵列22的上极板，所述第三电容阵列21的下极板连接所述第四电容阵列22的下极板；

所述第四电容阵列22的上极板通过所述开关Sp4连接V_cm端，所述第四电容阵列22的下极板通过所述开关Sn4连接V_cm端。

本发明采用的是将分离电容时序、单调开关时序、非对称电容阵列以及分段电容阵列相结合的混合开关方案，其主电容阵列的最优电容数目M和衰减电容阵列的最优比较位数n是通过MATLAB仿真软件确定的。请参见表1，表1是本发明中主阵列单边电容数目M及衰减电容阵列比较位数n与开关功耗和电容阵列面积的关系。

首先利用MATLAB仿真软件对本发明的电容阵列结构进行建模，求出开关功耗结果，比较得到最优M值等于5。在此基础上，改变分段电容的位置会得到不同的功耗和面积值。请参见图3a～3b，图3a是本发明实施例提供的M＝5时衰减电容比较1位时的电容阵列结构图，图3b是本发明实施例提供的M＝5时衰减电容比较2位时的电容阵列结构图。由于分段电容C_sr与衰减电容阵列为串联关系，二者串联后的结果必须等于C_sr右侧的电容值，因此M＝5时衰减电容的比较位数n只能等于1或2。M等于其他值时的情况同理，此处不进行一一赘述。分段电容C_sr的容值为2ⁿC。

表1

由MATLAB仿真软件确定了主阵列的最优电容数目M＝5，衰减电容阵列的最优比较位数n＝1。

请参见图4，图4为本发明实施例提供的一种新型低功耗非对称的SAR ADC电容开关时序电路实例图。

在本实施例中，所述第一电容阵列11为P端电容阵列DACp_M，包括依次并行连接的电容CP1、电容CP2、……电容CP4以及dummy电容C_sp，所述电容C_sp通过所述开关Sp2与辅助电容阵列2的上极板、V_ref端以及地端连接；其中，所述电容C_sp和所述电容CP4均为单位电容，所述电容CPi的容值为2^4-iC，1≤i≤3。P端电容阵列DACp_M的上极板接电压V_P端，下极板接参考电压端。

在本实施例中，所述第二电容阵列12为N端电容阵列DACn_M，包括依次并行连接的电容CN1、电容CN2、……电容CN5，其中，所述电容CN5和所述电容CN4均为单位电容C，所述电容CNj的容值为2^4-jC，1≤j≤3。N端电容阵列DACn_M接电压V_N端，下极板接参考电压端。

在本实施例中，所述第三电容阵列21为低位电容阵列DACF_L，包括并行连接的电容CPL1和电容CPL2，其中，所述电容CPL1的容值为2C，所述电容CPL2为单位电容C。

在本实施例中，所述第三电容阵列21还包括衰减电容阵列211和分段电容C_sr，所述衰减电容阵列211包括并行连接的电容CPL3和电容CPL4；其中，所述分段电容C_sr为二进制电容，其容值为2C，连接在所述电容CPL2和所述电容CPL3的上极板之间；所述电容CPL3和所述电容CPL4均为单位电容C。

在本实施例中，所述第四电容阵列22为高位电容阵列DACF_M，包括依次并行连接的电容CPM1、电容CPM2和电容CPM3，其中，所述电容CPM3和所述电容CPM2均为单位电容C，所述电容CPM1的容值为2C。

在本实施例中，所述辅助电容阵列2还包括与所述电容CPM1并行连接的补充电容C_F，所述补充电容C_F的容值为120C。

逐次逼近型模数转换器在比较过程中会产生二进制电压变化。为了保证低三位遵守该规则，主阵列的电压变化量通过耦合电容Csp耦合到辅助阵列后，需要增添一个补充电容C_F以保证辅助阵列产生正确的二进制电压变化。补充电容C_F的值为：

C_F＝128C-DACF_M的电容总数-分段电容Csr与衰减电容阵列串联后的电容值-DACF_L中除去分段电容Csr及衰减电容阵列剩下的电容总数＝120C。

请参见图5，图5为本发明实施例提供的10-bit SAR ADC无衰减电容时的电容阵列结构图示意图；其中，补充电容C_F的容值为240C，图4中C_F的容值为120C，对比可知，本发明的电容阵列结构面积明显减小，能耗也随之减小。

请参见图6a～6e，图6a～6e为本发明实施例提供的应用于4bits ADC主阵列中的新型开关时序示意图。图中电平1表示V_ref，电平1/2表示V_cm，电平0表示GND。

实施例二

下面以改进型10-Bit逐次逼近型模数转换器的电容阵列为例进行时序步骤介绍。

在本实施例中，主电容阵列采用本发明提供的新型开关时序比较高六位数字码，比较第一位和第二位不耗能，比较第六位时采用了单调电容开关时序，只对DACn_M电容阵列的dummy电容进行操作，使DACp_M电容阵列的dummy电容C_sp恒接V_cm电平，保证了DACp_M电容阵列的电压变化可以正确的耦合到辅助电容阵列使之产生正确的二进制电平变化。辅助阵列中，将最大电容进行拆分，利用改进的V_cm-based开关时序比较低四位，分段电容C_sr对DACF_L进行分段后产生衰减电容阵列，用于比较最低位数字码。

在本实施例中，MSB(Most Significant Bit)表示最高位码，即第一位数字码，MSB-1～MSB-5分别表示第二位到第六位数字码，LSB(Least Significant Bit)表示第七位数字码，LSB-1～LSB-3分别表示第八位到第十位数字码。

本发明的开关时序方案分为两个阶段。其中第一阶段发生在主阵列，用本发明的新型开关时序比较前六位。第二阶段发生在辅助阵列，用改进的V_cm-based开关方法比较后四位。采用差分结构，提高了共模噪声抑制能力和转换精度。

在本实施例中，第一阶段主要包括以下步骤：

根据输入信号得到第一位数字码；

初始时，将主电容阵列中所有电容的下极板都接V_cm电平，闭合所述开关Sp4和所述开关Sn4；

采样时钟到来后，V_IP，V_IN通过自举开关被采样到比较器的输入端上。开关关断后，逻辑电路会给比较器一个工作信号，比较器比较出第一位1Bit的结果，得到第一位数字码MSB。

根据所述第一位数字码得到第二位数字码；

逻辑电路根据第一位比较的结果控制开关对DACp_M和DACn_M电容阵列进行相应的置位，根据所述第一位数字码对所述主电容阵列的下极板进行电平转换。若MSB为1，则将P端电容阵列DACp_M的下极板全部从V_cm转换为GND；若MSB为0，则将N端电容阵列DACn_M的下极板全部从V_cm转换为GND；进行比较得到第二位数字码MSB-1。

根据所述第一位数字码和所述第二位数字码得到第三位数字码；

根据第一位数字码MSB和第二位数字码MSB-1对主电容阵列的下极板进行相应的置位。若MSB和MSB-1均为1，则将电容C_sp及CP4的下极板从GND转换为V_cm，并将电容CN1和CN3的下极板从V_cm转换为V_ref；若MSB为1，MSB-1为0，则将电容CP1、CP4以及电容C_sp的下极板从GND转换为V_cm，并将电容CN3的下极板从V_cm转换为V_ref；若MSB为0，MSB-1为1，则将电容CP3的下极板从V_cm转换为V_ref，并将电容CN1、CN4和CN5的下极板从GND转换为V_cm；若MSB和MSB-1均为0，则将电容CP1和CP3的下极板从V_cm转换为V_ref，将电容CN4和CN5的下极板从GND转换为V_cm；进行比较得到第三位数字码MSB-2。

根据所述第一位数字码和所述第三位数字码得到第四位数字码；

根据第一位数字码MSB和第三位数字码MSB-2对主电容阵列的下极板进行相应的置位。若MSB和MSB-2均为1，则将电容CN2的下极板从V_cm转换为V_ref；若MSB为1，MSB-2为0，则将电容CP3的下极板从GND转换为V_cm，并将电容CN3的下极板从V_ref转换为V_cm；若MSB为0，MSB-2为1，则将电容CP3的下极板从V_ref转换为V_cm，并将电容CN3的下极板从GND转换为V_cm；若MSB和MSB-2均为0，则将电容CP2的下极板从V_cm转换为V_ref；进行比较得到第四位数字码MSB-3。

根据所述第四位数字码得到第五位数字码；

根据第四位数字码MSB-3对主电容阵列的下极板进行相应的置位。若MSB-3为1，则将电容CP4的下极板从V_cm转换为GND，并将电容CN4的下极板从V_cm转换为V_ref；若MSB-3为0，则将所述电容CP4的下极板从V_cm转换为V_ref，并将电容CN4的下极板从V_cm转换为GND；进行比较得到第五位数字码MSB-4。

根据所述第五位数字码得到第六位数字码；

根据第五位数字码MSB-4对主电容阵列的下极板进行相应的置位。若MSB-4为1，则将电容CN5的下极板从V_cm转换为GND；若MSB-4为0，则将电容CN5的下极板从V_cm转换为V_ref；进行比较得到第六位数字码MSB-5。

低四位通过改进的V_cm-based开关方法(split-MSB)在辅助电容阵列中确定，包括以下步骤：

初始时，将辅助阵列中高位电容阵列DACF_M和低位电容阵列DACF_L电容阵列中二进制电容的上下极板都接V_cm。后四位的比较过程中，补充电容C_F和衰减电容阵列中的dummy电容的电位保持不变。

根据所述第六位数字码得到第七位数字码；

根据第六位数字码MSB-5对辅助电容阵列的下极板进行电平转换。若MSB-5为1，则将高位电容阵列DACF_M的下极板全部从V_cm转换为GND；若MSB-5为0，则将高位电容阵列DACF_M的下极板全部从V_cm转换为V_ref；进行比较得到第七位数字码LSB；

根据所述第七位数字码得到第八位数字码；根据所述第八位数字码得到第九位数字码；

在第七次比较的基础上，按照V_cm-based开关方法依次对辅助电容阵列的下极板进行电平转换。若前一次比较结果为1，则将DACF_L电容阵列中相应电容的下极板依次从V_cm转换为GND；若前一次比较结果为0，将DACF_L电容阵列中相应电容的下极板依次从V_cm转换为V_ref。进行比较得到第八位和第九位数字码LSB-1和LSB-2。

根据所述第九位数字码得到第十位数字码。

根据第九位数字码LSB-2对衰减电容阵列的下极板进行电平转换。若LSB-2为1，则将衰减电容阵列的下极板依次从V_cm转换为GND；若LSB-2为0，则将衰减电容阵列的下极板依次从V_cm转换为V_ref，dummy电容保持V_cm电位不变，进行比较得到第十位数字码LSB-3。

在本实施例中，电容阵列在转换的过程中，能够基本保证比较器的共模保持在V_cm而减小比较器的动态失调，提高了ADC的转换精度。

下面以10-bit的量化结果为101110110X对本发明进行量化方案详细说明。

在本实施例中，第一阶段主要包括以下步骤：

初始时，所有主阵列中电容的下极板都接V_cm电平，闭合开关Sp4和开关Sn4。

采样时钟到来后，V_IP，V_IN通过自举开关被采样到比较器的输入端上。开关关断后，逻辑电路会给比较器一个工作信号，比较器比较出第一位1Bit的结果，得到第一位数字码MSB。接着逻辑电路再根据第一位比较的结果控制开关对P端和N端的电容阵列进行相应的置位。

在本实施例中，MSB的结果为1，将DACp_M电容阵列的下极板全部从V_cm转换为GND；然后进行比较得到第二位数字码MSB-1为0。

在第一次和第二次比较的基础上，即MSB为1，MSB-1为0，将DACp_M电容阵列中CP1、CP4及C_sp的下极板从GND转换为V_cm，同时将DACn_M电容阵列中CN3的下极板从V_cm转换为V_ref；进行比较得到第三位数字码MSB-2为1。

在第一次和第三次比较的基础上，即MSB和MSB-2均为1，将DACn_M电容阵列中CN2的下极板从V_cm转换为V_ref；然后再进行比较得到第四位数字码MSB-3为1。

在第四次比较的基础上，即MSB-3为1，将DACp_M电容阵列中CP4的下极板从V_cm转换为GND，将DACn_M电容阵列中CN4的下极板从V_cm转换为V_ref；然后进行比较得到第五位数字码MSB-4为1。

在第五次比较的基础上，即MSB-4为1，将DACn_M电容阵列中CN5的下极板从V_cm转换为GND；比较得到第六位数字码MSB-5为0。

在本实施例中，第二阶段主要是通过改进的V_cm-based开关方法(split-MSB)来确定后四位数字码，主要包括以下步骤：

初始时，辅助阵列DACF_M和DACF_L电容阵列中二进制电容的上下极板都接V_cm。后四位的比较过程中，C_F和衰减电容阵列中的dummy电容的电位保持不变。

根据第六次比较，MSB-5为0，将DACF_M电容阵列的下极板全部从V_cm转换为V_ref。比较得到第七位数字码LSB为1。

在第七次比较的基础上，LSB为1，将DACF_L电容阵列中最高位电容的下极板从V_cm转换为GND，比较得到第八位数字码LSB-1为1。

在第八次比较的基础上，LSB-1为1，将DACF_L电容阵列中次高位电容的下极板从V_cm转换为GND，比较得到第九位数字码LSB-2为0。

在第九次比较的基础上，LSB-2为0，将衰减电容阵列中相应电容的下极板从V_cm转换为V_ref。dummy电容保持V_cm电位不变。比较得到第十位数字码LSB-3为X(0或1)。

至此，我们得到本发明所假设的10-bit量化结果101110110X。

本发明将分离电容时序、单调开关时序、非对称电容阵列以及分段电容阵列相结合，提供了一种新型低功耗非对称的SAR ADC电容开关时序。利用本发明的新型开关时序比较高位时，在保证主阵列P端的dummy电容C_sp的电位保持在V_cm的同时最大限度的降低了比较高位时的功耗。由于C_sp的电位需要接V_cm不变才能将主阵列的电压变化耦合到辅助阵列，比较第六位时仅需要将N端dummy电容从V_cm转换至GND或V_ref，因此减少了辅助阵列电容需要比较的位数，即减小了高位电容的容值，从而使高位的开关功耗减小。用辅助电容阵列比较低位时，采用改进的V_cm-based的方法，对辅助阵列的最大电容进行拆分，并且对低位电容阵列进行分段，使比较后几位时的能耗也降到最低，尤其大大降低了补充电容C_F的容值，从而降低了DAC电容阵列的面积。因此本发明避免了传统时序操作中高位大电容对DAC性能的限制，在很大程度上降低了DAC的功耗并减小了DAC电容阵列的版图面积。请参见图7，图7是本发明实施例提供的一种新型低功耗非对称的电容开关时序的平均开关功耗仿真结果图。本发明提供的开关时序平均开关功耗为

而传统的开关时序平均开关功耗为

相较于传统电容开关时序，本发明的电容开关时序的平均开关功耗减小了99.67％，面积节省了84％。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种非对称的SAR ADC电容开关时序电路，其特征在于，包括：主电容阵列(1)，辅助电容阵列(2)，比较器(3)，第一开关组(4)，第二开关组(5)，第三开关组(6)，第一输入端(V_IP)以及第二输入端(V_IN)；其中，

所述主电容阵列(1)通过第一开关组(4)连接所述比较器(3)；

所述第一输入端(V_IP)和所述第二输入端(V_IN)通过第二开关组(5)连接所述主电容阵列(1)；

所述主电容阵列(1)通过开关Sp2连接所述辅助电容阵列(2)；

所述辅助电容阵列(2)通过第三开关组(6)连接V_cm端；所述主电容阵列(1)包括第一电容阵列(11)和第二电容阵列(12)，所述辅助电容阵列(2)包括第三电容阵列(21)和第四电容阵列(22)；

所述第一开关组(4)包括开关Sp1和开关Sn1，所述第二开关组(5)包括开关Sp3和开关Sn3，所述第三开关组(6)包括开关Sp4和开关Sn4；

所述第一电容阵列(11)的上极板通过所述开关Sp1连接所述比较器(3)的同相输入端，所述第二电容阵列(12)的上极板通过所述开关Sn1连接所述比较器(3)的反相输入端；

所述第一输入端(V_IP)通过所述开关Sp3连接所述第一电容阵列(11)的上极板，所述第二输入端(V_IN)通过开关Sn3连接所述第二电容阵列的上极板；

所述第三电容阵列(21)的上极板连接所述第四电容阵列(22)的上极板，所述第三电容阵列(21)的下极板连接所述第四电容阵列(22)的下极板；

所述第四电容阵列(22)的上极板通过所述开关Sp4连接V_cm端，所述第四电容阵列(22)的下极板通过所述开关Sn4连接V_cm端。

2.根据权利要求1所述的开关时序电路，其特征在于，所述第一电容阵列(11)包括依次并行连接的电容CP1、电容CP2、……电容CP4以及dummy电容C_sp，所述电容C_sp通过所述开关Sp2与辅助电容阵列(22)的上极板、V_ref端以及地端连接；其中，所述电容C_sp和所述电容CP4均为单位电容，所述电容CPi的容值为2^4-iC，1≤i≤3。

3.根据权利要求1所述的开关时序电路，其特征在于，所述第二电容阵列(12)包括依次并行连接的电容CN1、电容CN2、……电容CN5，其中，所述电容CN5和所述电容CN4均为单位电容C，所述电容CNj的容值为2^4-jC，1≤j≤3。

4.根据权利要求1所述的开关时序电路，其特征在于，所述第三电容阵列(21)包括并行连接的电容CPL1和电容CPL2，其中，所述电容CPL1的容值为2C，所述电容CPL2为单位电容C。

5.根据权利要求4所述的开关时序电路，其特征在于，所述第三电容阵列(21)还包括衰减电容阵列(211)和分段电容C_sr，所述衰减电容阵列(211)包括并行连接的电容CPL3和电容CPL4；其中，所述分段电容C_sr为二进制电容，连接在所述电容CPL2和所述电容CPL3的上极板之间；所述电容CPL3和所述电容CPL4均为单位电容C。

6.根据权利要求1所述的开关时序电路，其特征在于，所述第四电容阵列(22)包括依次并行连接的电容CPM1、电容CPM2和电容CPM3，其中，所述电容CPM3和所述电容CPM2均为单位电容C，所述电容CPM1的容值为2C。

7.根据权利要求6所述的开关时序电路，其特征在于，所述辅助电容阵列(2)还包括与所述电容CPM1并行连接的补充电容C_F，所述补充电容C_F的容值为120C。

8.一种应用于权利要求1-7任一项所述非对称的SAR ADC电容开关时序方法，其特征在于，包括以下步骤：

根据输入信号将主电容阵列中所有电容的下极板都接V_cm电平，闭合开关Sp4和开关Sn4，得到第一位数字码；

根据所述第一位数字码对所述主电容阵列的下极板进行电平转换，得到第二位数字码；

根据所述第一位数字码和所述第二位数字码对所述主电容阵列的下极板进行相应的置位，得到第三位数字码；

根据所述第一位数字码和所述第三位数字码对所述主电容阵列的下极板进行相应的置位，得到第四位数字码；

根据所述第四位数字码对所述主电容阵列的下极板进行相应的置位，得到第五位数字码；

根据所述第五位数字码对所述主电容阵列的下极板进行相应的置位，得到第六位数字码；

根据所述第六位数字码对辅助电容阵列的下极板进行电平转换，得到第七位数字码；

根据所述第七位数字码对所述辅助电容阵列的下极板进行电平转换，得到第八位数字码；

根据所述第八位数字码对所述辅助电容阵列的下极板进行电平转换，得到第九位数字码；

根据所述第九位数字码对衰减电容阵列的下极板进行电平转换，得到第十位数字码。

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