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CN110176400A - 处理方法 - Google Patents

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CN110176400A
CN110176400A CN201910115973.2A CN201910115973A CN110176400A CN 110176400 A CN110176400 A CN 110176400A CN 201910115973 A CN201910115973 A CN 201910115973A CN 110176400 A CN110176400 A CN 110176400A
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silicon oxide
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Tokyo Electron Ltd
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Abstract

本发明提供一种处理方法。一实施方式的处理方法中，被加工物的第1氮化区域被蚀刻。第1氮化区域设置于硅制的第1凸部上。被加工物还具有第2凸部、第2氮化区域及有机区域。第2凸部为硅制，第2氮化区域含硅及氮，并设置于第2凸部上。有机区域覆盖第1及第2凸部以及第1及第2氮化区域。处理方法中，有机区域局部被蚀刻而露出第1氮化区域。接着，以覆盖由被加工物制成的中间产物的表面的方式形成硅氧化膜。接着，蚀刻硅氧化膜以便露出第1氮化区域的上表面。接着，第1氮化区域被各向同性地蚀刻。

Description

处理方法
技术领域
本公开的实施方式涉及一种被加工物的处理方法。
背景技术
作为场效应型晶体管(FET)的一种，已知有FinFET。在FinFET的制造中，通过等离子体蚀刻形成鳍及栅极等的要素。关于FinFET的制造，在日本特开2015-37091号公报中有所记载。
发明内容
在FinFET中，掩膜形成于硅制的基板上。掩膜经历图案化，其包括相互大致平行排列的多个氮化区域。多个氮化区域由氮化硅形成。接着，基板被蚀刻，由此形成多个凸部即多个鳍。多个凸部相互大致平行排列。
在FinFET的制造中，要求选择性地去除多个凸部中的几个凸部。即，要求相对于第2凸部选择性地去除第1凸部。为此，需要选择性地去除多个氮化区域中的几个氮化区域。作为选择性地去除氮化区域的方法，考虑如下方法。首先，以覆盖多个凸部的方式设置有有机区域。有机区域由含碳的有机材料形成。接着，在有机区域上设置有掩膜。掩膜在应去除的氮化区域(以下，称为“第1氮化区域”)的上方露出有机区域，在应残留的氮化区域(以下，称为“第2氮化区域”)的上方覆盖有机区域。接着，有机区域被蚀刻，以便露出第1氮化区域的上表面。之后，露出的第1氮化区域被蚀刻。在第1氮化区域的蚀刻中，要求相对于硅选择性地去除氮化硅。在第1氮化区域的蚀刻中，考虑采用使用了含氢氟碳化物的处理气体的等离子体蚀刻。
若因制造误差致使掩膜的边界位置向应去除的第1氮化区域的上方偏离，则应去除的第1氮化区域的一部分被有机区域覆盖，因此通过各向异性的等离子体蚀刻使得第1氮化区域的相应一部分残留。即使如此掩膜的边界位置偏离，也为了可靠地去除第1氮化区域，需要各向同性蚀刻。然而，若通过有机区域被削去而使得应残留的第2氮化区域稍微露出一点，则通过各向同性蚀刻，第2氮化区域也被蚀刻。基于这个背景，要求维持应残留的氮化区域并且可靠地去除应去除的氮化区域。
一方式中，提供被加工物的处理方法。被加工物具有基底区域、第1凸部、第2凸部、第1氮化区域、第2氮化区域、有机区域及掩膜。第1凸部及第2凸部由硅形成，并以从基底区域突出的方式延伸。第1凸部及第2凸部在基底区域上沿一个方向排列。第1氮化区域含硅及氮，且设置于第1凸部的顶部上。第2氮化区域含硅及氮，且设置于第2凸部的顶部上。有机区域含碳，且以覆盖第1凸部、第2凸部、第1氮化区域及第2氮化区域的方式设置。掩膜以露出在第1凸部及第1氮化区域上延伸的有机区域的部分区域的方式设置于有机区域上。一方式所涉及的被加工物的处理方法包括：(i)为了去除有机区域的部分区域以露出第1氮化区域而蚀刻有机区域的工序；(ii)在通过蚀刻有机区域的工序来由被加工物制成的中间产物的表面上以覆形形式(conf ormal)形成硅氧化膜的工序；(iii)为了露出第1氮化区域的上表面而蚀刻硅氧化膜的工序；及(iv)对于硅氧化膜及第1凸部选择性且各向同性地蚀刻所述第1氮化区域的工序。
一方式所涉及的处理方法中，作为对所露出的第1氮化区域的蚀刻采用各向同性蚀刻。根据各向同性蚀刻，即使因制造误差致使掩膜的边界位置偏离设计位置，只要第1氮化区域至少局部露出，便可可靠地去除第1氮化区域。因此，容许的掩膜的制造误差大。并且，通过有机区域的蚀刻(即，有机区域的回蚀)、硅氧化膜的形成及硅氧化膜的蚀刻(即，硅氧化膜的回蚀)，第1氮化区域露出，但有机区域、第2凸部及第2氮化区域通过硅氧化膜被保护。第1氮化区域的各向同性地蚀刻实质上不使用物理性的能量而使用化学性的反应，因此能够抑制硅氧化膜的蚀刻。因此，有机区域、第2凸部及第2氮化区域等的应残留的部分通过硅氧化膜被保护并留存。
一实施方式中，硅氧化膜以覆形形式形成。一实施方式中，硅氧化膜通过原子层沉积法形成。
一实施方式的蚀刻第1氮化区域的工序中，执行一次以上包括如下工序的序列：(a)通过含氢气体的等离子体对包括第1氮化区域的表面的该第1氮化区域的至少一部分进行改性的工序，该工序中由第1氮化区域的至少一部分形成改性区域；及(b)通过含氟气体的等离子体蚀刻改性区域的工序。
一实施方式中，序列执行多次。在至少包括第1凸部露出的时点的期间执行的序列包括通过含氧气体的等离子体将包括第1凸部的表面的该第1凸部的一部分进行氧化的工序。根据该实施方式，能够通过各向同性蚀刻抑制第1凸部被蚀刻。一实施方式中，执行对第1氮化区域的至少一部分进行改性的工序的期间与执行将第1凸部的一部分进行氧化的工序的期间为一个期间，但也可以局部重复。即，含氢气体与含氧气体的混合气体的等离子体可以在同一个空间中同时生成。另一实施方式中，执行对第1氮化区域的至少一部分进行改性的工序的期间与执行将第1凸部的一部分进行氧化的工序的期间可以相互不同。该实施方式中，含氢气体的等离子体与含氧气体的等离子体不在同一个空间同时生成。
一实施方式的蚀刻有机区域的工序中，可以蚀刻有机区域以便第1凸部周围的有机区域的上表面的高度方向的位置和第1氮化区域与第1凸部之间的边界的高度方向的位置相同或低于该边界的高度方向的位置。根据该实施方式，即使第1氮化区域被完全去除，有机区域也维持被硅氧化膜覆盖的状态。
一实施方式中，蚀刻有机区域的工序、形成硅氧化膜的工序、蚀刻硅氧化膜的工序及蚀刻第1氮化区域的工序在单一等离子体处理装置的单一腔室中容纳有被加工物的状态下执行。
附图说明
图1为表示一实施方式所涉及的被加工物的处理方法的流程图。
图2(a)为在图1所示的方法的准备阶段制成的被加工物的局部放大剖视图，图2(b)为应用了图1所示的方法的工序ST1的被加工物的局部放大剖视图，图2(c)为图1所示的方法的工序ST1执行后的状态下的被加工物的局部放大剖视图，图2(d)为图1所示的方法的工序ST2执行后的状态下的被加工物的局部放大剖视图。
图3为示意地表示能够在执行图1所示的方法时使用的等离子体处理装置的图。
图4为表示缝隙板的一例的俯视图。
图5为表示电介质窗的一例的俯视图。
图6为沿图5的VI-VI线的剖视图。
图7为表示在图5所示的电介质窗上设置有图4所示的缝隙板的状态的俯视图。
图8为表示图1所示的方法的工序ST4的一实施方式的流程图。
图9(a)为图1所示的方法的工序ST3执行后的状态下的被加工物的局部放大剖视图，图9(b)为图8所示的工序ST41执行后的状态下的被加工物的局部放大剖视图，图9(c)为图8所示的工序ST43执行后的状态下的被加工物的局部放大剖视图，图9(d)为图8所示的工序ST42及工序ST43执行后的状态下的被加工物的局部放大剖视图。
具体实施方式
以下，参考附图对各种实施方式进行详细说明。另外，各附图中对相同或相应部分标注相同符号。
图1为表示一实施方式所涉及的被加工物的处理方法的流程图。图1所示的处理方法(以下，称为“方法MT”)为了选择性地蚀刻被加工物的多个氮化区域中的至少一个氮化区域而使用。
图2(b)为应用图1所示的方法的被加工物的局部放大剖视图。被加工物W例如具有圆盘形状。如图2(b)所示，被加工物W具有基底区域UR、多个凸部SP、多个氮化区域NR、有机区域OR及掩膜MK。被加工物W为在FinFET的制造中制成的中间产物。基底区域UR由硅形成。多个凸部SP以从基底区域UR突出的方式延伸。多个凸部SP由硅形成。多个凸部SP构成FinFET中的鳍。多个凸部SP包括一个以上的第1凸部SP1及一个以上的第2凸部SP2。一个以上的第1凸部SP1及一个以上的第2凸部SP2在一个方向(以下，称为“X方向”)上相互平行排列。另外，基底区域UR及多个凸部SP可以由单一的硅基板形成。
多个氮化区域NR分别设置于多个凸部SP的顶部上。多个氮化区域NR含硅及氮。多个氮化区域NR例如由氮化硅形成。多个氮化区域NR包括一个以上的第1氮化区域NR1及一个以上的第2氮化区域NR2。一个以上的第1氮化区域NR1设置于一个以上的第1凸部SP1的顶部上。一个以上的第2氮化区域NR2设置于一个以上的第2凸部SP2的顶部上。另外，图示例中，多个凸部SP包括多个第1凸部SP1及多个第2凸部SP2，多个氮化区域NR包括多个第1氮化区域NR1及多个第2氮化区域NR2，但这些个数并无限定。
有机区域OR以覆盖多个第1凸部SP1、多个第2凸部SP2、多个第1氮化区域NR1及多个第2氮化区域NR2的方式设置。有机区域OR还埋入于相邻的第1凸部SP1之间、相邻的第2凸部SP2之间及相邻的第1凸部SP1与第2凸部SP2之间。有机区域OR由有机材料形成并含碳。有机区域OR例如为碳硬掩膜。
掩膜MK设置于有机区域OR上。掩膜MK以露出在多个第1凸部SP1及多个第1氮化区域NR1上延伸的有机区域OR的部分区域的方式设置。X方向上的掩膜MK的边界位置在设计上和与第1氮化区域NR1相邻的第2氮化区域NR2的一对侧面之间的中央位置一致。另外，只要通过后述工序ST3中的硅氧化膜的蚀刻而露出多个第1氮化区域NR1的上表面之后，埋入于相邻的第1凸部SP1与第2凸部SP2之间的有机区域OR及多个第2氮化区域NR2被硅氧化膜覆盖而隐藏，则X方向上的掩膜MK的边界位置可以偏离设计值。
方法MT能够在一实施方式中使用单一的等离子体处理装置来执行。图3为示意地表示能够在执行图1所示的方法时使用的等离子体处理装置的图。图3中示意地表示等离子体处理装置的纵截面的结构。
图3所示的等离子体处理装置10具备腔室12。腔室12提供内部空间S。内部空间S中，进行对被加工物W的处理。腔室12可包括侧壁12a、底部12b及顶板部12c。
侧壁12a具有大致圆筒形状。侧壁12a的中心轴线与沿Z方向(铅垂方向)延伸的轴线AZ大致一致。侧壁12a的内径例如为540mm。底部12b以封闭侧壁12a的下端的方式延伸。侧壁12a的上端开口。侧壁12a的上端的开口被电介质窗18封闭。电介质窗18夹持于侧壁12a的上端与顶板部12c之间。密封部件SL1可以介于电介质窗18与侧壁12a的上端之间。密封部件SL1例如为O型环。密封部件SL1有助于腔室12的封闭。
等离子体处理装置10还具备支承台20。支承台20在内部空间S中设置于电介质窗18的下方。支承台20包括板22、基台23及静电卡盘24。
板22为金属制部件，例如由铝形成。板22具有大致圆盘形状。板22通过筒状的支承部25而支承。支承部25在内部空间S中从底部12b向上方延伸。基台23设置于板22上。基台23为金属制部件，例如由铝形成。基台23具有大致圆盘形状。基台23与板22电连接。
静电卡盘24设置于基台23上。静电卡盘24的上表面包括载置区域24R。载置区域24R为被加工物W载置于其上的区域。载置区域24R可与被加工物W同样具有大致圆形的平面形状。载置区域24R的中心位于轴线AZ上。
被加工物W载置于静电卡盘24上，并通过静电卡盘24被保持。静电卡盘24具有主体及电极膜。静电卡盘24的主体由电介质形成，并具有大致圆盘形状。静电卡盘24的电极膜设置于该主体中。直流电源DCS经由开关SW及包覆线CL在静电卡盘24的电极膜电连接。若来自直流电源DCS的直流电压施加于静电卡盘24的电极膜，则在被加工物W与静电卡盘24之间产生静电引力。通过所产生的静电引力，被加工物W被吸引到静电卡盘24，并通过静电卡盘24被保持。聚焦环FR以环状包围被加工物W的边缘的方式配置于静电卡盘24的径向外侧。
基台23构成高频电极。基台23经由板22、供电棒PFR及匹配单元MU与高频电源RFG电连接。高频电源RFG产生供给至基台23的高频电力。高频电源RFG所产生的高频电力具有适于控制从等离子体引入被加工物W的离子的能量的频率。该频率例如为13.56MHz以下的频率。匹配单元MU容纳匹配器，该匹配器用于实现高频电源RFG侧的阻抗与主要为电极、等离子体、腔室12等负荷侧的阻抗之间的匹配。该匹配器包括自偏压生成用的耦合电容器。
基台23中设置有制冷剂室23g。制冷剂室23g在基台23中例如延伸为旋涡状。从冷却器单元向制冷剂室23g经由配管PP1供给制冷剂(例如冷却水)。供给至制冷剂室23g的制冷剂经由配管PP3返回至冷却器单元。通过制冷剂与基台23的热交换，载置于静电卡盘24上的被加工物W的温度得到调整。等离子体处理装置10中，来自传热气体供给部的传热气体例如He气体经由配管PP2供给至静电卡盘24的上表面与被加工物W之间。通过传热气体，被加工物W与静电卡盘24之间的热交换得到促进。
等离子体处理装置10作为温度控制机构可以进一步具备加热器HT、HS、HC及HE。加热器HT设置于顶板部12c内，并以包围天线14的方式以环状延伸。并且，加热器HS设置于侧壁12a内，并以轴线AZ为中心沿周向延伸。加热器HC及加热器HE设置于支承台20内。加热器HC及加热器HE设置于基台23内或静电卡盘24内。加热器HC设置于上述载置区域24R的中央部分的下方即与轴线AZ交叉的区域。加热器HE以包围加热器HC的方式沿周向延伸。加热器HE设置于上述载置区域24R的外缘部分的下方。
在支承台20的周围设置有环状的排气管路VL。在排气管路VL设置有挡板26。挡板26在支承台20的周围沿周向延伸。在挡板26形成有多个通孔。排气管路VL与提供排气口28h的排气管28连接。排气管28安装于腔室12的底部12b。在排气管28连接有排气装置30。排气装置30具有压力调整器及涡轮分子泵等真空泵。通过该排气装置30，能够将内部空间S减压至所希望的真空度。并且，通过使排气装置30运行，能够从支承台20的外周经由排气管路VL排出气体。
等离子体处理装置10还具备天线14、同轴波导管16、电介质窗18、微波产生器32、调谐器34、波导管36及模式转换器38。微波产生器32例如产生2.45GHz的频率的微波。微波产生器32经由调谐器34、波导管36及模式转换器38与同轴波导管16的上部连接。同轴波导管16的中心轴线与轴线AZ大致一致。
同轴波导管16包括外侧导体16a及内侧导体16b。外侧导体16a具有圆筒形状。外侧导体16a的下端与冷却套40的上部的表面电连接。冷却套40具有导电性的表面。内侧导体16b具有大致圆筒形状。内侧导体16b在外侧导体16a的内侧与外侧导体16a同轴设置。内侧导体16b的下端与天线14的缝隙板44连接。
一实施方式中，天线14为径向线缝隙天线。天线14配置于在顶板部12c形成的开口内，且设置于电介质窗18的上表面上。天线14包括电介质板42及缝隙板44。电介质板42用于缩短微波的波长，并具有大致圆盘形状。电介质板42例如由石英或氧化铝形成。电介质板42夹持于缝隙板44与冷却套40的下表面之间。因此，天线14由电介质板42、缝隙板44及冷却套40的下表面构成。
图4为表示缝隙板的一例的俯视图。缝隙板44为薄板状，且为圆盘状。缝隙板44的板厚方向的两面分别平坦。圆形的缝隙板44的中心CS位于轴线AZ上。在缝隙板44设置有多个缝隙对44p。多个缝隙对44p分别包括沿板厚方向贯穿缝隙板44的两个缝隙孔44a、44b。缝隙孔44a、44b各自的平面形状为长孔形状。各缝隙对44p中，缝隙孔44a的长轴延伸的方向与缝隙孔44b的长轴延伸的方向相互交叉或正交。
图4所示的例中，多个缝隙对44p大致分为内侧缝隙对组ISP及外侧缝隙对组OSP。内侧缝隙对组ISP设置于以轴线AZ为中心的虚拟圆VC的内侧。外侧缝隙对组OSP设置于虚拟圆VC的外侧。内侧缝隙对组ISP包括多个缝隙对44p。图4所示的例中，内侧缝隙对组ISP包括七个缝隙对44p。内侧缝隙对组ISP的多个缝隙对44p相对于中心CS沿周向等间隔排列。内侧缝隙对组ISP中所包括的多个缝隙孔44a以该缝隙孔44a的重心位于距缝隙板44的中心CS为半径r1的圆上的方式等间隔排列。内侧缝隙对组ISP所包括的多个缝隙孔44b以该缝隙孔44b的重心位于距缝隙板44的中心CS为半径r2的圆上的方式等间隔排列。半径r2大于半径r1。
外侧缝隙对组OSP包括多个缝隙对44p。图4所示的例中，外侧缝隙对组OSP包括28个缝隙对44p。外侧缝隙对组OSP的多个缝隙对44p相对于中心CS沿周向等间隔排列。外侧缝隙对组OSP所包括的多个缝隙孔44a以该缝隙孔44a的重心位于距缝隙板44的中心CS为半径r3的圆上的方式等间隔排列。并且，外侧缝隙对组OSP所包括的多个缝隙孔44b以该缝隙孔44b的重心位于距缝隙板44的中心CS为半径r4的圆上的方式等间隔排列。半径r3大于半径r2，半径r4大于半径r3。
内侧缝隙对组ISP及外侧缝隙对组OSP的缝隙孔44a分别以其长轴相对于连结中心CS与其重心的线段具有相同的角度的方式形成。并且，内侧缝隙对组ISP及外侧缝隙对组OSP的缝隙孔44b分别以其长轴相对于连结中心CS与其重心的线段具有相同的角度的方式形成。
图5为表示电介质窗的一例的俯视图，并表示从内部空间S侧观察该电介质窗的状态。图6为沿图5的VI-VI线的剖视图。电介质窗18由石英或氧化铝等电介质形成，并具有大致圆盘形状。在电介质窗18的上表面18u上设置有缝隙板44。
在电介质窗18的中央形成有通孔18h。通孔18h的上侧部分为容纳后述中央导入部50的喷射器50b的空间18s。通孔18h的下侧部分为后述中央导入部50的中央导入口18i。另外，电介质窗18的中心轴线与轴线AZ大致一致。
与电介质窗的上表面18u相反的一侧的面即下表面18b与内部空间S接触。下表面18b具有各种形状。具体而言，下表面18b具有平坦面180。平坦面180设置于包围中央导入口18i的中央区域。平坦面180为与轴线AZ正交的平坦的面。下表面18b划分第1凹部181。第1凹部181在平坦面180的径向外侧区域环状相连，并朝向电介质窗18的板厚方向内方侧凹陷成锥状。
第1凹部181通过内侧锥面181a、底面181b及外侧锥面181c被划分。底面181b设置于比平坦面180更靠上表面18u侧，并与平坦面180平行地延伸为环状。内侧锥面181a在平坦面180与底面181b之间延伸为环状，并相对于平坦面180倾斜。外侧锥面181c在底面181b与下表面18b的周缘部之间延伸为环状，并相对于底面181b倾斜。另外，下表面18b的周缘区域成为与侧壁12a接触的面。
下表面18b进一步划分多个第2凹部182。多个第2凹部182从平坦面180朝向板厚方向内方侧凹陷。多个第2凹部182的个数在图5及图6所示的例中为7个。多个第2凹部182沿周向等间隔形成。多个第2凹部182在与轴线AZ正交的面具有圆形的平面形状。具体而言，划分第2凹部182的内侧面182a为沿Z方向延伸的圆筒面。并且，划分第2凹部182的底面182b设置于比平坦面180更靠上表面18u侧，且为与平坦面180平行的圆形的面。
图7为表示在图5所示的电介质窗上设置图4所示的缝隙板的状态的俯视图，并表示从下侧观察电介质窗18的状态。如图7所示，俯视观察时，即若沿Z方向观察，外侧缝隙对组OSP的多个缝隙孔44a及多个缝隙孔44b以及内侧缝隙对组ISP的多个缝隙孔44b与第1凹部181重合。具体而言，俯视观察时，外侧缝隙对组OSP的多个缝隙孔44b局部与外侧锥面181c重合，局部与底面181b重合。并且，俯视观察时，外侧缝隙对组OSP的多个缝隙孔44a与底面181b重合。并且，俯视观察时，内侧缝隙对组ISP的多个缝隙孔44b一部分与内侧锥面181a重合，一部分与底面181b重合。
并且，俯视观察时，即若沿Z方向观察，则内侧缝隙对组ISP的多个缝隙孔44a与第2凹部182重合。具体而言，俯视观察时，多个第2凹部182的底面的重心(中心)分别构成为位于内侧缝隙对组ISP的多个缝隙孔44a内。
再次参考图3。等离子体处理装置10中，通过微波产生器32产生的微波通过同轴波导管16传播至电介质板42，并从缝隙板44的缝隙孔44a及44b供给至电介质窗18。
电介质窗18中，微波的电场集中于第1凹部181及第2凹部182，致使微波的能量集中于第1凹部181及第2凹部182。因此，在第1凹部181及第2凹部182，等离子体稳定地生成。因此，在电介质窗18的正下方生成沿径向及周向分布的等离子体。
等离子体处理装置10具备中央导入部50及周边导入部52。中央导入部50包括导管50a、喷射器50b及中央导入口18i。导管50a穿通于同轴波导管16的内侧导体16b的内孔。导管50a的端部位于电介质窗18的空间18s(参考图6)中。空间18s形成于电介质窗18中与轴线AZ交叉的区域。在空间18s内且导管50a的端部的下方容纳有喷射器50b。在喷射器50b设置有沿Z方向延伸的多个通孔。在电介质窗18形成有中央导入口18i。中央导入口18i在空间18s的下方连续并且沿轴线AZ延伸。中央导入部50经由导管50a向喷射器50b供给气体，并从喷射器50b经由中央导入口18i喷射气体。因此，中央导入部50沿轴线AZ向电介质窗18的正下方喷射气体。即，中央导入部50向电子温度高的等离子体生成区域导入气体。
周边导入部52包括多个周边导入口52i。多个周边导入口52i主要向被加工物W的边缘区域供给气体。多个周边导入口52i朝向被加工物W的边缘区域或载置区域24R的缘部开口。多个周边导入口52i在比中央导入口18i更靠下方并且支承台20的上方沿周向排列。即，多个周边导入口52i在比电介质窗18的正下方更靠电子温度低的区域(等离子体扩散区域)以轴线AZ为中心沿周向排列。该周边导入部52从电子温度低的区域向被加工物W供给气体。因此，从周边导入部52导入至内部空间S的气体的解离度比从中央导入部50供给至内部空间S的气体的解离度更受抑制。
周边导入部52可以进一步包括环状的管52p。多个周边导入口52i形成于管52p。环状的管52p例如由石英形成。如图3所示，环状的管52p可以设置于侧壁12a的内壁面。换言之，环状的管52p没有配置于连结电介质窗18的下表面与载置区域24R即被加工物W的路径上。因此，环状的管52p不阻碍等离子体的扩散。并且，环状的管52p沿侧壁12a的内壁面设置，因此基于该环状的管52p的等离子体的消耗得到抑制，并且能够减少该环状的管52p的更换频率。此外，环状的管52p沿能够通过加热器进行温度控制的侧壁12a设置，因此从周边导入部52导入至内部空间S的气体的温度稳定。
多个周边导入口52i可以朝向被加工物W的边缘区域开口。即，多个周边导入口52i以朝向被加工物W的边缘区域喷射气体的方式相对于与轴线AZ正交的平面倾斜。如此周边导入口52i以朝向被加工物W的边缘区域倾斜的方式开口，因此从该周边导入口52i喷射的气体的活性种直接朝向被加工物W的边缘区域。由此，能够不使气体的活性种失活于被加工物W的边缘而进行供给。其结果，能够降低沿被加工物W的径向的各区域的处理速度的不均。
在中央导入部50经由第1流量控制单元组FCGa连接有第1气体源组GSGa。第1气体源组GSGa包括多个第1气体源。多个第1气体源为在方法MT中使用的多种气体源。第1流量控制单元组FCGa包括多个第1流量控制单元。多个第1流量控制单元分别包括例如两个阀及设置于该两个阀之间的流量控制器。流量控制器例如为质流控制器或压力控制式的流量控制器。多个第1气体源分别经由多个第1流量控制单元而与共用气体管路GLa连接。该共用气体管路GLa与中央导入部50连接。
在周边导入部52经由第2流量控制单元组FCGb连接有第2气体源组GSGb。第2气体源组GSGb包括多个第2气体源。多个第2气体源为在方法MT中使用的多种气体源。第2流量控制单元组FCGb包括多个第2流量控制单元。多个第2流量控制单元分别包括例如两个阀及设置于该两个阀之间的流量控制器。流量控制器例如为质流控制器或压力控制式的流量控制器。多个第2气体源分别经由多个第2流量控制单元与共用气体管路GLb连接。该共用气体管路GLb与周边导入部52连接。
一实施方式中，如图3所示，等离子体处理装置10还可具备控制部Cnt。控制部Cnt可以是能够编程的计算机装置。控制部Cnt可具有处理器、存储器等存储装置、键盘、鼠标等输入装置、显示装置及信号的输入输出接口。控制部Cnt的存储装置中存储有控制程序及方剂数据。控制部Cnt的处理器执行控制程序，并按照方剂数据控制等离子体处理装置10的各部。通过这种控制部的运行，可执行方法MT。
再次参考图1。以下，以使用等离子体处理装置10的情况为例，对方法MT进行说明。以下说明中，在图1的基础上参考图2(a)、图2(b)、图2(c)、图2(d)、图8、图9(a)、图9(b)、图9(c)及图9(d)。图2(a)为在图1所示的方法的准备阶段制成的被加工物的局部放大剖视图，图2(b)为应用了图1所示的方法的工序ST1的被加工物的局部放大剖视图，图2(c)为图1所示的方法的工序ST1执行后的状态下的被加工物的局部放大剖视图，图2(d)为图1所示的方法的工序ST2执行后的状态下的被加工物的局部放大剖视图。图8为表示图1所示的方法的工序ST4的一实施方式的流程图。图9(a)为图1所示的方法的工序ST3执行后的状态下的被加工物的局部放大剖视图，图9(b)为图8所示的工序ST41执行后的状态下的被加工物的局部放大剖视图，图9(c)为图8所示的工序ST43执行后的状态下的被加工物的局部放大剖视图，图9(d)为图8所示的工序ST42及工序ST43执行后的状态下的被加工物的局部放大剖视图。
方法MT包括工序ST1～工序ST4。方法MT可以进一步包括工序STa。工序STa在执行工序ST1前执行。工序STa中，准备图2(a)所示的被加工物W。之前说明的图2(b)所示的上述被加工物W由图2(a)所示的被加工物W制成。图2(a)所示的被加工物W，防反射膜ACF设置于有机区域OR的整个表面上。防反射膜ACF为含有硅的防反射膜。在防反射膜ACF上设置有抗蚀剂掩膜PR。抗蚀剂掩膜PR具有通过等离子体蚀刻转印于防反射膜ACF的图案。具体而言，抗蚀剂掩膜PR与掩膜MK同样以露出在有机区域OR的上述部分区域上延伸的防反射膜ACF的部分区域的方式设置。抗蚀剂掩膜PR利用光微影技术而形成。防反射膜ACF通过包含在等离子体处理装置10内生成的氟碳的气体的等离子体而被蚀刻。其结果，图2(b)所示的掩膜MK由防反射膜ACF形成。
方法MT中，对图2(b)所示的被加工物W执行工序ST1。工序ST1中，蚀刻有机区域OR以便露出多个第1氮化区域NR1。一实施方式中，工序ST1在图2(b)所示的被加工物W载置于等离子体处理装置10的静电卡盘24上的状态下执行。工序ST1中，在内部空间S中生成处理气体的等离子体。处理气体可以是含氧气体。或者，处理气体可以是氢气体及氮气体的混合气体。含氧气体可以是氧气体(O2气体)、CO气体、CO2气体等。
工序ST1中，上述处理气体从中央导入部50和/或周边导入部52供给至内部空间S。工序ST1中，通过排气装置30，内部空间S中的压力被设定为指定的压力。工序ST1中，微波从天线14导入至内部空间S。其结果，在内部空间S中生成处理气体的等离子体。工序ST1中，来自高频电源RFG的高频电力可以供给至基台23，也可以不进行供给。工序ST1中，通过来自处理气体的等离子体的活性种，从掩膜MK露出的有机区域OR的部分区域如图2(c)所示。其结果，多个第1氮化区域NR1被露出。工序ST1中，抗蚀剂掩膜PR也被蚀刻。
一实施方式的工序ST1中，蚀刻有机区域OR以便多个第1凸部SP1周围的有机区域OR的上表面的高度方向的位置和多个第1氮化区域NR1与多个第1凸部SP1之间的边界BP的高度方向的位置相同或低于边界BP的高度方向的位置。
下一个工序ST2中，硅氧化膜OF以覆形形式形成于在工序ST1中制成的中间产物即图2(c)所示的被加工物W的表面上(参考图2(d))。一实施方式中，工序ST2在图2(c)所示的被加工物W载置于等离子体处理装置10的静电卡盘24上的状态下执行。工序ST2中，硅氧化膜OF例如通过原子层沉积法或循环式等离子体增强CVD(cyclic plasma enhanced CVD)法等循环式沉积(cyclic deposition)法来形成。
工序ST2中通过原子层沉积法形成硅氧化膜OF时，反复进行包括原料气体(例如氨基硅烷气体)向内部空间S的供给、内部空间S的吹扫、基于内部空间S中生成的含氧气体(例如氧气体)的等离子体的氧化处理及内部空间S的吹扫的序列。工序ST2中也同样，气体从中央导入部50和/或周边导入部52供给至内部空间S。工序ST2中也同样通过排气装置30，内部空间S中的压力被设定为指定的压力。工序ST2的氧化处理中，为了生成含氧气体的等离子体，微波从天线14被导入内部空间S。工序ST2的氧化处理中，来自高频电源RFG的高频电力可以供给至基台23，也可以不进行供给。
工序ST2中，调整硅氧化膜OF的膜厚以便与第2氮化区域NR2相邻的第1氮化区域NR1至少有一部分在后述工序ST3的蚀刻之后露出。并且，工序ST2中，调整硅氧化膜OF的膜厚以免与第1氮化区域NR1相邻的第2氮化区域NR2在工序ST3的蚀刻之后露出。如图2(d)所示，工序ST2中形成的硅氧化膜OF具有侧面OSW。侧面OSW沿掩膜MK的侧面及有机区域OR的侧面延伸。工序ST2在一实施方式中，调整硅氧化膜OF的膜厚以便X方向上的侧面OSW的位置位于相互相邻的第1氮化区域NR1与第2氮化区域NR2之间。
下一个工序ST3中，蚀刻硅氧化膜OF以便露出多个第1氮化区域NR1的上表面。一实施方式中，工序ST3在图2(d)所示的被加工物W载置于等离子体处理装置10的静电卡盘24上的状态下执行。工序ST3中，在内部空间S中生成处理气体的等离子体，并对硅氧化膜OF采用各向异性的等离子体蚀刻。工序ST3中使用的处理气体可以是含氟气体。工序ST3中使用的处理气体例如包含氟碳气体。工序ST3中使用的处理气体可以进一步包含稀有气体等其他气体。
工序ST3中，上述处理气体从中央导入部50和/或周边导入部52供给至内部空间S。工序ST3中，通过排气装置30，内部空间S中的压力被设定为指定的压力。工序ST3中，微波从天线14被导入内部空间S。其结果，在内部空间S中生成处理气体等离子体。工序ST3中，来自高频电源RFG的高频电力供给至基台23。由此，来自等离子体的离子被引入硅氧化膜OF，从而硅氧化膜OF沿垂直方向被蚀刻。其结果，如图9(a)所示，多个第1氮化区域NR1的上表面被露出。另外，多个第2氮化区域NR2及有机区域OR保持被硅氧化膜OF覆盖的状态。
接着，执行工序ST4。工序ST4中，对硅氧化膜OF及多个第1凸部SP1选择性且各向同性地蚀刻多个第1氮化区域NR1。一实施方式中，工序ST4在图9(a)所示的被加工物W载置于等离子体处理装置10的静电卡盘24上的状态下执行。工序ST4中，基于离子的物理能量的蚀刻被抑制，而进行基于可选择性地去除多个第1氮化区域NR1的自由基的蚀刻。
一实施方式的工序ST4中，如图8所示执行1次以上包括工序ST41及工序ST43的序列。一实施方式的工序ST4中，反复进行该序列。该序列可进一步包括工序ST42。
工序ST41中，通过含氢气体的等离子体，多个第1氮化区域NR1各自的至少一部分被改性。含氢气体例如为氢气体(H2气体)。工序ST41中，除了含氢气体之外可以向内部空间S供给稀有气体等其他气体。多个第1氮化区域NR1各自的至少一部分包括多个第1氮化区域NR1各自的表面。工序ST41中，通过氢的活性种，多个第1氮化区域NR1各自的至少一部分被改性，如图9(b)所示形成改性区域MR。
工序ST41中，含氢气体从中央导入部50和/或周边导入部52供给至内部空间S。工序ST41中，通过排气装置30，内部空间S中的压力被设定为指定的压力。工序ST41中，微波从天线14被导入内部空间S。其结果，在内部空间S中生成含氢气体的等离子体。工序ST41中，来自高频电源RFG的高频电力供给至基台23。工序ST41中，通过来自含氢气体的等离子体的氢活性种，如上所述，多个第1氮化区域NR1各自的至少一部分被改性，并形成改性区域MR。
工序ST43中，通过含氟气体的等离子体，改性区域MR被蚀刻。含氟气体可以是NF3气体、SF6气体、氟碳气体(例如CF4气体)中的任一种或包含这些中的两种以上的气体的混合气体。工序ST43中，除了含氟气体之外也可以向内部空间S供给稀有气体等其他气体。工序ST43中，通过氟的自由基，如图9(c)所示改性区域MR被各向同性地蚀刻。
工序ST43中，含氟气体从中央导入部50和/或周边导入部52供给至内部空间S。工序ST43中，通过排气装置30，内部空间S中的压力被设定为指定的压力。工序ST43中，微波从天线14被导入内部空间S。其结果，在内部空间S中生成含氟气体的等离子体。工序ST43中，来自高频电源RFG的高频电力不供给至基台23或被设定为比工序ST41中供给至基台23的高频电力低的电力。因此，工序ST43中，基于氟离子的物理蚀刻被抑制，而进行基于自由基的蚀刻。其结果，改性区域MR被选择性地蚀刻。
序列执行多次时，工序ST42至少包括在包含多个第1凸部SP1露出的时点的期间执行的序列中。工序ST42可以包括在执行多次的各序列中。工序ST42中，通过含氧气体的等离子体，多个第1凸部SP1各自的一部分被氧化。多个第1凸部SP1各自的一部分包括多个第1凸部SP1各自的表面。含氧气体可以是氧气体(O2气体)、CO气体或CO2气体。工序ST42中，除了含氧气体之外，也可以向内部空间S供给稀有气体等其他气体。
工序ST42中，含氧气体从中央导入部50和/或周边导入部52供给至内部空间S。工序ST42中，通过排气装置30，内部空间S中的压力被设定为指定的压力。工序ST42中，微波从天线14被导入内部空间S。其结果，在内部空间S中生成含氧气体的等离子体。工序ST42中，来自高频电源RFG的高频电力可以供给至基台23，也可以不向其进行供给。工序ST42中，通过来自等离子体的氧的活性种，多个第1凸部SP1各自的一部分被氧化。
一实施方式中，执行工序ST41的期间与执行工序ST42的期间可以是相同的期间或局部重复。即，含氢气体与含氧气体的混合气体的等离子体可以在内部空间S中同时生成。另一实施方式中，执行工序ST41和工序ST42的期间可以相互不同。该实施方式中，含氢气体的等离子体与含氧气体的等离子体不在内部空间S中同时生成。因此，等离子体处理装置10无需满足防爆技术要求。
工序ST44中，判定是否满足停止条件。判定在包括工序ST41～工序ST43的序列的执行次数达到规定次数时满足停止条件。若在工序ST44中判定为不满足停止条件，则再次执行包括工序ST41～工序ST43的序列。另一方面，若在工序ST44中判定为满足停止条件，则方法MT结束。方法MT结束时，如图9(d)所示，去除多个第1氮化区域NR1。并且，如图9(d)所示，露出的多个第1凸部SP1各自的一部分在工序ST42被氧化而变成氧化区域MS。氧化区域MS很难通过工序ST43的各向同性蚀刻被蚀刻。因此，在工序ST43的各向同性蚀刻中，抑制多个第1凸部SP1被蚀刻。
以上说明的方法MT中，作为露出的多个第1氮化区域NR1的蚀刻采用各向同性蚀刻。根据各向同性蚀刻，即使因制造误差致使掩膜MK的边界位置偏离设计位置，只要多个第1氮化区域NR1各自至少局部露出，则可靠地去除多个第1氮化区域NR1。因此，所容许的掩膜MK的制造误差很大。
并且，通过工序ST1中的有机区域OR的蚀刻(即，有机区域OR的回蚀)、工序ST2中的硅氧化膜OF的形成及工序ST3中的硅氧化膜OF的蚀刻(即，硅氧化膜OF的回蚀)，多个第1氮化区域NR1被露出，但有机区域OR、多个第2凸部SP2及多个第2氮化区域NR2通过硅氧化膜OF被保护。并且，工序ST4中的多个第1氮化区域NR1的各向同性的蚀刻实质上不使用物理能量而使用化学反应，因此能够抑制硅氧化膜OF的蚀刻。因此，有机区域OR、多个第2凸部SP2及多个第2氮化区域NR2等应残留的部分通过硅氧化膜OF被保护并留存。
一实施方式的工序ST1中，如上所述蚀刻有机区域OR，以便多个第1凸部SP1周围的有机区域OR的上表面的高度方向的位置和多个第1氮化区域NR1与多个第1凸部SP1之间的边界BP的高度方向的位置相同或比边界BP的高度方向的位置低。根据该实施方式，工序ST4中，即使多个第1氮化区域NR1被完全去除，有机区域OR也维持被硅氧化膜OF覆盖的状态。
一实施方式中，工序ST4包括工序ST42。工序ST42中，利用含氧气体的等离子体。执行工序ST42时，被加工物W的有机区域OR被硅氧化膜OF覆盖，因此防止工序ST42中有机区域OR被蚀刻。
一实施方式中，方法MT的所有工序使用等离子体处理装置10来执行。即，方法MT的所有工序在单一等离子体处理装置10的单一腔室12中容纳有被加工物W的状态下执行。根据该实施方式，向内部空间S的搬入被加工物W及从内部空间S的搬出被加工物W的次数变少，生产能力提高。
以上，对各种实施方式进行了说明，但并不限定于上述实施方式，而能够构成各种变形方式。例如，在执行方法MT时使用的等离子体处理装置可以是电感耦合型等离子体处理装置、电容耦合型等离子体处理装置等任意的等离子体处理装置。并且，方法MT的多个工序中一个以上的工序可以使用与其他工序中使用的等离子体处理装置不同的等离子体处理装置来执行。并且，工序ST4中，多个第1氮化区域NR1可以通过使用含磷酸的溶液的湿式蚀刻来去除。

Claims (7)

1.一种处理方法，为被加工物的处理方法，其中，
所述被加工物具有：
基底区域；
第1凸部及第2凸部，由硅形成且以从所述基底区域突出的方式延伸，并在该基底区域上沿一个方向排列；
第1氮化区域，含硅及氮，且设置于所述第1凸部的顶部上；
第2氮化区域，含硅及氮，且设置于所述第2凸部的顶部上；
有机区域，含碳，且以覆盖所述第1凸部、所述第2凸部、所述第1氮化区域及所述第2氮化区域的方式设置；及
掩膜，以露出在所述第1凸部及所述第1氮化区域上延伸的所述有机区域的部分区域的方式设置于该有机区域上，
该处理方法包括：
为了去除所述有机区域的所述部分区域以露出所述第1氮化区域而蚀刻所述有机区域的工序；
在通过蚀刻所述有机区域的所述工序来由所述被加工物制成的中间产物的表面上以覆形形式形成硅氧化膜的工序；
为了露出所述第1氮化区域的上表面而蚀刻所述硅氧化膜的工序；及
对于所述硅氧化膜及所述第1凸部选择性且各向同性地蚀刻所述第1氮化区域的工序。
2.根据权利要求1所述的处理方法，其中，
所述硅氧化膜通过原子层沉积法形成。
3.根据权利要求1或2所述的处理方法，其中，
蚀刻所述第1氮化区域的所述工序中执行一次以上包括如下工序的序列：
通过含氢气体的等离子体，对包括所述第1氮化区域的表面的所述第1氮化区域的至少一部分进行改性的工序，该工序中从该第1氮化区域的该至少一部分形成改性区域；
通过含氟气体的等离子体蚀刻所述改性区域的工序。
4.根据权利要求3所述的处理方法，其中，
所述序列执行多次，
在至少包括所述第1凸部露出的时点的期间执行的序列包括通过含氧气体的等离子体将包括所述第1凸部的表面的该第1凸部的一部分进行氧化的工序。
5.根据权利要求4所述的处理方法，其中，
执行对所述第1氮化区域的至少一部分进行改性的所述工序的期间与执行将第1凸部的一部分进行氧化的所述工序的期间相互不同。
6.根据权利要求1至5中任一项所述的处理方法，其中，
蚀刻所述有机区域的所述工序中，蚀刻所述有机区域以便所述第1凸部周围的所述有机区域的上表面的高度方向的位置和所述第1氮化区域与所述第1凸部之间的边界的高度方向的位置相同或低于该边界的该高度方向的该位置。
7.根据权利要求1至6中任一项所述的处理方法，其中，
蚀刻所述有机区域的所述工序、形成硅氧化膜的所述工序、蚀刻所述硅氧化膜的所述工序及蚀刻所述第1氮化区域的所述工序在单一等离子体处理装置的单一腔室中容纳有所述被加工物的状态下执行。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7090521B2 (ja) * 2018-09-26 2022-06-24 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
US20220389571A1 (en) * 2021-06-08 2022-12-08 Applied Materials, Inc. Apparatus For Single Chamber Deposition And Etch

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115427A (ja) * 2011-11-30 2013-06-10 Internatl Business Mach Corp <Ibm> ＦｉｎＦＥＴを形成する方法およびＦｉｎＦＥＴ構造
US20150162202A1 (en) * 2013-12-10 2015-06-11 Tokyo Electron Limited Etching method
EP2911186A1 (en) * 2014-02-19 2015-08-26 Tokyo Electron Limited Etching method and plasma processing apparatus
US20150279684A1 (en) * 2014-03-26 2015-10-01 Globalfoundries Inc. Method of forming semiconductor fins
CN106206287A (zh) * 2015-05-29 2016-12-07 东京毅力科创株式会社 蚀刻方法
CN106571336A (zh) * 2015-10-12 2017-04-19 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN106847698A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件以及改善半导体器件性能的方法
US20170294523A1 (en) * 2016-04-10 2017-10-12 United Microelectronics Corp. Method for fabricating semiconductor device
US20170372969A1 (en) * 2016-06-28 2017-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. System and Method for Widening Fin Widths for Small Pitch FinFET Devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480610B1 (ko) * 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US7977249B1 (en) * 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
JP2015037091A (ja) 2013-08-12 2015-02-23 東京エレクトロン株式会社 エッチング方法
US8980758B1 (en) * 2013-09-17 2015-03-17 Applied Materials, Inc. Methods for etching an etching stop layer utilizing a cyclical etching process
SG11201604539QA (en) * 2013-12-30 2016-07-28 Canon Nanotechnologies Inc Methods for uniform imprint pattern transfer of sub-20 nm features
US9780191B2 (en) * 2014-07-18 2017-10-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of forming spacers for a gate of a transistor
US9806161B1 (en) * 2016-04-07 2017-10-31 Globalfoundries Inc. Integrated circuit structure having thin gate dielectric device and thick gate dielectric device
FR3051967B1 (fr) * 2016-05-27 2018-05-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de motifs
JP6757624B2 (ja) * 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115427A (ja) * 2011-11-30 2013-06-10 Internatl Business Mach Corp <Ibm> ＦｉｎＦＥＴを形成する方法およびＦｉｎＦＥＴ構造
US20150162202A1 (en) * 2013-12-10 2015-06-11 Tokyo Electron Limited Etching method
EP2911186A1 (en) * 2014-02-19 2015-08-26 Tokyo Electron Limited Etching method and plasma processing apparatus
US20150279684A1 (en) * 2014-03-26 2015-10-01 Globalfoundries Inc. Method of forming semiconductor fins
CN106206287A (zh) * 2015-05-29 2016-12-07 东京毅力科创株式会社 蚀刻方法
CN106571336A (zh) * 2015-10-12 2017-04-19 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN106847698A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件以及改善半导体器件性能的方法
US20170294523A1 (en) * 2016-04-10 2017-10-12 United Microelectronics Corp. Method for fabricating semiconductor device
US20170372969A1 (en) * 2016-06-28 2017-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. System and Method for Widening Fin Widths for Small Pitch FinFET Devices

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